CN113808512A - 栅极驱动电路 - Google Patents

Abstract

本发明提供一种栅极驱动电路。栅极驱动电路包括串联耦接的移位暂存电路，其中第N级的移位暂存电路包括方向选择电路、电压调整电路、下拉电路以及输出级电路。方向选择电路在第一驱动端上产生第一驱动信号。电压调整电路依据第一扫描方向信号或第二扫描方向信号以拉高第二驱动信号。下拉电路基于前级栅极驱动信号以及后级栅极驱动信号，并依据第一扫描方向信号或第二扫描方向信号以拉低第二驱动信号。输出级电路依据第一驱动信号以及第二驱动信号以产生第N级栅极驱动信号。

Description

栅极驱动电路

技术领域

本发明是有关于一种栅极驱动电路，且特别是有关于一种显示装置的栅极驱动电路。

背景技术

随着电子技术的进步，近年来车用面板也愈来愈广泛，并且对于显示面板的安全性评估以及可靠度的议题也愈来愈受到消费者的关注。

而在显示面板的技术中，现有的移位暂存电路中的下拉电路经常会存在竞争条件(race condition)，进而造成下拉电路的泄流路径存在较大的电流。在此情况下，将会使得移位暂存电路中欲进行充电动作的驱动端会受到此竞争现象的影响而出现非预期的状况，并严重影响了整体电路的可靠度。

发明内容

本发明提供一种栅极驱动电路，可有效地提升电路的可靠度。

本发明的栅极驱动电路包括串联耦接的移位暂存电路，其中第N级的移位暂存电路包括方向选择电路、电压调整电路、下拉电路以及输出级电路。方向选择电路耦接至第一驱动端，依据前级栅极驱动信号以及后级栅极驱动信号以选择第一扫描方向信号或第二扫描方向信号来在第一驱动端上产生第一驱动信号。电压调整电路耦接至第二驱动端，依据第一扫描方向信号或第二扫描方向信号以拉高第二驱动端上的第二驱动信号。下拉电路耦接至第一驱动端以及第二驱动端，下拉电路基于前级栅极驱动信号以及后级栅极驱动信号，并依据第一扫描方向信号或第二扫描方向信号以拉低第二驱动端上的第二驱动信号。输出级电路耦接至第一驱动端以及第二驱动端，依据第一驱动信号以及第二驱动信号以产生第N级栅极驱动信号。

基于上述，本发明诸实施例所述栅极驱动电路的移位暂存电路，可以通过具有双向驱动功能的下拉电路来有效地拉低第二驱动端上的第二驱动信号，使电路中不会发生竞争现象。如此一来，当第一驱动端欲进行充电动作时，第一驱动端将不会受到第二驱动端上的第二驱动信号的影响而顺利地充电至高电压电平，藉以提升电路的可靠度。

附图说明

图1绘示本发明一实施例的栅极驱动电路的示意图。

图2绘示本发明另一实施例的移位暂存电路的示意图。

图3绘示本发明另一实施例的移位暂存电路的示意图。

图4绘示本发明实施例的移位暂存电路的动作波形图。

其中，附图标记：

100、200、300:第N级的移位暂存电路

110、210、310:方向选择电路

120、220、320:电压调整电路

130、230、330:下拉电路

140、240、340:输出级电路

231、331:信号选择器

232、332:信号传输器

350:下拉驱动器

360:阻漏电元件

CK1～CK6:时脉信号

D2U:第二扫描方向信号

DE1:第一驱动端

DS1:第一驱动信号

DE2:第二驱动端

DS2:第二驱动信号

GOFF:栅极关闭信号

M11、M12、M21～M24、M31～M34、M42～M53、M61、M62:晶体管

MD1：下拉晶体管

OUT1:输出端

OUT2:辅助输出端

PD:信号输出端

RST:重置信号

SR[N]:第N级栅极驱动信号

SR_T[N]:第N级辅助栅极驱动信号

SR_T[N-1]:前级栅极驱动信号

SR_T[N+1]:后级栅极驱动信号

T1、T2:时间区间

U2D:第一扫描方向信号

VGH:栅极高电压

XDONB:参考接地电压

具体实施方式

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

在本案说明书全文(包括申请专利范围)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。

请参照图1，图1绘示本发明一实施例的栅极驱动电路的示意图。栅极驱动电路包括多个串联耦接的移位暂存电路，其中第N级的移位暂存电路100包括方向选择电路110、电压调整电路120、下拉电路130以及输出级电路140。方向选择电路110耦接至第一驱动端DE1。方向选择电路110可接收前级栅极驱动信号SR_T[N-1]、后级栅极驱动信号SR_T[N+1]、第一扫描方向信号U2D以及第二扫描方向信号D2U，并依据前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]以选择第一扫描方向信号U2D或第二扫描方向信号D2U来在第一驱动端DE1上产生第一驱动信号DS1。

值得一提的是，在本实施例中，第一扫描方向信号U2D用以指示栅极驱动电路的扫描方向为第一方向(例如，由显示面板(未绘示)上方朝向显示面板下方进行扫描)，而第二扫描方向信号D2U则用以指示栅极驱动电路的扫描方向为第二方向(例如，由显示面板下方朝向显示面板上方进行扫描)。另外，在本实施例中，前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]则可分别为第N-1级以及第N+1级的移位暂存电路所产生的栅极驱动信号，或者，前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]亦可分别为第N-1级以及第N+1级的移位暂存电路所产生的辅助栅极驱动信号。而关于辅助栅极驱动信号的产生方式，在后面的实施例中将有详细的说明。

另一方面，电压调整电路120耦接至第二驱动端DE2。电压调整电路120可接收时脉信号CK3、CK5、栅极高电压VGH、第一扫描方向信号U2D以及第二扫描方向信号D2U。电压调整电路120可用以基于时脉信号CK3、CK5，并依据第一扫描方向信号U2D以及第二扫描方向信号D2U以拉高第二驱动端DE2上的第二驱动信号DS2的电压值为栅极高电压VGH。

下拉电路130耦接至第一驱动端DE1以及第二驱动端DE2。下拉电路130可接收前级栅极驱动信号SR_T[N-1]、后级栅极驱动信号SR_T[N+1]、第一扫描方向信号U2D、第二扫描方向信号D2U以及参考接地电压XDONB。下拉电路130可用以基于前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]，并依据第一扫描方向信号U2D或第二扫描方向信号D2U以拉低第二驱动端DE2上的第二驱动信号DS2的电压值为参考接地电压XDONB。

另一方面，输出级电路140耦接至第一驱动端DE1以及第二驱动端DE2。输出级电路140可接收时脉信号CK1、栅极高电压VGH、第一驱动信号DS1以及第二驱动信号DS2。输出级电路140可用以基于时脉信号CK1，并依据第一驱动信号DS1以及第二驱动信号DS2以产生第N级栅极驱动信号SR[N]。

值得注意的是，上述的N为正整数，并且本发明实施例的栅极驱动电路可以应用于6相位(phase)的移位暂存电路(亦即，6组移位暂存电路)中，但本发明并不限于此。另外，在本实施例中，时脉信号CK1、CK3以及CK5可以是由时脉信号产生器(未绘示)所产生。其中，在6相位的移位暂存电路的设计需求下，所述时脉信号产生器可用以产生依序致能的时脉信号CK1～CK6，并将这些时脉信号CK1～CK6提供至对应的移位暂存电路中。其中，上述的时脉信号的数量并不局限于6个，所述时脉信号产生器可根据栅极驱动电路的设计需求而产生不同数量的时脉信号。

依据上述说明，由于本实施的下拉电路130具备双向驱动的功能，因此，无论栅极驱动电路的扫描方向为何种扫描方式(例如，第一方向或第二方向)，下拉电路130皆可依据第一扫描方向信号U2D或第二扫描方向信号D2U的状态，并通过前级栅极驱动信号SR_T[N-1]以及后级栅极驱动信号SR_T[N+1]来有效地拉低第二驱动端DE2上的第二驱动信号DS2的电压值，以提升下拉第二驱动端DE2上的第二驱动信号DS2的能力。

除此之外，由于本实施例的下拉电路130中没有额外的泄流路径，因此在移位暂存电路内部的晶体管处于劣化的状态(例如，晶体管为低载子迁移率(low mobility)或/以及高导通电压(high threshold voltage))下，当前一级的信号写入时，下拉电路130皆能够快速地将第二驱动端DE2上的第二驱动信号DS2拉低至低电压电平，并且第一驱动端DE1上的第一驱动信号DS1能够正常地被上拉至高电压电平。如此一来，本实施例的栅极驱动电路可不受电路中的竞争现象影响，而有效地提升移位暂存电路100的可靠度。

以下请参照图2，图2绘示本发明另一实施例的移位暂存电路的示意图。在图2中，第N级的移位暂存电路200包括方向选择电路210、电压调整电路220、下拉电路230以及输出级电路240。在本实施例中，方向选择电路210包括晶体管M11以及M12。晶体管M11的第一端耦接至第一驱动端DE1，晶体管M11的第二端接收第一扫描方向信号U2D，晶体管M11的控制端接收前级栅极驱动信号SR_T[N-1]。晶体管M12的第一端耦接至第一驱动端DE1，晶体管M12的第二端接收第二扫描方向信号D2U，晶体管M12的控制端接收后级栅极驱动信号SR_T[N+1]。晶体管M11以及M12的其中之一可依据前级栅极驱动信号SR_T[N-1]或后级栅极驱动信号SR_T[N+1]而被导通，并传送第一扫描方向信号U2D或第二扫描方向信号D2U至第一驱动端DE1以产生第一驱动信号DS1。

在本实施例中，电压调整电路220包括晶体管M21～M23。晶体管M21的第二端接收时脉信号CK3，晶体管M21的控制端接收第一扫描方向信号U2D。晶体管M22的第一端耦接至晶体管M21的第一端，晶体管M22的第二端接收时脉信号CK5，晶体管M22的控制端接收第二扫描方向信号D2U。晶体管M23的第一端耦接至第二驱动端DE2，晶体管M23的第二端接收栅极高电压VGH，晶体管M23的控制端耦接至晶体管M21的第一端。

具体而言，在电压调整电路220中，晶体管M21以及M22的其中之一可依据第一扫描方向信号U2D或第二扫描方向信号D2U而被导通，并传送第二时脉信号CK3或第三时脉信号CK5至晶体管M23的控制端。接着，当晶体管M23依据被致能的第二时脉信号CK3或第三时脉信号CK5而被导通时，电压调整电路220可以将第二驱动端DE2上的第二驱动信号DS2的电压值上拉至栅极高电压VGH。

在本实施例中，下拉电路230包括信号选择器231、信号传输器232以及下拉晶体管MD1。信号选择器231包括晶体管M31以及M32。晶体管M31的第一端耦接至信号输出端PD，晶体管M31的第二端接收前级栅极驱动信号SR_T[N-1]，晶体管M31的控制端接收第一扫描方向信号U2D。晶体管M32的第一端耦接至信号输出端PD，晶体管M32的第二端接收后级栅极驱动信号SR_T[N+1]，晶体管M32的控制端接收第二扫描方向信号D2U。

信号传输器232包括晶体管M33以及M34。晶体管M33的第一端接收参考接地电压XDONB，晶体管M33的第二端耦接至第二驱动端DE2并接收第二驱动信号DS2，晶体管M33的控制端耦接至信号输出端PD。晶体管M34的第一端接收参考接地电压XDONB，晶体管M34的第二端耦接至第二驱动端DE2并接收第二驱动信号DS2，晶体管M34的控制端耦接至第一驱动端DE1并接收第一驱动信号DS1。

此外，下拉晶体管MD1的第一端接收参考接地电压XDONB，下拉晶体管MD1的第二端耦接至第一驱动端DE1并接收第一驱动信号DS1，下拉晶体管MD1的控制端耦接至第二驱动端DE2并接收第二驱动信号DS2。

具体而言，在下拉电路230中，信号选择器231可依据第一扫描方向信号U2D或该第二扫描方向信号D2U以选择将前级栅极驱动信号SR_T[N-1]或后级栅极驱动信号SR_T[N+1]传递至信号输出端PD。接着，信号传输器230可依据前级栅极驱动信号SR_T[N-1]与后级栅极驱动信号SR_T[N+1]的其中之一以及第一驱动信号DS1以拉低第二驱动信号DS2。

举例来说，当第一扫描方向信号U2D被设定为致能(例如是高电压电平)且第二扫描方向信号D2U被设定为禁能(例如是低电压电平)时，晶体管M31可依据第一扫描方向信号U2D而被导通且晶体管M32可依据第二扫描方向信号D2U而被断开。此时，信号选择器231可将前级栅极驱动信号SR_T[N-1]传递至信号输出端PD。接着，当晶体管M33依据前级栅极驱动信号SR_T[N-1]而被导通以及/或晶体管M34依据第一驱动信号DS1而被导通时，下拉电路230可通过信号传输器232来下拉第二驱动端DE2上的第二驱动信号DS2至参考接地电压XDONB。

相对的，当第一扫描方向信号U2D被设定为禁能(例如是低电压电平)且第二扫描方向信号D2U被设定为致能(例如是高电压电平)时，晶体管M31可依据第一扫描方向信号U2D而被断开且晶体管M32可依据第二扫描方向信号D2U而被导通。此时，信号选择器231可将后级栅极驱动信号SR_T[N+1]传递至信号输出端PD。接着，当晶体管M33依据后级栅极驱动信号SR_T[N+1]而被导通以及/或晶体管M34依据第一驱动信号DS1而被导通时，下拉电路230可通过信号传输器232来下拉第二驱动端DE2上的第二驱动信号DS2至参考接地电压XDONB。

另外，在本实施例中，当下拉晶体管MD1依据第二驱动信号DS2而被导通时，下拉晶体管MD1可依据第二驱动信号DS2而下拉第一驱动信号DS2至参考接地电压XDONB。

在本实施例中，输出级电路240包括晶体管M42～M44以及电容器C1。晶体管M42的第二端耦接至第一驱动端DE1并接收第一驱动信号DS1，晶体管M42的控制端接收栅极高电压VGH，并维持在导通的状态。此外，晶体管M43的第一端耦接至移位暂存电路200的输出端OUT1，且移位暂存电路200的输出端OUT1产生第N级栅极驱动信号SR[N]。晶体管M43的第二端接收时脉信号CK1，晶体管M43的控制端耦接至晶体管M42的第一端。

此外，晶体管M44的第一端接收参考接地电压XDONB，晶体管M44的第二端耦接至输出端OUT1，晶体管M44的控制端耦接至第二驱动端DE2并接收第二驱动信号DS2。电容器C1的第一端耦接至晶体管M43的控制端，电容器C1的第二端耦接至输出端OUT1。

值得一提的是，在当第一驱动信号DS1为高电压电平(例如等于栅极高电压VGH)时，第一驱动信号DS1会被传递至晶体管M42的第二端。并且，通过晶体管M42所提供的导通电压，晶体管M43的栅极上承受的电压实质上等于栅极高电压VGH减去一个导通电压。如此一来，传送至晶体管M43的栅极的电压值受到的衰减有效地被减小，藉以提升电路的可操作边界(margin)。

另一方面，在本实施例中，在当第一驱动信号DS1等于栅极高电压VGH时，第二驱动信号DS2可为参考接地电压XDONB。在此情况下，晶体管M43可对应地被导通，并且输出级电路240可以基于被致能的时脉信号CK1而拉高第N级栅极驱动信号SR[N]。并且，通过被导通的晶体管M43，依据被拉高的时脉信号CK1，晶体管M43的控制端上的电压可以藉由电容器C1被泵升至更高的电压值，并提升晶体管M43的导通程度。

依据上述，在本实施例中，由于下拉电路230可利用信号选择器231以及信号传输器232而有效地拉低第二驱动端DE2上的第二驱动信号DS2，使得在下拉电路230中不会发生竞争现象，因此，当第一驱动端DE1欲进行充电动作时，第一驱动端DE1将不会受到第二驱动端DE2上的第二驱动信号DS2的影响而顺利地充电至高电压电平。如此一来，本实施例的下拉电路230可有效地提升下拉第二驱动端DE2上的第二驱动信号DS2的能力，并改善电路的可靠度。

以下请参照图3，图3绘示本发明另一实施例的移位暂存电路的示意图。在图3中，第N级的移位暂存电路300包括方向选择电路310、电压调整电路320、下拉电路330以及输出级电路340。与前述的实施例不相同的是，在本实施例中，第N级的移位暂存电路300可以更包括下拉驱动器350以及阻漏电元件360。

在图3实施例中，下拉驱动器350包括晶体管M52以及M53。其中，晶体管M52的第二端耦接至第一驱动端DE1并接收第一驱动信号DS1。晶体管M53的第一端接收参考接地电压XDONB，晶体管M53的第二端耦接至晶体管M52的第一端，晶体管M53以及晶体管M52的控制端共同耦接至第二驱动端DE2并接收第二驱动信号DS2。晶体管M52、M53可依据第二驱动信号DS2而同时被导通，并下拉第一驱动信号DES1至参考接地电压XDONB。

值得注意的是，晶体管M52的第一端与晶体管M53的第二端可以共同耦接至阻漏电元件360。在本实施例中，阻漏电元件360包括晶体管M61以及M62。其中，晶体管M61的第二端耦接至晶体管M52的第一端，晶体管M61的控制端接收第一驱动信号DS1。并且，晶体管M62的第一端与控制端相互耦接，并共同接收栅极关闭信号GOFF，晶体管M62的第二端耦接至晶体管M61的第一端。

在本实施例的阻漏电元件360中，晶体管M62可耦接为二极管的组态，其中，晶体管M62的第一端以及控制端形成二极管的阳极，而晶体管M62的第二端形成二极管的阴极。

进一步来说，阻漏电元件360可依据第一驱动信号DS1以及栅极关闭信号GOFF以防止下拉驱动器350上的漏电电流。其中，本实施例的栅极关闭信号GOFF用以指示栅极驱动电路是否停止输出致能的栅极驱动信号。举例来说，当栅极关闭信号GOFF被设定为高电压电平时(例如等于栅极高电压VGH)，表示栅极驱动电路停止输出栅极驱动信号，此时的第N级栅极驱动信号SR[N]等于参考接地电压XDONB。相对的，当栅极关闭信号GOFF被设定为低电压电平时(例如等于参考接地电压XDONB)，表示栅极驱动电路可正常输出栅极驱动信号。

在此请注意，当第一驱动端DE1进行充电时，且栅极关闭信号GOFF为低电压值(例如等于参考接地电压XDONB)时，第一驱动端DE1上的电压可能通过被导通的晶体管M61而进行放电的动作。在此情况下，阻漏电元件360可通过由晶体管M62所构成的二极管来遮断晶体管M61与栅极关闭信号GOFF之间所可能产生的放电路径，藉以维持第一驱动端DE1的充电效率。此外，阻漏电元件360可依据栅极关闭信号GOFF来提升晶体管M52的第一端上的电压值，并降低晶体管M52、M53的耦接路径上所产生的漏电电流。

另一方面，针对电压调整电路320的配置，不同于前述的实施例的是，在本实施例中，晶体管M21的第二端可接收时脉信号CK5，并且晶体管M22的第二端可接收时脉信号CK1。此外，电压调整电路320可更包括晶体管M24。其中，晶体管M24的第一端耦接至第二驱动端DE2，晶体管M24的第二端接收栅极高电压VGH，晶体管M24的控制端可接收重置信号RST。

详细来说，当移位暂存电路300需对第一驱动端DE1上的第一驱动信号DS1进行重置动作时，晶体管M24可依据被致能的重置信号RST而被导通，以拉高第二驱动信号DS2的电压值为栅极高电压VGH。此时，晶体管M52以及M53可依据被拉高的第二驱动信号DS2而同时被导通，以使下拉驱动器350可将第一驱动信号DS1的电压值拉低为参考接地电压XDONB，藉以完成重置动作。

另一方面，图3实施例的输出级电路340包括晶体管M45～M51。晶体管M45的第二端耦接至第一驱动端DE1并接收第一驱动信号DS1，晶体管M45的控制端接收栅极高电压VGH，并维持在导通的状态。晶体管M48的第一端耦接至移位暂存电路300的输出端OUT1，移位暂存电路300的输出端OUT1产生第N级栅极驱动信号SR[N]。晶体管M48的第二端接收时脉信号CK3，晶体管M48的控制端耦接该晶体管M45的第一端。在本实施例中，晶体管M49耦接为电容器的组态，其中，晶体管M49的控制端形成电容器的第一端，并耦接至晶体管M48的控制端，而晶体管M49的第一端与第二端相互耦接并形成电容器的第二端，并耦接至晶体管M48的第一端。

此外，晶体管M50的第一端接收参考接地电压XDONB，晶体管M50的第二端耦接至输出端OUT1，晶体管M50的控制端接收第二驱动信号DS2。晶体管M51的第一端接收参考接地电压XDONB，晶体管M51的第二端耦接至输出端OUT1，晶体管M51的控制端接收栅极关闭信号GOFF。

特别一提的，在本实施例中，移位暂存电路300具有辅助输出端OUT2，以产生第N级辅助栅极驱动信号SR_T[N]。其中，晶体管M46的第一端耦接至辅助输出端OUT2，晶体管M46的第二端接收时脉信号CK3，晶体管M46的控制端耦接至晶体管M45的第一端。晶体管M47的第一端接收参考接地电压XDONB，晶体管M47的第二端耦接至辅助输出端OUT2，晶体管M47的控制端接收第二驱动信号DS2。

进一步来说，在本实施例中，第N级栅极驱动信号SR[N]可用以仅连接到对应的显示像素的薄膜晶体管的栅极上。而第N级辅助栅极驱动信号SR_T[N]则可用以连接至其他级的移位暂存电路上。藉此，第N级栅极驱动信号SR[N]可提供足够的驱动能力以导通对应的显示像素的薄膜晶体管，确保显示的品质。

另一方面，在本实施例的输出级电路340中，当第二驱动信号DS2等于栅极高电压VGH时，第一驱动信号DS1可为参考接地电压XDONB。此时，晶体管M47以及晶体管M50可依据被拉高的第二驱动信号DS2而被导通，并使第N级栅极驱动信号SR[N]以及第N级辅助栅极驱动信号SR_T[N]被拉低至参考接地电压XDONB。

并且，输出级电路340的晶体管M51可依据栅极关闭信号GOFF而被导通，并在移位暂存电路300停止输出致能的第N级栅极驱动信号SR[N]时，晶体管M51可依据被致能的栅极关闭信号GOFF使第N级栅极驱动信号SR[N]被拉低至参考接地电压XDONB。

关于本实施例的方向选择电路310、电压调整电路320、下拉电路330以及输出级电路340可以参照图2所提及的方向选择电路210、电压调整电路220、下拉电路230以及输出级电路240的相关说明来类推。并且，本实施例的下拉电路330包括信号选择器331以及信号传输器332，其中信号选择器331以及信号传输器332同样可以参照图2所提及的信号选择器231以及信号传输器232的相关说明来类推，故不再赘述。

以下请参照图4，图4绘示本发明实施例的移位暂存电路的动作波形图。以下以图2实施例来作为范例进行说明，请同时参照图2以及图4，在本实施例中，当移位暂存电路200操作于时间区间T1时，方向选择电路210的晶体管M11可依据被致能的前级栅极驱动信号SR_T[N-1]而被导通，并传送第一扫描方向信号U2D至第一驱动端DE1以产生为高电压电平的第一驱动信号DS1。此时，信号选择器231依据第一扫描方向信号U2D而将前级栅极驱动信号SR_T[N-1]传送至信号传输器232，以使信号传输器232依据第一驱动信号DS1以及前级栅极驱动信号SR_T[N-1]以拉低第二驱动信号DS2。

接着，当移位暂存电路200操作于时间区间T2时，方向选择电路210的晶体管M11可依据被致能的后级栅极驱动信号SR_T[N+1]而被导通，并传送第二扫描方向信号D2U至第一驱动端DE1以产生为高电压电平的第一驱动信号DS1。此时，信号选择器231依据第二扫描方向信号D2U而将后级栅极驱动信号SR_T[N+1]传送至信号传输器232，以使信号传输器232依据第一驱动信号DS1以及后级栅极驱动信号SR_T[N+1]以拉低第二驱动信号DS2。

如此一来，本实施例的下拉电路230可利用信号选择器231以及信号传输器232而有效地拉低第二驱动端DE2上的第二驱动信号DS2，并且第一驱动端DE1上的第一驱动信号DS1可以顺利地充电至高电压电平，藉以改善电路的可靠度。

综上所述，本发明诸实施例所述栅极驱动电路的移位暂存电路，可以通过具有双向驱动功能的下拉电路来有效地拉低第二驱动端上的第二驱动信号，使电路中不会发生竞争现象。如此一来，当第一驱动端欲进行充电动作时，第一驱动端将不会受到第二驱动端上的第二驱动信号的影响而顺利地充电至高电压电平，藉以提升电路的可靠度。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (15)

1.一种栅极驱动电路，其特征在于，包括：

多个移位暂存电路，该些移位暂存电路串联耦接，其中第N级的移位暂存电路包括；

一方向选择电路，耦接至一第一驱动端，依据一前级栅极驱动信号以及一后级栅极驱动信号以选择一第一扫描方向信号或一第二扫描方向信号来在该第一驱动端上产生一第一驱动信号；

一电压调整电路，耦接至一第二驱动端，依据该第一扫描方向信号或该第二扫描方向信号以拉高该第二驱动端上的一第二驱动信号；

一下拉电路，耦接至该第一驱动端以及该第二驱动端，该下拉电路基于该前级栅极驱动信号以及该后级栅极驱动信号，并依据该第一扫描方向信号或该第二扫描方向信号以拉低该第二驱动端上的该第二驱动信号；以及

一输出级电路，耦接至该第一驱动端以及该第二驱动端，依据该第一驱动信号以及该第二驱动信号以产生一第N级栅极驱动信号。

2.如权利要求1所述的栅极驱动电路，其特征在于，该下拉电路包括：

一信号选择器，具有一信号输出端，并用以依据该第一扫描方向信号或该第二扫描方向信号以选择将该前级栅极驱动信号或该后级栅极驱动信号传递至该信号输出端；以及

一信号传输器，耦接至该信号输出端、该第一驱动端以及该第二驱动端，并用以依据该前级栅极驱动信号与该后级栅极驱动信号的其中之一以及该第一驱动信号以拉低该第二驱动信号。

3.如权利要求2所述的栅极驱动电路，其特征在于，该下拉电路更包括：

一下拉晶体管，其第一端接收一参考接地电压，其第二端耦接至该第一驱动端，其控制端接收该第二驱动信号。

4.如权利要求2所述的栅极驱动电路，其特征在于，该信号选择器包括：

一第一晶体管，其第一端耦接至该信号输出端，其第二端接收该前级栅极驱动信号，其控制端接收该第一扫描方向信号；以及

一第二晶体管，其第一端耦接至该信号输出端，其第二端接收该后级栅极驱动信号，其控制端接收该第二扫描方向信号，

其中该信号传输器包括：

一第三晶体管，其第一端接收一参考接地电压，其第二端耦接至该第二驱动端，其控制端耦接至该信号输出端；以及

一第四晶体管，其第一端接收该参考接地电压，其第二端耦接至该第二驱动端，其控制端接收该第一驱动信号。

5.如权利要求1所述的栅极驱动电路，其特征在于，该方向选择电路包括：

一第一晶体管，其第一端耦接至该第一驱动端，其第二端接收该第一扫描方向信号，其控制端接收该前级栅极驱动信号；以及

一第二晶体管，其第一端耦接至该第一驱动端，其第二端接收该第二扫描方向信号，其控制端接收该后级栅极驱动信号。

6.如权利要求1所述的栅极驱动电路，其特征在于，该电压调整电路包括：

一第一晶体管，其第二端接收一第二时脉信号或一第三时脉信号，其控制端接收该第一扫描方向信号；

一第二晶体管，其第一端耦接至该第一晶体管的第一端，其第二端接收该第三时脉信号或一第一时脉信号，其控制端接收该第二扫描方向信号；以及

一第三晶体管，其第一端耦接至该第二驱动端，其第二端接收一栅极高电压，其控制端耦接至该第一晶体管的第一端。

7.如权利要求6所述的栅极驱动电路，其特征在于，该电压调整电路更包括：

一第四晶体管，其第一端耦接至该第二驱动端，其第二端接收该栅极高电压，其控制端接收一重置信号。

8.如权利要求1所述的栅极驱动电路，其特征在于，该输出级电路包括：

一第一晶体管，其第二端接收该第一驱动信号，其控制端接收一栅极高电压；

一第二晶体管，其第一端产生该第N级栅极驱动信号，其第二端接收一第一时脉信号，其控制端耦接至该第一晶体管的第一端；

一第三晶体管，其第一端接收一参考接地电压，其第二端耦接至该第二晶体管的第一端，其控制端接收该第二驱动信号；以及

一电容器，其第一端耦接至该第二晶体管的控制端，其第二端耦接至该第二晶体管的第一端。

9.如权利要求1所述的栅极驱动电路，其特征在于，该输出级电路包括：

一第一晶体管，其第二端耦接至该第一驱动端，其控制端接收一栅极高电压；

一第二晶体管，其第一端耦接至一辅助输出端，其第二端接收一第二时脉信号，其控制端耦接至该第一晶体管的第一端，其中该辅助输出端产生一辅助第N级栅极驱动信号；

一第三晶体管，其第一端接收一参考接地电压，其第二端耦接至该辅助输出端，其控制端接收该第二驱动信号；

一第四晶体管，其第一端产生该第N级栅极驱动信号，其第二端接收该第二时脉信号，其控制端耦接该第一晶体管的第一端；

一电容器，其第一端耦接至该第四晶体管的控制端，其第二端耦接至该第四晶体管的第一端；

一第五晶体管，其第一端接收该参考接地电压，其第二端耦接至该第四晶体管的第一端，其控制端接收该第二驱动信号；以及

一第六晶体管，其第一端接收该参考接地电压，其第二端耦接至该第五晶体管的第二端，其控制端接收一栅极关闭信号。

10.如权利要求1所述的栅极驱动电路，其特征在于，更包括：

一下拉驱动器，耦接于该第一驱动端以及该第二驱动端之间，用以依据该第二驱动信号以拉低该第一驱动信号；以及

一阻漏电元件，耦接至该下拉驱动器，用以依据该第一驱动信号以提供一栅极关闭信号至该下拉驱动器。

11.如权利要求10所述的栅极驱动电路，其特征在于，该下拉驱动器包括：

一第一晶体管，其第二端耦接至该第一驱动端，其控制端耦接至该第二驱动端；以及

一第二晶体管，其第一端接收一参考接地电压，其第二端耦接至该第一晶体管的第一端，其控制端耦接至该第二驱动端。

12.如权利要求10所述的栅极驱动电路，其特征在于，该阻漏电元件包括：

一第一晶体管，其第一端接收该栅极关闭信号，其第二端耦接至该下拉驱动器，其控制端接收该第一驱动信号。

13.如权利要求12所述的栅极驱动电路，其特征在于，该阻漏电元件更包括：

一二极管，耦接在该第一晶体管接收该栅极关闭信号的路径间，其中该二极管的阳极接收该栅极关闭信号，该二极管的阴极耦接至该第一晶体管的第一端。

14.如权利要求13所述的栅极驱动电路，其特征在于，该二极管为一第二晶体管，其中该第二晶体管的第一端与该第二晶体管的控制端共同耦接，并共同接收该栅极关闭信号，该第二晶体管的第二端耦接至该第一晶体管的第一端。

15.如权利要求1所述的栅极驱动电路，其特征在于，该前级栅极驱动信号为第N-1级栅极驱动信号，该后级栅极驱动信号为第N+1级栅极驱动信号。

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