CN112640313A - 多位并行逐次逼近寄存器(sar)模数转换器(adc)电路 - Google Patents

Abstract

公开了多位并行逐次逼近寄存器(SAR)模数转换器(ADC)电路。一方面，多位并行SAR ADC电路包括多个SAR控制器电路，每个SAR控制器电路包括SAR寄存器电路。每个SAR寄存器电路接收和存储对应数字位，数字位基于模拟输入信号和对应的数模转换器(DAC)模拟信号的比较。每个SAR寄存器电路还基于数字位提供对应数字信号。DAC电路接收参考电压，并且使用参考电压和由SAR控制器电路生成的数字信号的子集，来生成多个DAC模拟信号。比较电路生成与每个SAR控制器电路相对应的数字位，其中多个数字位是并行生成的。每个数字位共同形成模拟输入信号的数字表示。

Description

多位并行逐次逼近寄存器(SAR)模数转换器(ADC)电路

相关申请的交叉引用

本专利申请要求于2018年8月27日提交的标题为“MULTIPLE-BIT PARALLELSUCCESSIVE APPROXIMATION REGISTER(SAR)ANALOG-TO-DIGITAL CONVERTER(ADC)CIRCUITS”的申请号为16/113,720的申请的优先权，该申请被受让给本申请的受让人并且在此通过引用明确地并入本文。

技术领域

本公开的技术总体上涉及模数转换器(ADC)电路，并且具体地涉及逐次逼近寄存器(SAR)ADC电路。

背景技术

基于处理器的系统采用对与执行各种功能相关的信号进行的模数转换。实现这种模数转换的一种方法是使用逐次逼近寄存器(SAR)模数转换器(ADC)电路。对SAR ADC电路的操作涉及在转换过程中对模拟输入信号与一系列生成的模拟信号进行连续比较。SARADC电路使用模拟输入信号与一系列生成的模拟信号的每次比较的结果来生成数字信号的最终值。

例如，在SAR ADC电路中，为了将模拟输入信号转换为数字输出信号，在转换过程中，在时钟信号的第一时钟周期期间，将数字信号的每个位初始设置为逻辑低“0”值。当在转换过程中仍处于时钟信号的第一周期时，SAR ADC电路将数字信号的最高有效位设置为逻辑高“1”值，但将数字信号的所有其余位保持为逻辑低“0”值。SAR ADC电路将更新后的数字信号转换为生成的模拟信号，并且将模拟输入信号与所生成的模拟信号进行比较。如果所生成的模拟信号的电压大于模拟输入信号的电压，则SAR ADC电路将最高有效位从逻辑高“1”值改为逻辑低“0”值。相反，如果所生成的模拟信号的电压小于模拟输入信号的电压，则SAR ADC电路将最高有效位保持设置为逻辑高“1”值。SAR ADC电路在转换过程的每个对应周期内以这种方式逐次设置数字信号的每个位并且将对应的生成的模拟信号与模拟输入信号进行比较。因此，在转换过程中在时钟信号的最后周期之后，由SAR ADC电路生成的数字信号是模拟输入信号的数字表示。

在这点上，常规SAR ADC电路具有与数字输出信号的位数相关的转换时间。然而，由于常规SAR ADC电路被设计为生成具有更多位数的数字输出信号，所以常规SAR ADC电路中采用的电路元件的数目以及相关转换时间都增加了。因此，随着数字输出信号中的位数的增加，减少或避免转换时间的增加将是有利的。

发明内容

具体实施方式中公开的各方面包括多位并行逐次逼近寄存器(SAR)模数转换器(ADC)电路。一方面，多位并行SAR ADC电路生成具有N个数字位的数字输出信号，其中数字输出信号是模拟输入信号的数字表示。作为非限制性示例，为了执行这种转换，多位并行SAR ADC电路包括M个SAR控制器电路。例如，每个SAR控制器电路可以包括一个或多个SAR寄存器电路。响应于时钟信号的对应周期，每个SAR控制器电路针对数字输出信号的数字位提供数字信号。响应于时钟信号的对应下一周期，每个SAR寄存器电路接收和存储对应数字位，并且提供与该数字位相关的数字信号。多位并行SAR ADC电路还包括数模转换器(DAC)电路，该DAC电路使用参考电压和来自对应SAR控制器电路的数字信号来生成多个DAC模拟信号。此外，比较电路接收DAC模拟信号和模拟输入信号。比较电路生成与每个SAR控制器电路相对应的数字位，使得比较电路并行生成N个数字位中的M个。在转换过程中生成的每个数字位共同形成数字输出信号。以这种方式，数字输出信号包括N个数字位，数字位的数目N等于SAR控制器电路的数目M乘以每个SAR控制器电路中的SAR寄存器电路的数目P(即，N＝M*P)。如上所述通过并行生成M个数字位来生成数字输出信号，与常规SAR ADC电路相比提供更快的转换时间，即使数字输出信号中的数字位的数目增加。

在这点上，一方面，提供了一种多位并行SAR ADC电路。多位并行SAR ADC电路包括多个SAR控制器电路，其中多个SAR控制器电路中的每个SAR控制器电路包括多个SAR寄存器电路。每个SAR寄存器电路被配置为接收时钟信号。响应于时钟信号的对应周期，每个SAR寄存器电路还被配置为提供数字信号。响应于时钟信号的对应下一周期，每个SAR寄存器电路还被配置为接收对应数字位，存储数字位，并且提供与数字位相关的数字信号，其中数字位基于模拟输入信号和对应DAC模拟信号的比较。多位并行SAR ADC电路还包括DAC电路，DAC电路被配置为接收参考电压，并且从多个SAR控制器电路接收多个数字信号，其中每个数字信号对应于数字输出信号的数字位。DAC电路还被配置为生成多个DAC模拟信号，其中每个DAC模拟信号基于参考电压和多个数字信号。多位并行SAR ADC电路还包括比较电路，比较电路被配置为接收多个DAC模拟信号，接收模拟输入信号，并且基于每个DAC模拟信号与模拟输入信号的比较生成与多个SAR控制器电路中的每个SAR控制器电路相对应的数字位。生成的每个数字位共同形成数字输出信号，该数字输出信号是模拟输入信号的数字表示。

在另一方面，提供了一种多位并行SAR ADC电路。多位并行SAR ADC电路包括多个用于逐次逼近数字值的装置，其中多个用于逐次逼近数字值的装置中的每个用于逐次逼近数字值的装置包括多个用于存储数字值的装置。每个用于存储数字值的装置被配置为接收时钟信号，并且接收指示转换过程的起始信号。响应于时钟信号的对应周期，每个用于存储数字值的装置被配置为提供数字信号。响应于时钟信号的对应下一周期，每个用于存储数字值的装置被配置为接收对应数字位，存储数字位，并且提供与数字位相关的数字信号，其中数字位基于模拟输入信号和对应DAC模拟信号的比较。多位SAR ADC电路还包括用于将数字值转换为模拟值的装置，该装置被配置为接收参考电压，并且从多个SAR控制器接收多个数字信号，其中每个数字信号对应于数字输出信号的数字位。用于将数字值转换为模拟值的装置还被配置为生成多个DAC模拟信号，其中每个DAC模拟信号基于参考电压和多个数字信号。多位并行SAR ADC电路还包括用于比较的装置，该装置被配置为接收多个DAC模拟信号，接收模拟输入信号，并且基于每个DAC模拟信号与模拟输入信号的比较，来生成与多个用于逐次逼近数字值的装置中的每个用于逐次逼近数字值的装置相对应的数字位。生成的每个数字位共同形成数字输出信号，该数字输出信号是模拟输入信号的数字表示。

在另一方面，提供了一种用于将模拟输入信号转换为数字输出信号的方法，其中数字输出信号的多个数字位是并行生成的。该方法包括接收时钟信号。该方法还包括：响应于时钟信号的对应周期，提供数字信号。该方法还包括：响应于时钟信号的对应下一周期，接收对应数字位，其中数字位基于模拟输入信号和对应DAC模拟信号的比较。该方法还包括，响应于时钟信号的对应下一周期，存储数字位。该方法还包括：响应于时钟信号的对应下一周期，提供与数字位相关的数字信号，并且接收参考电压。该方法还包括生成多个DAC模拟信号，其中每个DAC模拟信号基于参考电压和多个数字信号。该方法还包括基于每个对应DAC模拟信号与模拟输入信号的比较生成对应数字位，其中生成的每个数字位共同形成数字输出信号，该数字输出信号是模拟输入信号的数字表示。

附图说明

图1是示例性的多位并行逐次逼近寄存器(SAR)模数转换器(ADC)电路的电路图，其被配置为将模拟输入信号转换为数字输出信号，其中数字输出信号的多个位是并行生成的；

图2是示出可以由图1的多位并行SAR ADC电路执行以将模拟输入信号转换为数字输出信号的示例性过程的流程图，其中数字输出信号的多个数字位是并行生成的；

图3A至3B示出了采用单输出数模转换器(DAC)电路的示例性二(2)位并行十(10)位SAR ADC电路的电路图；

图4是在图3A和3B的多位并行SAR ADC电路中采用的示例性SAR寄存器电路的电路图；

图5A和5B示出了示例性的多位并行SAR ADC电路的电路图，该多位并行SAR ADC电路采用多输出DAC电路而不是单输出DAC电路；

图6是可以用于图5B的多输出DAC电路的每一级的示例性电阻器旋转器电路的电路图；

图7A和7B示出了示例性多位并行SAR ADC电路的电路图，采用多输出DAC电路和逐次逼近(SA)基于闪存的比较电路；

图8是可以用于图7A和7B的多输出DAC电路的每个DAC级的示例性电阻器旋转器电路的电路图；

图9是示例性的基于处理器的系统的框图，该基于处理器的系统可以包括图1、3A至3B、5A至5B和7A至7B的多位并行SAR ADC电路；以及

图10是包括形成在集成电路(IC)中的射频(RF)组件的示例性无线通信设备的框图，其中RF组件可以包括采用了图1、3A至3B、5A至5B和7A至7B的多位并行SAR ADC电路的元件。

具体实施方式

现在参考附图，描述本公开的若干示例性方面。本文中使用的单词“示例性”表示“用作示例、实例或说明”。本文中描述为“示例性”的任何方面不必被解释为比其他方面更优选或更具优势。

具体实施方式中公开的各方面包括多位并行逐次逼近寄存器(SAR)模数转换器(ADC)电路。一方面，多位并行SAR ADC电路生成具有N个数字位的数字输出信号，其中数字输出信号是模拟输入信号的数字表示。作为非限制性示例，为了执行这种转换，多位并行SAR ADC电路包括M个SAR控制器电路。例如，每个SAR控制器电路可以包括一个或多个SAR寄存器电路。响应于时钟信号的对应周期，每个SAR控制器电路针对数字输出信号的数字位提供数字信号。响应于时钟信号的对应下一周期，每个SAR寄存器电路接收和存储对应数字位，并且提供与数字位相关的数字信号。多位并行SAR ADC电路还包括数模转换器(DAC)电路，该DAC电路使用参考电压和来自对应SAR控制器电路的数字信号，来生成多个DAC模拟信号。此外，比较电路接收DAC模拟信号和模拟输入信号。比较电路生成与每个SAR控制器电路相对应的数字位，使得比较电路并行生成N个数字位中的M个。在转换过程中生成的每个数字位共同形成数字输出信号。以这种方式，数字输出信号包括N个数字位，数字位的数目N等于SAR控制器电路的数目M乘以每个SAR控制器电路中的SAR寄存器电路的数目P(即，N＝M*P)。如上所述通过并行生成M个数字位来生成数字输出信号，与常规SAR ADC电路相比提供更快的转换时间，即使数字输出信号中的数字位的数目增加。

在这点上，图1示出了示例性多位并行SAR ADC电路100，其被配置为将模拟输入信号VIN转换为数字输出信号DOUT，其中数字输出信号DOUT的M个数字位DG(N)-DG(1)被并行生成。在本文中描述的各方面，数字位DG(N)(例如，编号最高的数字位DG)是数字输出信号DOUT的最高有效位(MSB)，数字位DG(1)(例如，编号最低的数字位DG)是数字输出信号DOUT的最低有效位(LSB)。为了执行这种转换，多位并行SAR ADC电路100包括M个SAR控制器电路102(1)-102(M)。在该非限制性示例中，SAR控制器电路102(1)-102(M)中的每个SAR控制器电路包括P个SAR寄存器电路104(1)(1)-104(M)(P)，但这不是必需的。SAR寄存器电路可以是能够生成与所接收的数字位相对应的数字信号的任何类型的电路。SAR寄存器电路104(1)(P)-104(1)(1)在SAR控制器电路102(1)中。SAR寄存器电路104(M-1)(P)-104(M-1)(1)在SAR控制器电路102(M-1)中。SAR寄存器电路104(M)(P)-104(M)(1)在SAR控制器电路102(M)中。SAR寄存器电路104(1)(1)-104(M)(P)中的每个SAR寄存器电路被配置为接收时钟信号CLK。响应于时钟信号CLK的对应周期，每个SAR寄存器电路104(1)(1)-104(M)(P)提供数字信号106(1)(1)-106(M)(P)。响应于时钟信号CLK的对应下一周期，每个SAR寄存器电路104(1)(1)-104(M)(P)基于模拟输入信号VIN和对应DAC模拟信号108(1)-108(A)的比较，来接收和存储与SAR控制器电路102(1)-102(M)相对应的数字位DG(1)-DG(N)。在上述下一周期中，每个SAR寄存器电路104(1)(1)-104(M)(P)还提供与数字位DG(1)-DG(N)相关的数字信号106(1)(1)-106(M)(P)。

继续参考图1，多位并行SAR ADC电路100包括DAC电路110，DAC电路110接收参考电压VREF以及数字信号106(1)(1)-106(M)(P)。如下面将通过示例更详细地讨论的，DAC电路110基于参考电压VREF和数字信号106(1)(1)-106(M)(P)和控制信号CONTROL生成多个DAC模拟信号108(1)-108(A)。SAR控制器电路102(1)、102(2)的SAR寄存器电路104(1)(1)-104(M)(P)生成控制信号CONTROL，该控制信号CONTROL将定时信息传送给DAC电路110，DAC电路110用于将指定的数字信号106(1)(5)-106(1)(1)、106(2)(5)-106(2)(1)从SAR控制器电路102(1)、102(2)传递到比较电路112。控制信号CONTROL SEL可以由控制定时的另一控制器生成。附加地，比较电路112接收DAC模拟信号108(1)-108(A)和模拟输入信号VIN。使用DAC模拟信号108(1)-108(A)和模拟输入信号VIN，比较电路112生成与每个SAR控制器电路102(1)-102(M)相对应的数字位DG(1)-DG(M)，使得比较电路112在时钟信号CLK的每个周期(即，并行地)生成N个数字位DG(1)-DG(N)中的M个，该N个数字位DG(1)-DG(N)中的M个在转换过程中被存储在对应SAR寄存器电路104(1)(1)-104(M)(P)中。生成的每个数字位DG(1)-DG(N)共同形成数字输出信号DOUT，该数字输出信号DOUT是模拟输入信号VIN的数字表示。以这种方式，数字输出信号DOUT包括N个数字位DG(1)-DG(N)，数字位DG(1)-DG(N)的数目N等于SAR控制器电路102(1)-102(M)的数目M乘以每个SAR控制器电路102(1)-102(M)中的SAR寄存器电路104(1)(1)-104(M)(P)中存储的位数P(即，N＝M*P)。如本文中使用的，数字M、N和P是正整数。如上所述通过并行生成M个数字位DG(1)-DG(N)来生成数字输出信号DOUT，与常规SAR ADC电路相比提供更快的转换时间，即使数字输出信号DOUT中的数字位DG(1)-DG(N)的数目增加。

图2示出了可以由图1的多位并行SAR ADC电路100执行以将模拟输入信号VIN转换为数字输出信号DOUT的示例过程200，其中N位宽度的数字输出信号DOUT的M个多数字位DG(1)-DG(M)(即，DG(1)-DG(N))是并行生成的。过程200包括每个SAR寄存器电路104(1)(1)-104(M)(P)接收时钟信号CLK(框202)。附加地，过程200包括每个SAR寄存器电路104(1)(1)-104(M)(P)响应于时钟信号CLK的对应周期而提供数字信号106(1)(1)-106(M)(P)(框204)。过程200还包括每个SAR寄存器电路104(1)(1)-104(M)(P)响应于时钟信号CLK的对应下一周期而接收对应数字位DG(1)-DG(M)，其中数字位DG(1)-DG(M)基于模拟输入信号VIN和对应DAC模拟信号108(1)-108(A)的比较(其中A＝2^M-1)(框206)。过程200还包括每个SAR寄存器电路104(1)(1)-104(M)(P)响应于时钟信号CLK的对应下一周期而存储数字位DG(1)-DG(M)(框208)。过程200还包括每个SAR寄存器电路104(1)(1)-104(M)(P)响应于时钟信号CLK的对应下一周期而提供与数字位DG(1)-DG(M)相关的数字信号106(1)(1)-106(M)(P)(框210)。此外，过程200包括DAC电路110接收参考电压VREF(框212)。此外，过程200包括DAC电路110生成多个DAC模拟信号108(1)-108(A)，其中每个DAC模拟信号108(1)-108(A)基于参考电压VREF和多个数字信号106(1)(1)-106(M)(P)以及多个控制信号CONTROL(框214)。过程200还包括比较电路112基于每个DAC模拟信号108(1)-108(A)与模拟输入信号VIN的比较，来生成与每个SAR控制器电路102(1)-102(M)相对应的数字位DG(1)-DG(M)(框216)。以这种方式，生成的每个数字位DG(1)-DG(M)共同形成数字输出信号DOUT(DG(1)-DG(N))，该数字输出信号DOUT(DG(1)-DG(N))是模拟输入信号VIN的数字表示。

现在描述多位并行SAR ADC电路100的具体方面的细节。在这点上，图3A和3B示出了示例性的二(2)位并行十(10)位SAR ADC电路300，其被配置为将模拟输入信号VIN转换为具有十(10)个数字位DG(10)-DG(1)的数字输出信号DOUT，其中DAC电路110采用单输出DAC电路302(1)-302(3)。如下面在图5A和5B中开始讨论的，本文中公开的多位并行SAR ADC电路100的其他方面可以采用多输出DAC电路而不是单输出DAC电路302(1)-302(3)。二(2)位并行十(10)位SAR ADC电路300包括图1的多位并行SAR ADC电路100的公共元件，这些公共元件在图1以及图3A和3B中用公共元件编号表示，并且因此本文中不再赘述。

参考图3A和3B，二(2)位并行十(10)位SAR ADC电路300采用SAR控制器电路102(1)、102(2)，因此允许并行生成数字输出信号DOUT的两(2)个数字位DG(1)-DG(10)。每个SAR控制器电路102(1)、102(2)采用五(5)个SAR寄存器电路104(1)(1)-104(2)(5)，使得转换过程可以在时钟信号CLK的五(5)个周期中生成数字输出信号DOUT的十(10)个数字位DG(1)-DG(10)。特别地，SAR控制器电路102(1)的SAR寄存器电路104(1)(5)-104(1)(1)被配置为接收和存储相应的对应数字位DG(9)、DG(7)、DG(5)、DG(3)和DG(1)。在第一时钟周期中生成数字位DG(9)，然后在随后的时钟周期中生成数字位DG(7)，以此类推，直到最终生成数字位DG(1)。SAR寄存器电路104(1)(5)-104(1)(1)还被配置为在多个时钟周期内提供对应的相应数字信号106(1)(5)-106(1)(1)。特别地，数字信号106(1)(5)-106(1)(1)基于在时钟信号CLK的相应时钟周期中生成的对应数字位DG(9)、DG(7)、DG(5)、DG(3)和DG(1)，在时钟信号CLK的不同时钟周期内生成。例如，数字信号106(1)(5)是在第一时钟周期中针对数字位DG(9)而生成的，数字信号106(1)(5)是在随后的时钟周期中针对数字位DG(7)而生成，等等。

继续参考图3A和3B，SAR控制器电路102(2)的SAR寄存器电路104(2)(1)-104(2)(5)被配置为接收和存储对应数字位DG(2)、DG(4)、DG(6)、DG(8)和DG(10)。SAR控制器电路102(2)的SAR寄存器电路104(2)(5)-104(2)(1)被配置为接收和存储相应的对应数字位DG(10)、DG(8)、DG(6)、DG(4)和DG(2)。在第一时钟周期中生成数字位DG(10)，在随后的时钟周期中生成数字位DG(8)，以此类推，直到最终生成数字位DG(2)。SAR寄存器电路104(2)(5)-104(2)(1)还被配置为在多个时钟周期内提供对应的相应数字信号106(2)(5)-106(2)(1)。特别地，数字信号106(2)(5)-106(2)(1)基于在时钟信号CLK的相应时钟周期内生成的对应数字位DG(10)、DG(8)、DG(6)、DG(4)和DG(2)，而在时钟信号CLK的不同时钟周期中生成。例如，数字信号106(2)(5)是在第一时钟周期中针对数字位DG(10)而生成的，数字信号106(2)(4)是在随后的时钟周期中针对数字位DG(8)而生成的，等等。此外，如下面更详细地描述的，除了接收时钟信号CLK和对应数字位DG(1)-DG(10)，每个SAR寄存器电路104(1)(1)-104(2)(5)还被配置为接收选择信号SEL。选择信号SEL是由2位并行10位SAR ADC电路300用来生成试验信号TRIAL(5)-TRIAL(1)的信号，试验信号TRIAL(5)-TRIAL(1)在SAR控制器电路102(1)、102(2)与DAC电路110之间传送定时信息，DAC电路110用于将指定的数字信号106(1)(5)-106(1)(1)、106(2)(5)-106(2)(1)从SAR控制器电路102(1)、102(2)传递到TTB电路314。选择信号SEL可以由控制定时的另一控制器生成。START信号开始转换过程。在这点上，当START信号为高时，每个SAR寄存器电路104(1)(5)-104(2)(1)被复位。当START信号变低时，则在时钟信号CLK的下一上升沿，转换过程开始。此外，2位并行10位SAR ADC电路300还包括SAR寄存器电路303，SAR寄存器电路303被配置为生成指示转换过程完成的完成信号DONE。

继续参考图3A至3B，如上所述，在该方面，DAC电路110采用单输出DAC电路302(1)-302(3)。特别地，单输出DAC电路302(1)-302(3)的数目A(即，三(3))等于二(2)的SAR控制器电路102(1)、102(2)的数目M(例如，二(2))次幂再减去一(1)(即，A＝(2^M)-1＝(2^2)-1＝3)。每个单输出DAC电路302(1)-302(3)被配置为基于参考电压VREF、数字位DG(1)-DG(10)和对应的试验位码304(1)-304(10)，来生成对应DAC模拟信号108(1)-108(3)。更具体地，每个试验位码304(1)-304(10)包括数字位序列，数字位序列具有针对与数字输出信号DOUT相对应的数字位DG(1)-DG(10)的子集的值。

继续参考图3A至3B，为了生成试验位码304(1)-304(10)，DAC电路110包括试验位电路306，试验位电路306被配置为接收来自每个对应SAR寄存器电路104(1)(1)-104(2)(5)的数字信号106(1)(1)-106(2)(5)和试验信号TRIAL(1)-TRIAL(5)，并且基于这样的值生成试验位码304(1)-304(10)。例如，在该方面，试验位电路306包括基于AND的门308(1)-308(10)(例如，AND门308(1)-308(10))。AND门308(1)-308(5)被配置为分别接收数字信号106(1)(1)-106(1)(5)并分别接收试验信号TRIAL(1)-TRIAL(5)，并且生成对应试验位码304(1)-304(5)。附加地，AND门308(6)-308(10)被配置为分别接收数字信号106(2)(1)-106(2)(5)并分别接收试验信号TRIAL(1)-TRIAL(5)，并且生成对应试验位码304(6)-304(10)。

继续参考图3A-3B，单输出DAC电路302(3)接收数字信号106(1)(1)-106(2)(5)和参考电压VREF，并且基于这样的值生成DAC模拟信号108(3)。此外，单输出DAC电路302(2)接收数字信号106(1)(1)-106(1)(5)和试验位码304(1)-304(5)，并且基于这样的值生成DAC模拟信号108(2)。另外，单输出DAC电路302(1)接收数字信号106(2)(1)-106(2)(5)和试验位码304(6)-304(10)，并且基于这样的值生成DAC模拟信号108(1)。

继续参考图3A和3B，在该方面，比较电路112包括比较电路310(1)-310(3)。特别地，比较电路310(1)-310(3)的数目B(即，三(3))等于二(2)的SAR控制器电路102(1)、102(2)的数目A(例如，二(2))次幂再减去一(1)(即，B＝(2^A)-1＝(2^2)-1＝3)。每个比较电路310(1)-310(3)被配置为接收模拟输入信号VIN和对应DAC模拟信号108(1)-108(3)，并且生成对应312(1)-312(3)。更具体地，如果模拟输入信号VIN具有与对应DAC模拟信号108(1)-108(3)相比更大值的电压，则每个对应比较器信号312(1)-312(3)具有逻辑高“1”值。备选地，如果模拟输入信号VIN具有与对应DAC模拟信号108(1)-108(3)相比更小的电压，则每个对应比较器信号312(1)-312(3)具有逻辑低“0”值。

继续参考图3A和3B，在该方面，比较电路112还包括温度计到二进制(TTB)电路314(图3B)，该TTB电路314被配置为从每个比较电路310(1)-310(3)接收比较器信号312(1)-312(3)，并且生成DOUT(DG(1)-DG(N))中的两个数字位，被示为与每个SAR控制器电路102(1)、102(2)相对应的数字位DG(X-1)-DG(X)。例如，在时钟信号CLK的第一时钟周期中，TTB电路314在数字信号106(1)(5)、106(2)(5)中生成DG(9)和DG(8)。例如，在该方面，TTB电路314采用反相器316(1)、316(2)、基于AND的门318(1)、318(2)(例如，AND门318(1)、318(2))、以及基于OR的门320(1)、320(2)(例如，OR门320(1)、320(2))。比较器信号312(3)被提供给反相器316(1)使得反相器316(1)生成被提供给AND门318(1)、318(2)的反相比较器信号312'(3)。附加地，比较器信号312(2)被提供给AND门318(1)。在该示例中，如果比较器信号312(1)具有逻辑低“0”值，而与比较器信号312(2)具有逻辑高“1”值，则AND门318(1)生成具有逻辑高“1”值的中间比较器信号322(1)。中间比较器信号322(1)被提供给反相器316(2)，其中反相器316(2)生成被提供给AND门318(2)的反向中间比较器信号322'(1)。反向中间比较器信号322'(1)也被提供给AND门318(2)，其中如果比较器信号312(1)、312(2)每个具有逻辑低“0”值，而比较器信号312(3)具有逻辑高“1”值，则AND门318(2)生成具有逻辑高“1”值的中间比较器信号322(2)，否则AND门318(2)生成具有逻辑低“0”值的中间比较器信号322(2)。因此，DAC模拟信号108(1)-108(3)的可能性为“000”、“001”、“011”或“111”，这是因为由DAC电路302(1)-302(3)生成DAC模拟信号108(1)-108(3)的方式是基于数字信号106(1)(5)-106(2)(1)中的如下阈值来生成温度计码的：输入VIN大于所述阈值。在这点上，针对数字信号108(1)-108(3)，TTB电路314针对为“000”的DAC模拟信号108(1)-108(3)，生成针对数字位DG(X)、DG(X-1)的“00”；针对DAC模拟信号108(1)-108(3)生成针对数字位DG(X)、DG(X-1)的“01”；针对DAC模拟信号108(1)-108(3)生成针对数字位DG(X)、DG(X-1)的“10”；针对为“111”的DAC模拟信号108(1)-108(3)生成针对数字位DG(X)、DG(X-1)的“11”。比较器信号312(3)和中间比较器信号322(1)被提供给OR门320(1)，其中OR门320(1)生成数字位DG(X)。另外，比较器信号312(3)和中间比较器信号322(2)被提供给OR门320(2)，其中OR门320(2)生成数字位DG(X-1)。如以下更详细讨论的，其他方面可以采用比较电路112，该比较电路112包括逐次逼近(SA)基于闪存的比较器，其中这些方面不包括TTB电路314。

继续参考图3A和3B，现在描述非限制性示例。以这种方式，模拟输入信号VIN大约等于1.666478伏(V)，参考电压VREF等于五(5)V。在时钟信号CLK的第一周期中，与数字位DG(9)、DG(10)相对应的SAR寄存器电路104(1)(5)、104(2)(5)分别提供逻辑高“1”值的信号(例如，其可以来源于电源电压VDD)，而与数字位DG(1)-DG(8)相对应的SAR寄存器电路104(1)(1)-104(1)(4)和104(2)(1)-104(2)(4)均提供逻辑低“0”值。结果，与数字位DG(10)、DG(9)相对应的单输出DAC电路302(3)的输入是逻辑高“1”值的信号，而与数字位DG(8)-DG(1)相对应的输入接收逻辑低“0”值。同样，在时钟信号CLK的第一周期中，由反相器324(5)-324(1)提供试验位TRIAL(5)-TRIAL(1)使得试验位TRIAL(5)具有逻辑低“0”值，而试验位TRIAL(4)-TRIAL(1)具有逻辑高“1”值。结果，单输出DAC电路302(2)的输入接收指示数字值“1000000000”的信号。单输出DAC电路302(3)的输入接收指示数字值“0100000000”的信号。单输出DAC 302(1)的输入接收指示数字值“1100000000”的信号。例如，单输出DAC电路302(1)-302(3)的输入分别产生3.75V、2.5V和1.25V的DAC输出，作为DAC模拟信号108(1)-108(3)。

继续参考图3A和3B，单输出DAC电路302(1)-302(3)生成对应DAC模拟信号108(1)-108(3)，比较电路112生成具有逻辑低“0”值的数字位DG(10)和具有逻辑高“1”值的数字位DG(9)。响应于时钟信号CLK的下一周期(例如，第二周期)，由SAR寄存器电路104(1)(5)、104(2)(5)接收和存储数字位DG(9)、DG(10)，SAR寄存器电路104(1)(5)、104(2)(5)现在提供针对数字信号106(1)(5)和106(2)(5)的存储值。同样，响应于时钟信号CLK的第二周期，与数字位DG(7)、DG(8)(参见图3A)相对应的SAR寄存器电路104(1)(4)、104(2)(4)分别提供逻辑“1”高值的信号，而与数字位DG(10)、DG(9)和DG(6)-DG(1)相对应的SAR寄存器电路104(1)(5)、104(1)(3)-104(1)(1)和104(2)(5)、104(2)(3)-104(2)(1)均提供逻辑低“0”值。试验位TRIAL(1)-TRIAL(5)和DAC模拟信号108(1)-108(3)相应地变化，使得比较电路112生成具有逻辑低“0”值的数字位DG(8)和具有逻辑高“1”值的数字位DG(7)。响应于时钟信号CLK的下一周期(例如，第三周期)，SAR寄存器电路104(2)(4)、104(1)(4)存储数字位DG(8)、DG(7)，并且转换过程对于其余的数字位DG(6)-DG(1)继续进行。在时钟信号CLK的第五周期结束时，二(2)位并行十(10)位SAR ADC电路300已经生成和存储具有值为“0101010100”的数字位DG(10)-DG(1)的数字输出信号DOUT。在这点上，二(2)位并行十(10)位SAR ADC电路300在时钟信号CLK的五(5)个周期中利用在时钟信号CLK的每个时钟周期生成的数字输出信号DOUT的数字位DG(10)-DG(1)中的两个数字位DG(X)、DG(X-1)，来生成数字输出信号DOUT，而不是由常规单位SAR ADC电路根据需要在十(10)个周期中生成数字输出信号DOUT。

图4示出了示例性SAR寄存器电路400，可以被用于图3A-3B中的针对SAR寄存器电路104(1)(1)-104(2)(5)中的每个寄存器电路的2位并行10位SAR ADC电路300中，以实现以上参考图3A-3B所述示例的功能。在该方面，SAR寄存器电路400包括复用器电路402、D触发器锁存器404、AND门406(1)、406(2)、反相器408和NAND锁存器410。SAR寄存器电路400还包括被配置为接收逻辑“1”高值的电压的输入节点D0，以及被配置为接收对应数字位DG(X)的输入节点D1。此外，SAR寄存器电路400包括被配置为接收起始信号START的起始输入节点RB、选择输入节点SEL、选择输出节点SX、保持输入节点HLD、保持输出节点HX、时钟输入节点CLK_IN、以及输出节点Q。

继续参考图4，复用器电路402包括分别电耦合到输入节点D0、D1的输入节点412(1)、412(2)。复用器电路402还包括电耦合到SAR寄存器电路400的选择输入节点SEL的选择输入414。输出节点416电耦合到D触发器锁存器404的输入节点418。此外，D触发器锁存器404包括电耦合到AND门406(1)的输出节点422的时钟输入节点420、电耦合到起始输入节点RB的就绪输入节点424、以及电耦合到输出节点Q的输出节点426。反相器408的输入节点428电耦合到保持输入节点HLD，而反相器408的输出节点430电耦合到NAND锁存器410的输入节点432(1)。NAND锁存器410的输入节点432(2)电耦合到起始输入节点RB。AND门406(1)的输入节点434(1)电耦合到NAND锁存器410的反相输出节点436，而AND门406(1)的输入节点434(2)电耦合到时钟输入节点CLK_IN。AND门406(2)的输入节点438(1)-438(3)电耦合到D触发器锁存器404的输入节点D0、反相输出节点436和反相输出节点440，而AND门406(2)的输出节点442电耦合到保持输出节点HX。

如上所述，图1的多位并行SAR ADC电路100中的DAC电路110可以采用一个多输出DAC电路来减少总面积消耗。在这点上，图5A和5B示出了示例性多位并行SAR ADC电路500，其中DAC电路110包括多输出DAC电路502。多位并行SAR ADC电路500也可以被称为二(2)位并行十(10)位SAR ADC电路500。多位并行SAR ADC电路500包括图1和3A至3B的相应多位并行SAR ADC电路100、300的公共元件，这些公共元件在图1、3A至3B和5A至5B中用公共元件编号表示，并且因此本文中不再赘述。

继续参考图5B，多输出DAC电路502包括DAC级504(1)-504(4)、开关506(1)-506(10)和采用电阻器510(1)-510(4)的分压器电路508。附加地，在该方面中，SAR控制器电路102(2)被配置为提供与每个SAR寄存器电路104(2)(1)-104(2)(5)相对应的使能信号512(1)-512(5)和DAC选择信号514(1)-514(5)。图4中的SAR寄存器电路400中的LCK信号是从NAND锁存器410的输出Q中得出的，LCK信号被耦合到锁存器使能信号512(1)-512(5)。特别地，使能信号512(1)-512(5)，其中每个使能信号512(1)-512(5)，由SAR寄存器电路104(2)(1)-104(2)(5)生成。图5A中的OR门516对使能信号512(5)进行逻辑或为DAC选择信号514(5)，DAC选择信号514(5)控制图5B中的开关506(5)、506(10)，以在电压VREF的端子与多输出DAC电路502的接地输入之间提供不管控制信号的状态如何而保持基本恒定的阻抗/电阻。当到给定DAC级504(1)-504(4)的使能信号512(1)-514(4)为逻辑“0”值时，则该DAC级504(1)-504(4)在其VTOP(1)-VTOP(4)和VBOT(1)-VBOT(4)端子之间呈现开路。DAC选择信号514(1)-514(4)对应于提供给每个对应SAR寄存器电路104(2)(1)-104(2)(4)的每个选择输入节点SEL的值，而DAC选择信号514(5)被提供作为OR门516的输出，该OR门516接收使能信号512(5)和提供给SAR寄存器电路104(2)(5)的选择信号SEL。

继续参考图5A和5B，每个DAC级504(1)-504(4)被配置为接收对应顶电压VTOP(1)-VTOP(4)、对应底电压VBOT(1)-VBOT(4)和对应数字位DG(1)-DG(10)。后面各级的负载确定何种电压将出现在顶电压VTOP(1)-VTOP(4)中的每个顶电压和对应底电压VBOT(1)-VBOT(4)处。每个DAC级504(1)-504(4)还被配置为通过基于数字位DG(1)-DG(10)的值划分每个对应顶电压VTOP(1)-VTOP(4)和每个底电压VBOT(1)-VBOT(4)的电压范围，来生成对应顶输出电压VTO(1)-VTO(4)和底输出电压VBO(1)-VBO(4)。例如，DAC级504(1)被配置为接收参考电压VREF作为顶电压VTOP(1)，接收接地信号作为底电压VBOT(1)，并且接收数字位DG(10)、DG(9)。DAC级504(1)的顶输出电压VTO(1)和底输出电压VBO(1)是通过基于数字位DG(10)、DG(9)的值对参考电压VREF与接地信号之间的电压范围进行划分而生成的。

继续参考图5A和5B，顶输出电压VTO(1)和底输出电压VBO(1)被提供给DAC级504(2)分别作为顶电压VTOP(2)和底电压VBOT(2)。DAC级504(2)还被配置为接收数字位DG(8)、DG(7)。因此，DAC级504(2)的顶输出电压VTO(2)和底输出电压VBO(2)是通过基于数字位DG(8)、DG(7)的值对顶输出电压VTO(1)和底输出电压VBO(1)之间的电压范围进行划分来生成的。另外，顶输出电压VTO(2)和底输出电压VBO(2)被提供给DAC级504(3)分别作为顶电压VTOP(3)和底电压VBOT(3)。DAC级504(3)还被配置为接收数字位DG(6)、DG(5)。因此，DAC级504(3)的顶输出电压VTO(3)和底输出电压VBO(3)是通过基于数字位DG(6)、DG(5)的值对顶输出电压VTO(2)和底输出电压VBO(2)之间的电压范围进行划分来生成的。此外，顶输出电压VTO(3)和底输出电压VBO(3)被提供给DAC级504(4)分别作为顶电压VTOP(4)和底电压VBOT(4)。DAC级504(4)还被配置为接收数字位DG(4)、DG(3)。因此，DAC级504(4)的顶输出电压VTO(4)和底输出电压VBOT(4)是通过基于数字位DG(4)、DG(3)的值对顶输出电压VTO(3)和底输出电压VBO(3)之间的电压范围进行划分来生成的。

继续参考图5A和5B，DAC选择信号514(1)-514(5)分别被提供给开关506(1)-506(5)和506(6)-506(10)。基于DAC选择信号514(1)-514(5)的值，参考电压VREF和顶输出电压VTO(1)-VTO(4)的某种组合被提供给分压器电路508的输入节点518(1)。附加地，基于激活开关506(6)-506(10)的某种组合的DAC选择信号514(1)-514(5)的值，接地信号和底输出电压VBO(1)-VBO(4)的某种组合被提供给分压器电路508的输入节点518(2)。在该方面，电阻器510(1)-510(4)各自具有近似相等的电阻(例如，二(2)千欧姆(kΩ))使得分压器电路508生成DAC模拟信号108(1)-108(3)作为被提供给分压器电路508的电压的近似相等分量(例如，对应电压范围的分量)。分压器508可以直接连接在电压VTOP(1)和VBOT(1)的端子之间或电压VTOP(1)-VTOP(4)和VBOT(1)-VBOT(4)的任成何对端子之间。

DAC模拟信号108(1)-108(3)由比较电路112用来生成数字输出信号DOUT，该数字输出信号DOUT在时钟信号CLK的五(5)个周期中具有数字位DG(1)-DG(10)，类似于参考图3A和3B描述的示例。针对在图5B中的比较电路112和图3B中的比较电路之间的公共元件使用公共元件编号，这将不再描述。

如以下从图7A和7B开始讨论的，其他方面可以包括逐次逼近(SA)基于闪存的比较电路，而不是本文中描述的比较电路112。采用多输出DAC电路502允许多位并行SAR ADC电路500在时钟信号CLK的五(5)个周期中生成数字输出信号DOUT，而不是由常规单位SAR ADC电路根据需要在十(10)个周期中生成数字输出信号DOUT，但其面积消耗与多位并行SARADC电路300相比更少。图6示出了示例性的电阻器旋转器电路600，电阻器旋转器电路600可以被用于在图5A至5B的每个DAC级504(1)-504(4)中。电阻器旋转器电路600被配置为在顶电压输入节点TOP上接收顶电压VTOP，并且在底电压输入节点BOT上接收底电压VBOT。电阻器旋转器电路600还包括解码器电路602，该解码器电路602被配置为在与图5A至5B中描述的DAC级504(1)-504(4)相对应的输入节点S1、S0上接收数字位DG(X)、DG(X-1)，并且基于数字位DG(X)、DG(X-1)生成解码信号DS(1)-DS(4)。在该方面，解码器电路602是独热解码器，其中解码信号DS(1)-DS(4)中只有一个具有逻辑高“1”值。例如，解码信号DS(1)-DS(4)是根据以下逻辑函数生成的：DS(1)＝(反相DG(X)AND反相DG(X-1))；DS(2)＝(反相DG(X)AND DG(X-1))；DS(3)＝(DG(X)AND反相DG(X-1))；DS(4)＝(DG(X)AND DG(X-1))。每个解码信号DS(1)-DS(4)被提供给对应AND门606(1)-606(4)。每个AND门606(1)-606(4)还经由使能输入节点EN接收与图5A-5B中描述的DAC级504(1)-504(4)相对应的使能信号512(1)-512(4)中的一个，并且生成对应电阻器选择信号608(1)-608(4)。

继续参考图6，电阻器旋转器电路600还包括开关610(1)-610(8)，其中逻辑高“1”值闭合开关610(1)-610(8)，并且逻辑低“0”值断开开关610(1)-610(8)。开关610(1)-610(8)与电阻器612(1)-612(6)结合使用，以在对应DAC级504(1)-504(4)的相应电压输出节点RA、RB上生成顶输出电压VTO(1)-VTO(4)和底输出电压VBO(1)-VBO(4)。图5中的分压器508跨VTOP(1)-VTOP(4)、VBOT(1)-VBOT(4)的任何端子连接，RADJ与分压器508的总电阻并联产生等于电阻器612(1)-612(6)中的每个电阻器的有效电阻，以向针对VTOP(1)-VTOP(4)、VBOT(1)-VBOT(4)的端子提供理想电阻。特别地，电阻器612(1)包括电耦合到开关610(1)的第一节点614(1)(1)和电耦合到开关610(2)的第二节点614(1)(2)。电阻器612(2)包括电耦合到开关610(2)的第一节点614(2)(1)和电耦合到开关610(3)的第二节点614(2)(2)。电阻器612(3)包括电耦合到开关610(3)的第一节点614(3)(1)和电耦合到开关610(4)的第二节点614(3)(2)。此外，电阻器612(4)包括电耦合到开关610(5)的第一节点614(4)(1)和电耦合到开关610(6)的第二节点614(4)(2)。电阻器612(5)包括电耦合到开关610(6)的第一节点614(5)(1)和电耦合到开关610(7)的第二节点614(5)(2)。电阻器612(6)包括电耦合到开关610(7)的第一节点614(6)(1)和电耦合到开关610(8)的第二节点614(6)(2)。

继续参考图6，开关610(1)、610(5)被配置为接收电阻器选择信号608(1)，并且开关610(2)、610(6)被配置为接收电阻器选择信号608(2)。此外，开关610(3)、610(7)被配置为接收电阻器选择信号608(3)，并且开关610(4)、610(8)被配置为接收电阻器选择信号608(4)。还包括电阻器RADJ，其中第一节点616(1)电耦合到顶电压输出节点RA，第二节点616(2)电耦合到底电压输出节点RB。电阻器RADJ的电阻被调节使得电阻器RADJ与下一DAC级504的期望电阻R_NEXT的并联组合保持在期望恒定值使得电阻器旋转器电路600生成期望输出，该期望恒定值等于其他电阻器612(1)-612(6)。以这种方式，以上配置导致电阻器旋转器电路600根据哪个开关610(1)-610(8)被断开或闭合，而基于数字位DG(X)、DG(X-1)来生成对应的顶输出电压VTO(1)-VTO(4)和底输出电压VBO(1)-VBO(4)。

如上所述，图1的多位并行SAR ADC电路100的各方面可以包括比较电路112，该比较电路112采用SA基于闪存的比较电路，从而不需要图3A至3B中的TTB电路314。在这点上，图7A和7B示出了示例性的三(3)位并行十二(12)位SAR ADC电路700，其采用多输出DAC电路702和SA基于闪存的比较电路704。虽然本文中未示出，但是采用SA基于闪存的比较电路704的其他方面可以采用包括单输出DAC的DAC电路，而不是本文中描述的多输出DAC电路702。三(3)位并行十二(12)位SAR ADC电路700包括图1、3A至3B和5A至5B的相应多位并行SARADC电路100、300和500的公共元件，这些公共元件在图1、3A至3B、5A至5B和7A至7B中用公共元件编号表示，并且因此本文中不再赘述。

继续参考图7A和7B，三(3)位并行十二(12)位SAR ADC电路700包括SAR控制器电路102(1)-102(3)，每个SAR控制器电路包括四(4)个SAR寄存器电路104(1)(1)-104(3)(4)。以这种方式，SAR寄存器电路104(1)(1)-104(1)(4)对应于数字位DG(1)、DG(4)、DG(7)和DG(10)，SAR寄存器电路104(2)(1)-104(2)(4)对应于数字位DG(2)、DG(5)、DG(8)和DG(11)，SAR寄存器电路104(3)(1)-104(3)(4)对应于数字位DG(3)、DG(6)、DG(9)和DG(12)。此外，DAC选择信号706(1)-706(4)对应于被提供给每个对应SAR寄存器电路104(3)(1)-104(3)(4)的每个选择输入节点SEL的值。

继续参考图7A和7B，多输出DAC电路702包括采用复用器电路710(1)-710(12)的选择电路708。多输出DAC电路702还包括DAC级712(1)-712(12)。以这种方式，复用器电路710(1)-710(12)的数目和DAC级712(1)-712(12)的数目等于数字输出信号DOUT中的数字位DG(1)-DG(12)的数目。此外，每个复用器电路710(1)-710(12)被配置为接收对应数字位DG(1)-DG(12)。复用器电路710(1)、710(4)、710(7)和710(10)被配置为还从比较电路716(1)接收比较器信号714(1)，并且复用器电路710(2)、710(5)、710(8)和710(11)被配置为还从比较电路716(2)接收比较器信号714(2)。复用器电路710(3)、710(6)、710(9)和710(12)被配置为还从比较电路716(3)接收比较器信号714(3)。复用器电路710(1)-710(3)被配置为接收DAC选择信号706(4)，并且复用器电路710(4)-710(6)被配置为接收DAC选择信号706(3)。复用器电路710(7)-710(9)被配置为接收DAC选择信号706(2)，并且复用器电路710(10)-710(12)被配置为接收DAC选择信号706(1)。DAC选择信号706(1)-706(4)在相应复用器电路710(1)-710(12)的输入值之间选择使得复用器电路710(1)-710(12)提供对应电阻器选择信号718(1)-718(12)。

继续参考图7A和7B，并且具体参考图7B，DAC级712(1)-712(12)被配置为在相应输入节点S0上接收对应电阻器选择信号718(1)-718(12)。此外，DAC级712(1)-712(3)被配置为接收DAC选择信号706(4)，DAC级712(4)-712(6)被配置为在相应选择输入节点SEL上接收DAC选择信号706(3)。DAC级712(7)-712(9)被配置为接收DAC选择信号706(2)，并且DAC级712(10)-712(12)被配置为在相应选择输入节点SEL上接收DAC选择信号706(1)。如参考图8更详细地讨论的，每个DAC级712(1)-712(12)被配置为在相应顶输入节点TOP和底输入节点BOT上接收顶电压VTOP和底电压VBOT，并且在相应电压输出节点RA、RB上提供相应输出电压VTO、VBO。结果，DAC级712(1)、712(4)、712(7)和712(10)提供DAC模拟信号720(1)；DAC级712(2)、712(5)、712(8)和712(11)提供DAC模拟信号720(2)；DAC级712(3)、712(6)、712(9)和712(12)提供DAC模拟信号720(3)。此外，DAC模拟信号720(1)-720(3)被提供给对应比较电路716(1)-716(3)，其中比较电路716(1)-716(3)还接收模拟输入信号VIN。重要的是要注意，SA基于闪存的比较电路704包括数个比较电路716(1)-716(3)，其数目等于SAR控制器电路102(1)-102(3)的数目。

继续参考图7A和7B，每个比较电路716(1)-716(3)被配置为生成对应比较器信号714(1)-714(3)，其中每个比较器信号714(1)-714(3)是时钟信号CLK的对应周期的对应数字位DG(1)-DG(12)。特别地，如果模拟输入信号VIN具有与对应DAC模拟信号720(1)-720(3)相比更大的电压，则每个比较器信号714(1)-714(3)具有逻辑高“1”值。备选地，如果模拟输入信号VIN具有与对应DAC模拟信号720(1)-720(3)相比更小的电压，则每个比较器信号714(1)-714(3)具有逻辑低“0”值。如上所述采用多输出DAC电路702和基于闪存的比较电路704允许三(3)位并行十二(12)位SAR ADC电路700在时钟信号CLK的四(4)个周期中生成数字输出信号DOUT，而不是由常规SAR ADC电路在十二(12)个周期中生成数字输出信号DOUT，同时还减少了DAC和比较电路系统两者中的面积消耗。例如，在图3A和3B中的二(2)位并行十(10)位SAR ADC电路300之后建模的3位并行12位SAR将需要2³-1＝7个比较器，即使它使用多输出DAC而不是个体单输出DAC，而图7A和B中的三(3)位并行十二(12)位SAR ADC电路700仅需要三(3)个比较电路716(1)-716(3)就能在每个时钟周期生成3位。

图8示出了示例性的电阻器旋转器电路800，电阻器旋转器电路800可以被用于图7A-7B的多输出DAC电路702的每个DAC级712(1)-712(12)。在该方面，电阻器旋转器电路800被配置为在顶电压输入节点TOP上接收顶电压VTOP，并且在底电压输入节点BOT上接收底电压VBOT。附加地，电阻器旋转器电路800被配置为在输入节点S0上接收对应电阻器选择信号718(1)-718(12)，并且在选择输入节点SEL上接收对应DAC选择信号706(1)-706(4)。以这种方式，使用如图8所示的反相器802、电阻器804、开关806(1)-806(9)和电阻器RADJ，对应DAC选择信号706(1)-706(4)和电阻器选择信号718(1)-718(12)使电阻旋转器电路800分别在输出节点RA、RB上提供对应的顶电压VTOP和底电压VBOT。反相器802被配置为在相应输入节点S0上接收电阻器选择信号718(1)-718(12)，并且将这些信号反相为互补电阻器选择信号718B(1)-718B(12)。附加地，如图7A和7B所示的对应DAC模拟信号720(1)-720(3)经由输出节点DAC来提供。与连接在VTO电压和BTO电压的端子之间的等效电阻并联的电阻RADJ产生等于电阻器804的有效电阻。

本文中描述的元件有时被称为用于执行特定功能的装置。在这点上，SAR控制器电路102(1)-102(M)在本文中也被称为“多个用于逐次逼近数字值的装置”。SAR寄存器电路104(1)(1)-104(M)(P)在本文中也被称为“多个用于存储数字值的装置”。DAC电路110在本文中也被称为“用于将数字值转换为模拟值的装置”。比较电路112在本文中有时被称为“用于比较的装置”。单输出DAC电路302(1)-302(3)在本文中有时被称为“多个用于将数字值转换为模拟值的单输出装置”。TTB电路314在本文中有时被称为“用于转换为二进制的装置”。多输出DAC电路502、702在本文中有时被称为“用于将数字信号转换为模拟信号的多输出装置”。电阻器旋转器电路600、800在本文中有时被称为“多个用于划分电压的装置”。

根据本文中公开的各方面的多位并行SAR ADC电路可以设置在任何基于处理器的设备中或集成到任何基于处理器的设备中。示例包括但不限于机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(SIP)电话、平板电脑、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(PDA)、显示器、计算机显示器、电视机、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多旋翼飞行器。

在这点上，图9示出了基于处理器的系统900的示例，该系统900可以包括分别采用图1、3A至3B、5A至5B和7A至7B的多位并行SAR ADC电路100、300、500和700的元件。在该示例中，基于处理器的系统900包括一个或多个中央处理单元(CPU)902，每个中央处理单元包括一个或多个处理器904。CPU 902可以具有耦合到处理器904以用于快速访问临时存储的数据的高速缓冲存储器906。CPU 902耦合到系统总线908，并且可以相互耦合基于处理器的系统900中包括的主设备和从设备。众所周知，CPU 902通过经由系统总线908交换地址、控制和数据信息来与这些其他设备通信。例如，CPU902可以将总线事务请求传送到作为从设备的示例的存储器控制器910。尽管未在图9中示出，但是可以提供多个系统总线908，其中每个系统总线908构成不同的结构。

其他主设备和从设备可以连接到系统总线908。如图9所示，作为示例，这些设备可以包括存储系统912、一个或多个输入设备914、一个或多个输出设备916、一个或多个网络接口设备918和一个或多个显示控制器920。输入设备914可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备916可以包括任何类型的输出设备，包括但不限于音频、视频、其他可视指示符等。网络接口设备918可以是被配置为允许与网络922进行数据交换的任何设备。网络922可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTH^TM网络和互联网。网络接口设备918可以被配置为支持期望的任何类型的通信协议。存储器系统912可以包括一个或多个存储器单元924(0)-924(N)。

CPU 902还可以被配置为通过系统总线908访问显示控制器920以控制发送到一个或多个显示器926的信息。显示控制器920向显示器926发送信息以经由一个或多个视频处理器928进行显示，视频处理器928将要显示的信息处理成适合于显示器926的格式。显示器926可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。

图14示出了包括形成在集成电路(IC)1002中的射频(RF)组件的示例性无线通信设备1000，其中RF组件可以包括分别采用图1、3A-3B、5A-5B和7A-7B的多位并行SAR ADC电路100、300、500和700的元件。在这点上，无线通信设备1000可以设置在IC 1002中。作为示例，无线通信设备1000可以包括或设置在任何上述参考设备中。如图10所示，无线通信设备1000包括收发器1004和数据处理器1006。数据处理器1006可以包括用于存储数据和程序代码的存储器。收发器1004包括支持双向通信的发射器1008和接收器1010。通常，无线通信设备1000可以包括用于任何数目的通信系统和频带的任何数目的发射器1008和/或接收器1010。收发器1004的全部或一部分可以在一个或多个模拟IC、RF IC(RFIC)、混合信号IC等上实现。

发射器1008或接收器1010可以用超外差架构或直接转换架构来实现。在超外差架构中，信号在RF与基带之间以多级进行频率转换，例如，对于接收器1010，在一级中从RF到中频(IF)，然后在另一级中从IF到基带。在直接转换架构中，信号在一级中在RF与基带之间进行频率转换。超外差和直接转换架构可以使用不同的电路块和/或具有不同的要求。在图10中的无线通信设备1000中，发射器1008和接收器1010用直接转换架构实现。

在发射路径中，数据处理器1006处理要发射的数据并且将I和Q模拟输出信号提供给发射器1008。在示例性无线通信设备1000中，数据处理器1006包括数模转换器(DAC)1012(1)、1012(2)以将由数据处理器1006生成的数字信号转换成I和Q模拟输出信号(例如，I和Q输出电流)以便进一步处理。

在发射器1008内，低通滤波器1014(1)、1014(2)分别对I和Q模拟输出信号进行滤波，以去除由先前的数模转换引起的不需要的信号。放大器AMP 1016(1)、1016(2)分别放大来自低通滤波器1014(1)1014(2)的信号，并且提供I和Q基带信号。上变频器1018使用通过混频器1020(1)、1020(2)来自TX LO信号发生器1022的I和Q发射(TX)本地振荡器(LO)信号对I和Q基带信号上变频，以提供上变频信号1024。滤波器1026对上变频信号1024进行滤波以去除由上变频引起的不需要的信号以及接收频带中的噪声。功率放大器(PA)1028放大来自滤波器1026的上变频信号1024以获取期望的输出功率电平并且提供发射RF信号。发射RF信号通过双工器或开关1030被路由，并且通过天线1032发射。

在接收路径中，天线1032接收由基站发射的信号并且提供接收的RF信号，该RF信号通过双工器或开关1030被路由并且提供给低噪声放大器(LNA)1034。双工器或开关1030被设计为以特定接收(RX)到TX双工器频率分离进行操作，使得RX信号与TX信号隔离。接收的RF信号由LNA 1034放大并且由滤波器1036滤波以获取期望的RF输入信号。下变频混频器1038(1)和1038(2)将滤波器1036的输出与来自RX LO信号发生器1040的I和Q RX LO信号(即，LO_I和LO_Q)混频以生成I和Q基带信号。I和Q基带信号由放大器(AMP)1042(1)、1042(2)放大，并且进一步由低通滤波器1044(1)、1044(2)滤波以获取I和Q模拟输入信号，这些I和Q模拟输入信号提供给数据处理器1006。在该示例中，数据处理器1006包括ADC 1046(1)、1046(2)以将模拟输入信号转换为数字信号以由数据处理器1006进一步处理。

在图10的无线通信设备1000中，TX LO信号发生器1022生成用于上变频的I和Q TXLO信号，而RX LO信号发生器1040生成用于下变频的I和Q RX LO信号。每个LO信号是具有特定基频的周期信号。TX锁相环(PLL)电路1048从数据处理器1006接收定时信息，并且生成用于调节来自TX LO信号发生器1022的TX LO信号的频率和/或相位的控制信号。RX PLL电路1050从数据处理器1006接收定时信息，并且生成用于调节来自RX LO信号发生器1040的RXLO信号的频率和/或相位的控制信号。

本领域技术人员将进一步了解，结合本文中公开的各方面而描述的各种说明性逻辑块、模块、电路和算法可以实现为电子硬件、存储在存储器或另一计算机可读介质中并且由处理器或其他处理设备执行的指令、或两者的组合。作为示例，本文中描述的主设备和从设备可以用在任何电路、硬件组件、集成电路(IC)、或IC芯片中。本文中公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储期望的任何类型的信息。为了清楚地说明这种可互换性，上面已经在功能方面对各种说明性的组件、块、模块、电路和步骤进行了总体描述。如何实现这样的功能取决于特定应用、设计选择和/或强加于整个系统的设计约束。技术人员可以针对每个特定应用以不同方式实现所描述的功能，但是这样的实现决策不应当被解释为导致脱离本公开的范围。

结合本文中公开的各方面而描述的各种说明性逻辑块、模块和电路可以用被设计为执行本文中描述的功能的处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、离散门或晶体管逻辑、分立硬件组件或其任何组合来实现或执行。处理器可以是微处理器，但是在替代方案中，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器还可以实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这样的配置)。

本文中公开的各方面可以实施为硬件和存储在硬件中的指令，并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息和向存储介质写入信息。在替代方案中，存储介质可以是处理器的组成部分。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在替代方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。

还应当注意，描述在本文中的任何示例性方面中描述的操作步骤以提供示例和讨论。所描述的操作可以以除了所示顺序之外的很多不同顺序来执行。此外，在单个操作步骤中描述的操作实际上可以在很多不同的步骤中执行。另外，在示例性方面中讨论的一个或多个操作步骤可以组合。应当理解，流程图中示出的操作步骤可以进行很多不同的修改，这对于本领域技术人员来说是很清楚的。本领域技术人员还将理解，信息和信号可以使用各种不同技术和技艺中的任何一种来表示。例如，在整个以上描述中可以参考的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子或其任何组合来表示。

提供先前对本公开的描述是为了使得本领域技术人员能够制作或使用本发明。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中定义的一般原理可以应用于其他变型。因此，本发明不旨在限于本文中描述的示例和设计，而是与符合本文中公开的原理和新颖特征的最宽范围相一致。

Claims (22)

1.一种多位并行逐次逼近寄存器(SAR)模数转换器(ADC)电路，包括：

多个SAR控制器电路，其中所述多个SAR控制器电路中的每个SAR控制器电路包括数个SAR寄存器电路，其中每个SAR寄存器电路被配置为：

接收时钟信号；

响应于所述时钟信号的对应周期，提供与电源电压相关的数字信号；以及

响应于所述时钟信号的对应下一周期：

接收对应数字位，其中所述数字位基于模拟输入信号与对应数模转换器(DAC)模拟信号的比较；

存储所述数字位；并且

提供与所述数字位相关的所述数字信号；

DAC电路，被配置为：

接收参考电压；

从所述多个SAR控制器电路接收多个数字信号，其中每个数字信号对应于数字输出信号的数字位；以及

生成多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压和所述多个数字信号；以及

比较电路，被配置为：

接收所述多个DAC模拟信号；

接收所述模拟输入信号；以及

基于每个DAC模拟信号与所述模拟输入信号的比较，来生成与所述多个SAR控制器电路中的每个SAR控制器电路相对应的所述数字位，其中生成的每个数字位共同形成所述数字输出信号，所述数字输出信号是所述模拟输入信号的数字表示。

2.根据权利要求1所述的多位并行SAR ADC电路，其中：

所述DAC电路包括：

试验位电路，被配置为：

从每个SAR控制器电路的每个SAR寄存器电路接收所述数字信号；

从所述多个SAR控制器电路的子集的每个SAR寄存器电路接收试验信号；以及

基于所述数字信号和所述试验信号生成多个试验位码，其中每个试验位码包括数字位序列，所述数字位序列具有针对所述数字位的子集的、与所述数字输出信号相对应的值；以及

数个单输出DAC电路，所述单输出DAC电路的数目等于二(2)的所述多个SAR控制器电路的数目次幂再减去一(1)，其中每个单输出DAC电路被配置为：

接收所述多个试验位码；以及

生成在所述多个DAC模拟信号之中的对应DAC模拟信号，其中每个对应DAC模拟信号基于所述参考电压和对应试验位码；以及

所述比较电路包括：

数个比较电路，所述比较电路的数目等于二(2)的所述多个SAR控制器电路的数目次幂再减去一(1)，其中每个比较电路被配置为：

接收所述模拟输入信号和所述对应DAC模拟信号；以及

生成比较器信号，其中：

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述比较器信号具有逻辑高值；以及

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述比较器信号具有逻辑低值；以及

温度计到二进制(TTB)电路，被配置为：

从每个比较电路接收所述比较器信号；以及

基于来自每个比较电路的所述比较器信号，生成与每个SAR控制器电路相对应的所述数字位。

3.根据权利要求1所述的多位并行SAR ADC电路，其中所述DAC电路包括多输出DAC电路，所述多输出DAC电路被配置为：

接收顶电压和底电压，其中所述顶电压和所述底电压的电压范围基于所述参考电压；以及

基于所述顶电压和所述底电压生成所述多个DAC模拟信号。

4.根据权利要求3所述的多位并行SAR ADC电路，其中所述多个DAC模拟信号中的每个DAC模拟信号具有作为所述电压范围的分量的值。

5.根据权利要求3所述的多位并行SAR ADC电路，其中所述多输出DAC电路包括多个电阻器旋转器电路，所述多个电阻器旋转器电路被配置为通过生成所述电压范围的多个分量来生成所述多个DAC模拟信号。

6.根据权利要求3所述的多位并行SAR ADC电路，其中所述比较电路包括：

数个比较电路，所述比较电路的数目等于二(2)的所述多个SAR控制器电路的数目次幂再减去一(1)，其中每个比较电路被配置为：

接收所述模拟输入信号和所述对应DAC模拟信号；以及

生成比较器信号，其中：

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述比较器信号具有逻辑高值；以及

如果所述模拟输入信号的具有与所述对应DAC模拟信号相比更小的电压，则所述比较器信号具有逻辑低值；以及

温度计到二进制(TTB)电路，被配置为：

从每个比较电路接收所述比较器信号；以及

基于来自每个比较电路的所述比较器信号，生成与每个SAR控制器电路相对应的所述数字位。

7.根据权利要求3所述的多位并行SAR ADC电路，其中所述比较电路包括数个比较电路，所述比较电路的数目等于所述多个SAR控制器电路的数目，其中每个比较电路被配置为：

接收所述模拟输入信号和所述对应DAC模拟信号；以及

生成比较器信号，其中：

所述比较器信号是所述对应数字位；

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述比较器信号具有逻辑高值；以及

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述比较器信号具有逻辑低值。

8.根据权利要求1所述的多位并行SAR ADC电路，包括两(2)个SAR控制器电路，其中每个SAR控制器电路包括五(5)个SAR寄存器电路，使得所述多位并行SAR ADC电路被配置为生成具有十(10)个数字位的所述数字输出信号。

9.根据权利要求1所述的多位并行SAR ADC电路，包括三(3)个SAR控制器电路，其中每个SAR控制器电路包括四(4)个SAR寄存器电路，使得所述多位并行SAR ADC电路被配置为生成具有十二(12)个数字位的所述数字输出信号。

10.根据权利要求1所述的多位并行SAR ADC电路，被集成到集成电路(IC)中。

11.根据权利要求1所述的多位并行SAR ADC电路，被集成到如下设备中，所述设备选自由以下各项组成的组：机顶盒；娱乐单元；导航设备；通信设备；固定位置数据单元；移动位置数据单元；全球定位系统(GPS)设备；移动电话；蜂窝电话；智能电话；会话发起协议(SIP)电话；平板电脑；平板手机；服务器；计算机；便携式计算机；移动计算设备；可穿戴计算设备；台式计算机；个人数字助理(PDA)；监视器；计算机监视器；电视机；调谐器；收音机；卫星无线电；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘(DVD)播放器；便携式数字视频播放器；机动车；车辆组件；航空电子系统；无人机；以及多旋翼飞行器。

12.一种多位并行逐次逼近寄存器(SAR)模数转换器(ADC)电路，包括：

多个用于逐次逼近数字值的装置，其中所述多个用于逐次逼近所述数字值的装置中的每个用于逐次逼近所述数字值的装置包括数个用于存储所述数字值的装置，其中每个用于存储所述数字值的装置被配置为：

接收时钟信号；

接收指示转换过程的起始信号；

响应于所述时钟信号的对应周期，提供与电源电压相关的数字信号；以及

响应于所述时钟信号的对应下一周期：

接收对应数字位，其中所述数字位基于模拟输入信号与对应数模转换器(DAC)模拟信号的比较；

存储所述数字位；以及

提供与所述数字位相关的数字信号；

用于将数字值转换为模拟值的装置，被配置为：

接收参考电压；

从多个SAR控制器接收多个数字信号，其中每个数字信号对应于数字输出信号的所述数字位；以及

生成多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压和所述多个数字信号；以及

用于比较的装置，被配置为：

接收所述多个DAC模拟信号；

接收所述模拟输入信号；以及

基于每个DAC模拟信号与所述模拟输入信号的比较，来生成与所述多个用于逐次逼近所述数字值的装置中的每个用于逐次逼近所述数字值的装置相对应的所述数字位，其中生成的每个数字位共同形成所述数字输出信号，所述数字输出信号是所述模拟输入信号的数字表示。

13.根据权利要求12所述的多位并行SAR ADC电路，其中：

所述用于将所述数字值转换为所述模拟值的装置包括：

用于生成试验位码的装置，被配置为：

从每个用于逐次逼近所述数字值的装置的每个用于存储所述数字值的装置中接收所述数字信号；以及

生成多个试验位码，其中每个试验位码包括数字位序列，所述数字位序列具有针对与所述数字输出信号相对应的所述数字位的值；

数个用于将所述数字值转换为模拟值的单输出装置，所述用于转换的单输出装置的数目等于二(2)的所述多个用于逐次逼近所述数字值的装置的数目次幂再减去(1)，其中每个用于转换的单输出装置被配置为：

接收所述多个试验位码；以及

生成对应DAC模拟信号，其中每个对应DAC模拟信号基于所述参考电压和对应试验位码；以及

所述用于比较的装置包括：

数个用于执行比较的装置，所述用于执行比较的装置的数目等于二(2)的所述多个用于逐次逼近所述数字值的装置的数目次幂再减去(1)，其中每个用于执行比较的装置被配置为：

接收所述模拟输入信号和所述对应DAC模拟信号；以及

生成比较器信号，其中：

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述比较器信号具有逻辑高值；以及

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述比较器信号具有逻辑低值；以及

用于转换为二进制的装置，被配置为：

从所述多个用于执行比较的装置中接收所述比较器信号；以及

生成与每个用于逐次逼近所述数字值的装置相对应的所述数字位。

14.根据权利要求12所述的多位并行SAR ADC电路，其中所述用于将所述数字值转换为所述模拟值的装置，包括用于将所述数字信号转换为模拟信号的多输出装置，所述多输出装置被配置为：

接收顶电压和底电压，其中所述顶电压和所述底电压的电压范围基于所述参考电压；以及

基于所述顶电压和所述底电压生成所述多个DAC模拟信号，其中DAC模拟信号的数目等于所述用于比较的装置中的用于执行比较的装置的数目。

15.根据权利要求14所述的多位并行SAR ADC电路，其中所述多个DAC模拟信号中的每个DAC模拟信号具有作为所述电压范围的分量的值。

16.根据权利要求14所述的多位并行SAR ADC电路，其中所述用于将所述数字信号转换为所述模拟信号的多输出装置包括多个用于划分电压的装置，其中每个用于划分所述电压的装置被配置为通过生成所述电压范围的分量，来生成所述对应DAC模拟信号。

17.根据权利要求14所述的多位并行SAR ADC电路，其中所述用于比较的装置包括：

数个用于执行比较的装置，所述用于执行比较的装置的数目等于二(2)的所述多个用于逐次逼近的装置的数目次幂再减去一(1)，其中每个用于执行比较的装置被配置为：

接收所述模拟输入信号和所述对应DAC模拟信号；以及

生成所述数字信号，其中：

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述数字信号具有逻辑高值；以及

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述数字信号具有逻辑低值；以及

用于转换为二进制的装置，被配置为：

从所述用于执行比较的装置中接收所述数字信号；以及

生成与每个用于逐次逼近的装置相对应的所述数字位。

18.根据权利要求14所述的多位并行SAR ADC电路，其中所述用于比较的装置包括数个用于执行比较的装置，所述用于执行比较的装置的数目等于所述多个用于逐次逼近的装置的数目，其中每个用于执行比较的装置被配置为：

接收所述模拟输入信号和所述对应DAC模拟信号；以及

生成所述数字信号，其中：

所述数字信号是所述对应数字位；

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述数字信号具有逻辑高值；以及

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述数字信号具有逻辑低值。

19.一种用于将模拟输入信号转换为数字输出信号的方法，其中所述数字输出信号的多个数字位是并行生成的，所述方法包括：

接收时钟信号；

响应于所述时钟信号的对应周期，提供数字信号；

响应于所述时钟信号的对应下一周期，接收对应数字位，其中所述数字位基于模拟输入信号和对应数模转换器(DAC)模拟信号的比较；

响应于所述时钟信号的所述对应下一周期，存储所述数字位；

响应于所述时钟信号的所述对应下一周期，提供与所述数字位相关的所述数字信号；

接收参考电压；

生成多个DAC模拟信号，其中每个DAC模拟信号基于所述参考电压和多个数字信号；以及

基于每个对应DAC模拟信号与所述模拟输入信号的比较来生成所述对应数字位，其中生成的每个数字位共同形成所述数字输出信号，所述数字输出信号是所述模拟输入信号的数字表示。

20.根据权利要求19所述的方法，还包括：

生成多个试验位码，其中每个试验位码包括数字位序列，所述数字位序列具有针对与所述数字输出信号相对应的所述数字位的值；

生成所述对应DAC模拟信号，其中每个对应DAC模拟信号基于所述参考电压和对应试验位码；

生成比较器信号，其中：

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更大的电压，则所述比较器信号具有逻辑高值；以及

如果所述模拟输入信号具有与所述对应DAC模拟信号相比更小的电压，则所述比较器信号具有逻辑低值；以及

基于来自每个比较电路的所述比较器信号，来生成与多个SAR控制器电路中的每个SAR控制器电路相对应的所述数字位。

21.根据权利要求19所述的方法，还包括：

接收顶电压和底电压，其中所述顶电压和所述底电压的电压范围基于所述参考电压；以及

基于所述顶电压和所述底电压生成所述多个DAC模拟信号。

22.根据权利要求21所述的方法，还包括：通过生成所述电压范围的分量来生成对应的所述多个DAC模拟信号。

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