CN116938248A - 一种模拟数字转换器和提高模拟数字转换器的带宽方法 - Google Patents

一种模拟数字转换器和提高模拟数字转换器的带宽方法 Download PDF

Info

Publication number
CN116938248A
CN116938248A CN202210333217.9A CN202210333217A CN116938248A CN 116938248 A CN116938248 A CN 116938248A CN 202210333217 A CN202210333217 A CN 202210333217A CN 116938248 A CN116938248 A CN 116938248A
Authority
CN
China
Prior art keywords
signal
analog
circuit
coupled
comparator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210333217.9A
Other languages
English (en)
Inventor
扶仲毅
李定
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202210333217.9A priority Critical patent/CN116938248A/zh
Priority to PCT/CN2023/070648 priority patent/WO2023185192A1/zh
Publication of CN116938248A publication Critical patent/CN116938248A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/54—Input signal sampled and held with linear return to datum

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请提供了一种模拟数字转换器、提高模拟数字转换器的带宽方法和电子设备，涉及信号处理技术领域。其中，在SAR ADC中新增动态放大器和时数转换器。动态放大器的第一输入端与电容阵列耦合，动态放大器的第二输入端与比较器耦合，动态放大器的输出端与时数转换器耦合。当比较器进入亚稳态后，动态放大器接收到比较器发送的控制信号，将输入的模拟电信号转换成带有时间的时序信号，然后通过时数转换器将时序信号转换成数字信号，实现在相同时间下，得到更高的分辨率，也即提高SAR ADC的转换速度，从而实现提高SAR ADC的单通道带宽。

Description

一种模拟数字转换器和提高模拟数字转换器的带宽方法
技术领域
本发明涉及信号处理技术领域，尤其涉及一种模拟数字转换器、提高模拟数字转换器的带宽方法和电子设备。
背景技术
模拟数字转换器(analog-to-digital converter，ADC)是一种将模拟信号转换成数字信号的转换器。逐次逼近寄存器(successive approximation register，SAR)ADC是采样速率低于5Msps(每秒百万次采样)的中等至高分辨率应用的ADC。在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。由于SAR ADC具有低功耗、小尺寸等特点，被广泛应用在各种电子设备中。但是，现有的SAR ADC的单通道带宽，也即奈奎斯特采样率的一半，已不能满足现有无线通信和光通信的大带宽/多模式的直采需求，所以如何提高SAR ADC的单通道带宽是目前亟需解决的问题。
发明内容
为了解决上述的问题，本申请的实施例中提供了一种模拟数字转换器、提高模拟数字转换器的带宽方法和电子设备，该模拟数字转换器在比较器进入亚稳态后，SAR逻辑电路停止工作，动态放大器获取残余电压后，将输入的残余电压转换成带有时间的时序信号，然后通过时数转换器将时间信息转换成数字信号，得到LSB信息，实现在相同时间下，得到更高的分辨率，也即提高SAR ADC的转换速度，从而实现提高SAR ADC的单通道带宽。
为此，本申请的实施例中采用如下技术方案：
第一方面，本申请实施例提供了一种模拟数字转换器，包括：模拟信号输入端、电容阵列、比较器电路、动态放大器和时数转换器；所述电容阵列耦合于所述模拟信号输入端和所述比较器电路的第一输出端之间；所述比较器电路的输入端与所述模拟信号输入端耦合，所述比较器电路的第一输出端与所述电容阵列的控制端耦合，所述比较器电路的第二输出端与所述动态放大器的控制端耦合，所述比较器电路用于根据所述模拟信号输入端接收的模拟信号产生比较信号，并通过所述第一输出端输出至所述电容阵列，以及用于根据所述模拟信号产生第一控制信号，并通过所述第二输出端输出至所述动态放大器，所述第一控制信号用于使能所述动态放大器工作，所述比较信号用于产生第一部分数字信号；所述动态放大器的输入端耦合于所述模拟信号输入端，所述动态放大器的输出端耦合于所述时数转换器的输入端；所述时数转换器的输出端用于输出第二部分数字信号。
在该实施方式中，在SAR ADC中新增动态放大器和时数转换器。动态放大器的第一输入端与电容阵列耦合，动态放大器的第二输入端与比较器耦合，动态放大器的输出端与时数转换器耦合。当比较器进入亚稳态后，动态放大器接收到比较器发送的控制信号，将输入的模拟电信号转换成带有时间的时序信号，然后通过时数转换器将时序信号转换成数字信号，实现在相同时间下，得到更高的分辨率，也即提高SAR ADC的转换速度，从而实现提高SAR ADC的单通道带宽。
在一种实施方式中，还包括：逐次逼近寄存器型SAR逻辑电路，其中，所述SAR逻辑电路的输入端与所述比较器电路的第一输出端耦合，所述SAR逻辑电路的第一输出端与所述电容阵列的控制端耦合，所述SAR逻辑电路的第二输出端用于输出第二控制信号，所述SAR逻辑电路的第二输出端用于输出所述第一部分数字信号，所述第二控制信号用于使能所述电容阵列工作。
在一种实施方式中，所述比较器电路用于根据所述模拟信号输入端接收的模拟信号之间的差值是否小于设定阈值，以及在所述模拟信号之间的差值小于设定阈值时，产生所述第一控制信号。
在一种实施方式中，所述比较器电路包括时钟信号输入端、比较器、延时电路和触发器；所述比较器的第一输入端与所述模拟信号输入端耦合，所述比较器的第二输入端与所述时钟信号输入端耦合，所述比较器的输出端分别与所述SAR逻辑电路的输出端和所述触发器的第一输入端耦合，所述比较器用于根据所述时钟信号输入端输入的时钟信号和所述模拟信号输入端接收的模拟信号产生所述比较信号；所述延时电路耦合于所述时钟信号输入端和所述触发器的第二输入端之间；所述触发器的输入端耦合于所述动态放大器的控制端，所述触发器的输入端用于输出所述第一控制信号。
在一种实施方式中，所述比较器包括第一MOS管M1、第二MOS管M2、第一反相器、第二反相器和或逻辑器件，所述第一MOS管M1的源极和所述第二MOS管M2的源极分别与第一电源输入端耦合，所述第一MOS管M1的漏极和所述第二MOS管M2的漏极分别接地，所述第一MOS管M1的栅极和所述第二MOS管M2的栅极分别与所述模拟信号输入端耦合；所述第一反相器的输入端耦合于所述第一电源输入端与所述第一MOS管M1的源极之间，所述第二反相器的输入端耦合于所述第一电源输入端与所述第二MOS管M2的源极之间，所述第一反相器的输出端和所述第二反相器的输出端与所述或逻辑器件的输入端耦合，所述或逻辑器件的输出端用于输出所述比较信号。
在一种实施方式中，所述比较器还包括第三MOS管M7、第四MOS管M8、第五MOS管M9和第六MOS管M10；所述第三MOS管M7的源极耦合于所述第一电源输入端与所述第一反相器之间，所述第四MOS管M8的源极耦合于所述第一电源输入端与所述第二反相器之间；所述第五MOS管M9的源极与所述第一MOS管M1的漏极和所述第二MOS管M2的漏极耦合，所述第五MOS管M9的漏极接地；所述第六MOS管M10耦合于所述第一MOS管M1的源极和所述第二MOS管M2的源极之间；所述第三MOS管M7的栅极、所述第四MOS管M8的栅极、所述第五MOS管M9的栅极和所述第六MOS管M10的栅极分别与所述时钟信号输入端耦合。
在一种实施方式中，所述延时电路用于根据所述时钟信号输入端接收的时钟信号产生第二时钟信号，所述第二时钟信号为所述时钟信号输入端接收的时钟信号延迟设定时间的时钟信号。
在一种实施方式中，所述触发器用于根据所述比较信号和所述第二时钟信号产生所述第一控制信号。
在一种实施方式中，所述动态放大器包括第一开关电路、第二开关电路、第一MOS管、第二MOS管和电流源；所述第一开关电路的一端和所述第一开关电路的一端分别与第二电源输入端耦合，所述第一开关电路的另一端与第一MOS管的源极耦合，所述第二开关电路的另一端与第二MOS管的源极耦合；所述第一MOS管的漏极和所述第二MOS管的漏极分别与所述电流源的一端耦合，所述电流源的另一端接地；所述第一MOS管的栅极和所述第二MOS管的栅极分别与所述模拟信号输入端耦合。
在一种实施方式中，所述动态放大器还包括第一电容和第二电容；所述第一电容的一端耦合于所述第一开关电路与第一MOS管之间，所述第一电容的另一端接地；所述第二电容的一端耦合于所述第二开关电路与第二MOS管之间，所述第二电容的另一端接地。
在一种实施方式中，所述动态放大器用于根据所述比较器电路发送的所述第一控制信号，让所述第一开关电路和所述第二开关电路断开。
第二方面，本申请实施例提供了一种模拟信号转数字信号的方法，包括：比较器电路根据第一模拟信号产生第一控制信号，并输出至动态放大器；所述动态放大器接收到所述第一控制信号后，将所述第一模拟信号转换成第二模拟信号，所述第二模拟信号携带有时间信息；时数转换器接收到所述第二模拟信号后，将所述第二模拟信号转换成数字信号。
在一种实施方式中，所述方法还包括：所述比较器电路接收时钟信号；所述比较器电路根据第一模拟信号产生第一控制信号，并输出至动态放大器，具体包括：所述比较器电路根据所述时钟信号和所述第一模拟信号产生所述第一控制信号。
在一种实施方式中，所述方法还包括：所述比较器电路根据所述第一模拟信号和所述时钟信号产生比较信号，并输出至逐次逼近寄存器型SAR逻辑电路；所述SAR逻辑电路接收到所述比较信号后，根据所述比较信号产生数字信号。
第三方面，本申请实施例提供了一种电子设备，包括：模拟电路，用于产生模拟信号；时钟电路，用于产生时钟信号；至少一个如第一方面各个可能实现的模拟数字转换器，用于接收所述模拟信号和所述时钟信号，将所述模拟信号转换成数字信号；数字电路，用于接收所述数字信号，进行处理。
附图说明
下面对实施例或现有技术描述中所需使用的附图作简单地介绍。
图1为现有的一种SAR ADC的结构示意图；
图2为本申请实施例中提供的一种SAR ADC的结构示意图；
图3为本申请实施例中提供的一种SAR ADC的具体结构示意图；
图4为本申请实施例中提供的一种比较器电路的结构示意图；
图5为本申请实施例中提供的一种比较器的结构示意图；
图6为电容C的放电时间与放电前后的电压差之间的仿真图；
图7为现有两种SAR ADC与本申请保护的SAR ADC各项性能对比示意图；
图8为本申请实施例中提供的一种提高SAR ADC的带宽方法的流程示意图；
图9为本申请实施例中提供的一种电子设备的框架示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
本文中术语“和/或”，是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本文中符号“/”表示关联对象是或者的关系，例如A/B表示A或者B。
本文中的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一响应消息和第二响应消息等是用于区别不同的响应消息，而不是用于描述响应消息的特定顺序。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或者两个以上，例如，多个处理单元是指两个或者两个以上的处理单元等；多个元件是指两个或者两个以上的元件等。
图1为现有的一种SAR ADC的结构示意图。如图1所示，该SAR ADC主要包括电容阵列、比较器和SAR逻辑电路。
在实际应用过程中，电容阵列对输入的模拟信号VIN进行采样，并在完成采样后输出模拟输入电压VIN和模拟输出电压VOUT。模拟输入电压VOUTN和模拟输出电压VOUTP分别输入到比较器的正极输入端和负极输入端。比较器对输入的模拟输入电压VOUTN和模拟输出电压VOUTP进行比较，并生成一个比较信号Vcomp。如果模拟输入电压VOUTN大于模拟输出电压VOUTP，则比较器输出比较信号Vcomp为逻辑高电平或“1”；如果模拟输入电压VOUTN小于模拟输出电压VOUTP，则比较器输出比较信号Vcomp为逻辑低电平或“0”。
时钟信号clk作为使能信号，是控制比较器和SAR逻辑电路的输出更新。当时钟信号clk处于最高有效位(most significant bit，MSB)阶段时，比较器对输入的模拟输入电压VOUTN和模拟输出电压VOUTP进行比较，并输出比较信号Vcomp。SAR逻辑电路根据比较信号Vcomp完成一次置位后移至次高位，并准备进行下一次比较。以此类推，一直持续到时钟信号clk处于最低有效位(least significant bit，LSB)，完成转换。整个逐次比较过程结束后，SAR ADC完成了一次模拟量到数字量的转换，并输出该模拟量对应的数字码。
为了提高SAR ADC的单通道带宽，现有技术中提出了以下几种解决方案，具体为：
1、多比特同步比较技术。在SAR ADC中，设置2N个比较器。SAR ADC在执行比较的过程中，由多个比较器同时进行比较。该方案中，SAR ADC的采样率达到N bit/cycle，可以减少SAR转换次数，实现提高SAR ADC的单通道带宽。但是，SAR ADC中设置2N个比较器，增加了2N-1个比较器，使得SAR ADC的耗电量比较大。
2、loop-unroll技术。在SAR ADC中，设置N个比较器。SAR ADC在执行比较的过程中，每个bit都使用一个比较器。比较器完成一次比较后，当前比较器不复位，直接开启下一个比较器，此过程可以节省等待比较器复位的时间，实现提高SAR ADC的单通道带宽。但是，随着技术的发展和生产工艺的提高，比较器复位的时间越来越短，所以采用该方案来提高SAR ADC的单通道带宽的效果并不明显。
3、相(phase)跳转技术。传统的SAR ADC为了实现N bit精度，需要经过N次转换phase。为了提高SAR ADC的比较时间，可以通过对其它条件进行判断，实现跳过多个phase，直接得到最终的量化结果，这种技术统称为phase跳转技术。以亚稳态判断技术为例，SARADC在某次比较中，比较器进入亚稳态后，可以认为输入的残余电压已经收敛到很小的范围内，已经得到量化结果，可以跳过剩余的phase。但是，如果亚稳态不出现或亚稳态判断错误时，则无法提高SAR ADC的比较时间，从而不能实现提高SAR ADC的单通道带宽。其中，亚稳态是指比较器两个输入端的电压非常接近，导致比较器需要很长的时间才能输出比较信号的状态。
为了解决现有SAR ADC中存在的问题，本申请实施例提供了一种新的SAR ADC。如图2所示，该SAR ADC包括电容阵列210、比较器电路220、SAR逻辑电路230、动态放大器240和时数转换器250。新增的动态放大器240连接在比较器电路220的两个输入端上，且与比较器电路220并联。比较器电路220判断时钟信号clk是否处在MSB阶段，也即判断SAR ADC是否处在MSB阶段。当SAR ADC处在MSB阶段时，比较器电路220对两个输入端接收到残余电压进行比较，输出比较信号Vcomp。SAR逻辑电路230根据比较信号Vcomp完成一次置位后移至次高位，生成控制信号并发送给电容阵列210，准备进行下一次比较。SAR逻辑电路230还将比较信号Vcomp换成数字信号，并输出该模拟量对应的数字码。比较器电路220检测到两个输入端的残余电压之间差值比较小时，确定进入亚稳态。比较器电路220控制SAR逻辑电路230停止工作。比较器电路220向动态放大器240发送控制信号，让动态放大器240工作。
动态放大器240将输入的残余电压转换为带有时间的时序信号后，输入到时数转换器250中。时数转换器250接收到两个时序信号后，测量两个时序信号之间的时间间隔，并将时间间隔对应的时间信息转换成数字信号，得到LSB信息，输出该模拟量对应的数字码。本申请设计的SAR ADC中，在比较器进入亚稳态后，SAR逻辑电路停止工作，动态放大器获取残余电压后，将输入的残余电压转换成带有时间的时序信号，然后通过时数转换器将时序信号转换成数字信号，得到LSB信息，实现在相同时间下，得到更高的分辨率，也即提高SARADC的转换速度，从而实现提高SAR ADC的单通道带宽。
图3为本申请实施例中提供的一种SAR ADC的具体结构示意图。如图3所示，该SARADC包括电容阵列210、比较器电路220、SAR逻辑电路230、动态放大器240和时数转换器250。
电容阵列210对模拟信号进行采样保持，得到两个电压信号，分别为第一电压信号V1和第二电压信号V2，然后将第一电压信号V1和第二电压信号V2分别输入到比较器电路220的两个输入端。
如图3所示，本申请提供的一种电容阵列210，其包括两条输入通路，输入电路向比较器电路220的输入端输入电压信号。输入通路与负基准电压Vrefn电路或正基准电压Vrefp电路之间并联四个电容C。每个电容C与负基准电压Vrefn电路或正基准电压Vrefp电路之间电连接一个开关电路S。SAR逻辑电路230根据比较器电路220输出的比较信号Vcomp，生成控制信号，并将控制信号发送至电容阵列210中，实现控制各个开关电路，选择输入电路与负基准电压Vrefn电路电连接，或者输入电路与正基准电压Vrefp电路电连接。
电容阵列210的工作过程可以分为三个阶段，分别为采样阶段、保持阶段和电荷重分配阶段。具体实现过程如下：
1、采样阶段。电容阵列210可以控制开关电路S11和开关电路S21闭合，第一电压信号V1和第二电压信号V2直接输入到比较器电路220的两个输入端。在输入电路1中，SAR逻辑电路230可以控制开关电路S12-S15闭合，输入电路1与负基准电压Vrefn电路电连接。电容C11-C14所在的电路连通后，储存的电荷为Q1＝C1总×(V1-Vrefn),C1总＝C11+C12+C13+C14。在输入电路2中，SAR逻辑电路230可以控制开关电路S22-S25闭合，输入电路2与正基准电压Vrefp电路电连接，电容C21-C24所在的电路连通后，储存的电荷为Q2＝C2总×(V2-Vrefp),C2总＝C21+C22+C23+C24。
2、保持阶段。电容阵列210可以控制开关电路S11和开关电路S21闭合，第一电压信号V1和第二电压信号V2直接输入到比较器电路220的两个输入端。在输入电路1中，SAR逻辑电路230可以控制开关电路S12-S15断开，电容C11-C14储存的电荷为Q1＝C1总×V1,C1总＝C11+C12+C13+C14。在输入电路2中，SAR逻辑电路230可以控制开关电路S22-S25断开，电容C21-C24储存的电荷为Q2＝C1总×V2,C2总＝C21+C22+C23+C24。
3、电荷重分配阶段。电容阵列210可以在完成“采样阶段”和“保持阶段”后，根据比较器电路220的比较信号Vcmp＝V1-V2，对比较信号进行量化。具体为：在第一次比较过程中，如果比较信号Vcmp1>0，表明第一电压信号V1大于第二电压信号V2，则SAR逻辑电路230向各个开关电路发送高电平或“1”。此时，SAR逻辑电路230可以控制开关电路S12-S15断开，输入电路1与基准电压Vref电路断开，也即输入电路1上电容C11-C14接地GND；SAR逻辑电路230可以控制开关电路S22-S25闭合，输入电路2与负基准电压Vrefn电路电连接，也即输入电路2上电容C21-C24的另一端与负基准电压Vrefn电路电连接。如果比较信号Vcmp1<0，表明第一电压信号V1小于第二电压信号V2，则SAR逻辑电路230向各个开关电路发送低电平或“0”。此时，SAR逻辑电路230可以控制开关电路S12-S15闭合，输入电路1与正基准电压Vrefp电路电连接，也即输入电路1上电容C11-C14的另一端与正基准电压Vrefp电路电连接；SAR逻辑电路230可以控制开关电路S22-S25断开，输入电路2与基准电压Vref电路断开，也即输入电路1上电容C21-C24接地GND。
在完成第一次比较后，电荷会再次重新分配，比较器电路220输出的比较信号Vcmp2是在第一次比较的比较信号Vcmp1上增加或减小1/2个基准电压Vref，即增加或者基准电压Vref乘以该次参与量化的电容值占总电容比例大小。
第二次比较过程中，如果比较信号Vcmp2>0，表明第一电压信号V1大于第二电压信号V2，则SAR逻辑电路230向各个开关电路发送高电平或“1”。此时，SAR逻辑电路230可以控制开关电路S13-S15断开，输入电路1与基准电压Vref电路断开，也即输入电路1上电容C12-C14接地GND；SAR逻辑电路230可以控制开关电路S23-S25闭合，输入电路2与负基准电压Vrefn电路电连接，也即输入电路2上电容C22-C24的另一端与负基准电压Vrefn电路电连接。如果比较信号Vcmp2<0，表明第一电压信号V1小于第二电压信号V2，则SAR逻辑电路230向各个开关电路发送低电平或“0”。此时，SAR逻辑电路230可以控制开关电路S13-S15闭合，输入电路1与正基准电压Vrefp电路电连接，也即输入电路1上电容C12-C14的另一端与正基准电压Vrefp电路电连接；SAR逻辑电路230可以控制开关电路S23-S25断开，输入电路2与基准电压Vref电路断开，也即输入电路1上电容C22-C24接地GND。
在完成第二次比较后，电荷会再次重新分配，比较器电路220输出的比较信号Vcmp3是在第二次比较的比较信号Vcmp2上增加或减小1/4个基准电压Vref，依次类推，最后完成该级信号的量化。
比较器电路220在接收到时钟信号clk后，可以通过比较器电路220的时序的快慢来判断是否处在MSB阶段。比较器电路220确定时钟信号clk处在MSB阶段时，会对接收到的第一电压信号V1和第二电压信号V2进行比较，并输出比较信号Vcomp。
如图4所示，本申请提供了一种比较器电路220，该比较器电路220包括比较器221、延时模块222和触发器223。其中，比较器221的输入端1和输入端2分别与电容阵列210的两个输出端电连接，比较器221的一个输入端3与外接的时钟电路电连接，比较器221的输出端4与SAR逻辑电路230和触发器223的一个输入端7电连接。当外接的时钟电路输入的时钟信号处在MSB阶段，比较器221会对第一电压会对接收到的第一电压信号V1和第二电压信号V2进行比较，并输出比较信号Vcomp。
通常情况下，当第一电压信号V1和第二电压信号V2之间的关系为V1-V2>0，比较器221输出的比较信号Vcomp为逻辑高电平或“1”。当第一电压信号V1和第二电压信号V2之间的关系为V1-V2<0，比较器221输出的比较信号Vcomp为逻辑低电平或“0”。当第一电压信号V1与第二电压信号V2之间非常接近，也即第一电压信号V1和第二电压信号V2之间的关系为V1-V2≈0，比较器221比较第一电压信号V1和第二电压信号V2时，所需要的时间会比其他情况要长。如果比较器221在规定的时间内不能给出判断结果，则比较器221进入“亚稳态”状态。另外，比较器电路220在进入亚稳态后，锁定第一电压信号V1和第二电压信号V2，实现固定高比特位信息，以便为动态放大器240提供稳定的电信号。
示例性地，如图5所示，该比较器221中，MOS管M1的源极和MOS管M2的源极分别与供电电源连接，MOS管M1的漏极和MOS管M2的漏极分别与MOS管M9的源极连接，MOS管M9的漏极接地；晶体管M1和晶体管M2的栅极分别与电容阵列210的两个输出端电连接，用于接收第一电压信号V1和第二电压信号V2。第一反相器的输入端耦合于供电电源与MOS管M1的源极之间，第二反相器的输入端耦合于供电电源与MOS管M2的源极之间。第一反相器的输出端和第二反相器的输出端与或逻辑器件的输入端耦合，或逻辑器件的输出端用于输出所述比较信号。MOS管M7的源极耦合于供电电源与第一反相器之间，MOS管M8的源极耦合于供电电源与第二反相器之间；MOS管M10耦合于MOS管M1的源极和MOS管M2的源极之间；MOS管M7的栅极、MOS管M8的栅极、MOS管M9的栅极和MOS管M10的栅极分别与外接的时钟电路连接。比较器221接收到的第一电压信号V1和第二电压信号V2之间差值大于设定阈值时，输入到或逻辑器件中的电信号Von和电信号Vop中有一个为高电平或“1”，或逻辑器件输出的比较信号为高电平或“1”；比较器221接收到的第一电压信号V1和第二电压信号V2之间差值不大于设定阈值时，也即两个电压信号比较接近，输入到或逻辑器件中的电信号Von和电信号Vop均为低电平或“0”，或逻辑器件输出的比较信号为低电平或“0”。
延时模块222一般是由一个或多个反相器组成，其输入端5与外接的时钟电路电连接，输出端6与触发器223的输入端8电连接，用于将时钟信号clk延迟设定时间，然后输入到触发器223中。
触发器223是一种可以存储电路状态的电子元件。触发器223的电路结构一般是由逻辑门组合而成，用于处理输入、输出信号和时钟频率之间的相互影响。本申请中，触发器223输入端7和输入端8接收到比较信号Vcomp和延迟设定时间的时钟信号clk后，将比较信号Vcomp和延迟设定时间的时钟信号clk进行上升沿比较，判断比较器221输出的比较信号Vcomp在触发时刻是否有效。当触发时刻输出信号有效值，表明比较器221未进入亚稳态，触发器223输出高电平；当触发时刻输出信号无效，表明比较器221进入亚稳态，触发器223输出低电平。触发器223输出端9输出的信号，也即控制信号，输入到动态放大器240中。
当比较器221处于亚稳态时，比较器221输入到SAR逻辑电路230中的比较信号Vcomp可以让SAR逻辑电路230停止工作。SAR逻辑电路230在比较器221进入亚稳态后停止工作，可以减少转换的phase次数，等效理解为提高了SAR逻辑电路230的转换速度。触发器223向动态放大器240发送控制信号可以让动态放大器240解复位。
在比较器电路220进入亚稳态的时间段中，SAR ADC 200没有数字信号输出。为了提高SAR ADC 200的数字信号输出，SAR ADC 200对比较器电路220进入亚稳态的时间段的输入电压在时域上进行量化，获取LSB信息，提高SAR ADC 200的采样速度，实现提高SARADC 200的单通道带宽。
SAR逻辑电路230用于接收外接的时钟电路输入的时钟信号clk和比较器220输入的比较信号Vcomp，产生控制信号，并将控制信号输入到电容阵列210中，控制电容阵列210中的各个开关电路导通或断开，实现控制电容阵列210进入采样阶段、保持阶段和电荷重分配阶段。本申请中，SAR逻辑电路230在接收到比较器220输入的比较信号Vcomp后，还可以将比较信号Vcomp转换成数字信号，并输出该比较信号对应的数字码，实现将模拟信号转成数字信号。由于本申请采用的SAR逻辑电路230是常规的SAR逻辑电路，在此就不再详细说明了。
动态放大器240在接收到控制信号后，接收电容阵列210输出的第一电压信号V1和第二电压信号V2，将第一电压信号V1和第二电压信号V2转换成带有时间的时序信号后，输入到时数转换器250中。
如图3所示，本申请提供的一种动态放大器240，其包括两个金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)(Mos1,Mos2)、两个电容(Csp，Csm)和两个开关电路(Ssp，Ssm)。开关电路Ssp与开关电路Ssm之间串联。开关电路Ssp的另一端与电容Csp电连接后，接地GND。开关电路Ssm的另一端与电容Csm电连接后，接地GND。晶体管Mos1的栅极连接在输入电路1上，晶体管Mos1的源极电连接在开关电路Ssp与电容Csp之间，晶体管Mos1的漏极接地GND。晶体管Mos2的栅极连接在输入电路2上，晶体管Mos2的源极电连接在开关电路Ssm与电容Csm之间，晶体管Mos2的漏极接地GND。
动态放大器240在接收到控制信号后，控制开关电路Ssp与开关电路Ssm断开或闭合，以及让第一电压信号V1和第二电压信号V2分别通入电容Csp和电容Csm的栅极，让动态放大器240依次实现重置阶段、放大阶段和取样阶段。具体为：
在重置阶段，开关电路Ssp与开关电路Ssm闭合，晶体管Mos1未通入第一电压信号V1，晶体管Mos2栅极未通入和第二电压信号V2。电容Csp和电容Csm两端被重置为设定电压电平，分别记为设定电压Vsp和设定电压Vsm。
在放大阶段，动态放大器240可以让开关电路Ssp与开关电路Ssm断开，晶体管Mos1通入第一电压信号V1，晶体管Mos2栅极通入第二电压信号V2。电流源Is为放大阶段提供电流。电流源可以通过晶体管Mos1耦合至电容Csp，电流源可以通过晶体管Mos2耦合至电容Csm。电容Csp和电容Csm放电，设定电压Vsp和设定电压Vsm的电压电平下降。当设定电压Vsp和设定电压Vsm的共模电压达到设定共模电压差时，放大阶段结束。
在放大阶段结束后，进入取样阶段。动态放大器240获取电容Csp和电容Csm放电后的电压，分别记为取样电压△Vsp和取样电压△Vsm。动态放大器240根据电容Csp和电容Csm放电前后的电压差、电容Csp和电容Csm放电的时间，确定电容Csp放电的时间与电容Csp放电前后的电压差之间的变化沿，也即时序信号Sp，以及电容Csm放电的时间与电容Csm放电前后的电压差之间的变化沿，也即时序信号Sm。随后，动态放大器240将时序信号Sp和时序信号Sm发送时数转换器250。
图6为电容C的放电时间与放电前后的电压差之间的仿真图。如图6所示，当动态放大器240向开关电路Ssp和开关电路Ssm发送RST信号时，开关电路Ssp和开关电路Ssm闭合，动态放大器240处在重置阶段。当动态放大器240向开关电路Ssp和开关电路Ssm发送conv信号时，开关电路Ssp和开关电路Ssm断开，动态放大器240处在放大阶段。此时，电容C放电的时间与电容C放电前后的电压差之间呈线性关系。
时数转换器250在接收到动态放大器240发送的时序信号Sp和时序信号Sm后，可以测量时序信号Sp与时序信号Sm之间的时间间隔，然后将该时间间隔对应的时间信息转换成数字信号，得到LSB信息。
本申请保护的SAR ADC中，新增动态放大器和时数转换器，当比较器进入亚稳态后，动态放大器将输入的残余电压转换成带有时间的时序信号，然后通过时数转换器将时序信号转换成数字信号，得到LSB信息，实现在相同时间下，得到更高的分辨率，也即提高SAR ADC的采样速度，实现提高SAR ADC的单通道带宽。
需要说明的是，本申请保护的SAR ADC中，电容阵列210、比较器电路220和动态放大器240的结构不仅限于图3所示的一种，可以为其它结构，本申请在此仅作为示例。本申请中的电容阵列210、比较器电路220、动态放大器240和时数转换器250的数量也不仅限图3中的一个，还可以任意数量，本申请在此也不作限定。
一个示例中，当电容阵列210、比较器电路220、动态放大器240和时数转换器250的数量均为N个，N为大于2的正整数。每一个电容阵列210、比较器电路220、动态放大器240和时数转换器250可以按照如图3所示的连接关系进行连接。每个比较器电路220的输出端均连接到SAR逻辑电路230上，SAR逻辑电路230可以与每个电容阵列210电连接，实现对每个电容阵列210的控制。
一个示例中，电容阵列210数量为一个，比较器电路220、动态放大器240和时数转换器250的数量均为N个，N为大于2的正整数。每一个比较器电路220的两个输入端并联在电容阵列210的两个输出端，每一个比较器电路220的输出端均连接到SAR逻辑电路230上。每一个比较器电路220、动态放大器240和时数转换器250可以按照如图3所示的连接关系进行连接。
图7为现有两种SAR ADC与本申请保护的SAR ADC各项性能对比示意图。图7所示，为三种SAR ADC在相同精度条件下，分辨率数和转换次数。其中，图7(a)为现有的SAR ADC，该SAR ADC工作过程中，比较器没有检测亚稳态；图7(b)为现有的SAR ADC，该SAR ADC工作过程中，比较器检测了亚稳态；图7(b)为本申请保护的SAR ADC，该SAR ADC工作过程中，比较器检测亚稳态，动态放大器和时数转换器对时域进行量化。
本申请保护的SAR ADC，相比较图7(a)所示的SAR ADC，减少了SAR逻辑电路230转换phase的次数，可以提高转换速度；相比较图7(b)所示的SAR ADC，实现在相同时间内得到更高的分辨率，可以提高转换速度。
表一为三种SAR ADC各项性能仿真结果。根据表一呈现的结果可以看出，在相同有效比特数下，本申请保护的SAR ADC的最高采样速率提高了将近一倍。
表一 三种SAR ADC各项性能仿真结果
图8为本申请实施例中提供的一种提高SAR ADC的带宽方法的流程示意图。如图8所示，该方法实现具体过程如下：
步骤S801，比较器电路根据第一模拟信号产生控制信号，并输出至动态放大器。
在此之前，SAR ADC中电容阵列对模拟信号进行采样保持，得到两个电压信号，分别为第一输出电信号和第二输出电信号，然后将第一输出电信号和第二输出电信号分别输入到比较器电路的两个输入端。具体实现过程可以参考图3和图3对应的描述内容，在此不再详细说明了。
SAR ADC中的比较器电路根据内部的时钟信号clk的时序的快慢来判断是否处在MSB阶段。比较器电路确定处在MSB阶段时，会对接收到的第一输出电信号和第二输出电信号进行比较，并输出比较信号。
当第一输出电信号大于第二输出电信号时，比较器电路输出的比较信号为逻辑高电平或“1”。当第一输出电信号小于第二输出电信号时，比较器电路输出的比较信号为逻辑低电平或“0”。当第一输出电信号等于或近似等于第二输出电信号时，比较器电路比较第一输出电信号与第二输出电信号的时间比较长。如果比较器电路在规定的时间内不能给出判断结果，则比较器进入“亚稳态”状态。
比较器电路在进入亚稳态后，锁定第一输出电信号和第二输出电信号，以便为动态放大器提供稳定的电信号。比较器电路向SAR逻辑电路发送比较信号，让SAR逻辑电路停止工作，可以减少SAR逻辑电路转换phase的次数。随后，比较器电路再向动态放大器发送复位信号，让动态放大器解复位。具体实现过程可以参考图4-图5和图4-图5对应的描述内容，在此不再详细说明了。
步骤S802，动态放大器接收到控制信号后，将第一模拟信号转换成第二模拟信号。
该步骤是由SAR ADC中的动态放大器执行。动态放大器在接收到复位信号后，接收电容阵列输出的第一输入电信号和第二输入电信号，将第一输入电信号和第二输入电信号转换成带有时间的时序信号后，输入到时数转换器中。具体实现过程可以参考图3和图3对应的描述内容，在此不再详细说明了。
步骤S803，时数转换器接收到第二模拟信号后，将第二模拟信号转换成数字信号。
该步骤是由SAR ADC中的时数转换器执行。时数转换器在接收到动态放大器发送的时序信号后，可以测量时序信号之间的时间间隔，然后将该时间间隔对应的时间信息转换成数字信号，得到LSB信息。
本申请保护的方法中，在比较器进入亚稳态后，让动态放大器将第一输入电信号和第二输入电信号转换成带有时间的时序信号，然后通过时数转换器将时间信息转换成数字信号，得到LSB信息，实现在相同时间下，得到更高的分辨率，也即提高SAR ADC的采样速度，实现提高SAR ADC的单通道带宽。
图9为本申请实施例中提供的一种电子设备的框架示意图。如图9所示，该电子设备900包括模拟电路910、时钟电路920、数字电路930和至少一个图2-图8和上述对应保护方案中记载的SAR ADC 200。
模拟电路910用于产生模拟信号，为SAR ADC 200中的电容阵列210提供输入电信号。其中，模拟电路910可以为模拟传感器，以及包括有模拟传感器的组件或设备。
时钟电路920用于产生时钟信号，为SAR ADC 200中的比较器电路220和SAR逻辑电路提供时钟信号clk。其中，时钟电路920可以为振荡器等，以及包括有振荡器的组件。
数字电路930用于对SAR ADC 200输出的数字信号进行处理。其中，数字电路930可以为各种处理器、收发器、存储器等等。
由于电子设备900包括有如图2-图8和上述对应保护方案中记载的SAR ADC 200，因此该电子设备900具有该SAR ADC 200的所有或至少部分优点。其中，用电设备可以为机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、全球定位系统(global positioning system，GPS)设备、移动电话、蜂窝电话、智能电话、会话发起协议(session initialization protocol，SIP)电话、平板电脑、平板手机、服务器、计算机、便携式计算机、移动计算设备、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、台式计算机、个人数字助理(personal digital assistant，PDA)、显示器、计算机显示器、电视机、调谐器、收音机、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(digital video disc，DVD)播放器、便携式数字视频播放器、汽车、车辆组件、航空电子系统、无人机和多旋翼飞行器。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以适合的方式结合。
最后说明的是：以上实施例仅用以说明本申请的技术方案，而对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例中所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或替换，并不使相应技术方案的本质脱离本申请各实施例中技术方案的精神和范围。

Claims (15)

1.一种模拟数字转换器，其特征在于，包括：模拟信号输入端、电容阵列、比较器电路、动态放大器和时数转换器；
所述电容阵列耦合于所述模拟信号输入端和所述比较器电路的第一输出端之间；
所述比较器电路的输入端与所述模拟信号输入端耦合，所述比较器电路的第一输出端与所述电容阵列的控制端耦合，所述比较器电路的第二输出端与所述动态放大器的控制端耦合，所述比较器电路用于根据所述模拟信号输入端接收的模拟信号产生比较信号，并通过所述第一输出端输出至所述电容阵列，以及用于根据所述模拟信号产生第一控制信号，并通过所述第二输出端输出至所述动态放大器，所述第一控制信号用于使能所述动态放大器工作，所述比较信号用于产生第一部分数字信号；
所述动态放大器的输入端耦合于所述模拟信号输入端，所述动态放大器的输出端耦合于所述时数转换器的输入端；
所述时数转换器的输出端用于输出第二部分数字信号。
2.根据权利要求1所述的模拟数字转换器，其特征在于，还包括：逐次逼近寄存器型SAR逻辑电路，其中，所述SAR逻辑电路的输入端与所述比较器电路的第一输出端耦合，所述SAR逻辑电路的第一输出端与所述电容阵列的控制端耦合，所述SAR逻辑电路的第二输出端用于输出第二控制信号，所述SAR逻辑电路的第二输出端用于输出所述第一部分数字信号，所述第二控制信号用于使能所述电容阵列工作。
3.根据权利要求1或2所述的模拟数字转换器，其特征在于，所述比较器电路用于根据所述模拟信号输入端接收的模拟信号之间的差值是否小于设定阈值，以及在所述模拟信号之间的差值小于设定阈值时，产生所述第一控制信号。
4.根据权利要求1-3任意一项所述的模拟数字转换器，其特征在于，所述比较器电路包括时钟信号输入端、比较器、延时电路和触发器；
所述比较器的第一输入端与所述模拟信号输入端耦合，所述比较器的第二输入端与所述时钟信号输入端耦合，所述比较器的输出端分别与所述SAR逻辑电路的输出端和所述触发器的第一输入端耦合，所述比较器用于根据所述时钟信号输入端输入的时钟信号和所述模拟信号输入端接收的模拟信号产生所述比较信号；
所述延时电路耦合于所述时钟信号输入端和所述触发器的第二输入端之间；
所述触发器的输入端耦合于所述动态放大器的控制端，所述触发器的输入端用于输出所述第一控制信号。
5.根据权利要求4所述的模拟数字转换器，其特征在于，所述比较器包括第一MOS管M1、第二MOS管M2、第一反相器、第二反相器和或逻辑器件，
所述第一MOS管M1的源极和所述第二MOS管M2的源极分别与第一电源输入端耦合，所述第一MOS管M1的漏极和所述第二MOS管M2的漏极分别接地，所述第一MOS管M1的栅极和所述第二MOS管M2的栅极分别与所述模拟信号输入端耦合；
所述第一反相器的输入端耦合于所述第一电源输入端与所述第一MOS管M1的源极之间，所述第二反相器的输入端耦合于所述第一电源输入端与所述第二MOS管M2的源极之间，所述第一反相器的输出端和所述第二反相器的输出端与所述或逻辑器件的输入端耦合，所述或逻辑器件的输出端用于输出所述比较信号。
6.根据权利要求5所述的模拟数字转换器，其特征在于，所述比较器还包括第三MOS管M7、第四MOS管M8、第五MOS管M9和第六MOS管M10；
所述第三MOS管M7的源极耦合于所述第一电源输入端与所述第一反相器之间，所述第四MOS管M8的源极耦合于所述第一电源输入端与所述第二反相器之间；
所述第五MOS管M9的源极与所述第一MOS管M1的漏极和所述第二MOS管M2的漏极耦合，所述第五MOS管M9的漏极接地；所述第六MOS管M10耦合于所述第一MOS管M1的源极和所述第二MOS管M2的源极之间；
所述第三MOS管M7的栅极、所述第四MOS管M8的栅极、所述第五MOS管M9的栅极和所述第六MOS管M10的栅极分别与所述时钟信号输入端耦合。
7.根据权利要求4-6任意一项所述的模拟数字转换器，其特征在于，所述延时电路用于根据所述时钟信号输入端接收的时钟信号产生第二时钟信号，所述第二时钟信号为所述时钟信号输入端接收的时钟信号延迟设定时间的时钟信号。
8.根据权利要求4-7任意一项所述的模拟数字转换器，其特征在于，所述触发器用于根据所述比较信号和所述第二时钟信号产生所述第一控制信号。
9.根据权利要求1-8任意一项所述的模拟数字转换器，其特征在于，所述动态放大器包括第一开关电路、第二开关电路、第一MOS管、第二MOS管和电流源；
所述第一开关电路的一端和所述第一开关电路的一端分别与第二电源输入端耦合，所述第一开关电路的另一端与第一MOS管的源极耦合，所述第二开关电路的另一端与第二MOS管的源极耦合；
所述第一MOS管的漏极和所述第二MOS管的漏极分别与所述电流源的一端耦合，所述电流源的另一端接地；所述第一MOS管的栅极和所述第二MOS管的栅极分别与所述模拟信号输入端耦合。
10.根据权利要求9所述的模拟数字转换器，其特征在于，所述动态放大器还包括第一电容和第二电容；
所述第一电容的一端耦合于所述第一开关电路与第一MOS管之间，所述第一电容的另一端接地；所述第二电容的一端耦合于所述第二开关电路与第二MOS管之间，所述第二电容的另一端接地。
11.根据权利要求9或10所述的模拟数字转换器，其特征在于，所述动态放大器用于根据所述比较器电路发送的所述第一控制信号，让所述第一开关电路和所述第二开关电路断开。
12.一种模拟信号转数字信号的方法，其特征在于，包括：
比较器电路根据第一模拟信号产生第一控制信号，并输出至动态放大器；
所述动态放大器接收到所述第一控制信号后，将所述第一模拟信号转换成第二模拟信号，所述第二模拟信号携带有时间信息；
时数转换器接收到所述第二模拟信号后，将所述第二模拟信号转换成数字信号。
13.根据权利要求12所述的方法，其特征在于，所述方法还包括：
所述比较器电路接收时钟信号；
所述比较器电路根据第一模拟信号产生第一控制信号，并输出至动态放大器，具体包括：
所述比较器电路根据所述时钟信号和所述第一模拟信号产生所述第一控制信号。
14.根据权利要求13所述的方法，其特征在于，所述方法还包括：
所述比较器电路根据所述第一模拟信号和所述时钟信号产生比较信号，并输出至逐次逼近寄存器型SAR逻辑电路；
所述SAR逻辑电路接收到所述比较信号后，根据所述比较信号产生数字信号。
15.一种电子设备，其特征在于，包括：
模拟电路，用于产生模拟信号；
时钟电路，用于产生时钟信号；
至少一个如权利要求1-11所述的模拟数字转换器，用于接收所述模拟信号和所述时钟信号，将所述模拟信号转换成数字信号；
数字电路，用于接收所述数字信号，进行处理。
CN202210333217.9A 2022-03-31 2022-03-31 一种模拟数字转换器和提高模拟数字转换器的带宽方法 Pending CN116938248A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210333217.9A CN116938248A (zh) 2022-03-31 2022-03-31 一种模拟数字转换器和提高模拟数字转换器的带宽方法
PCT/CN2023/070648 WO2023185192A1 (zh) 2022-03-31 2023-01-05 一种模拟数字转换器和提高模拟数字转换器的带宽方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210333217.9A CN116938248A (zh) 2022-03-31 2022-03-31 一种模拟数字转换器和提高模拟数字转换器的带宽方法

Publications (1)

Publication Number Publication Date
CN116938248A true CN116938248A (zh) 2023-10-24

Family

ID=88198988

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210333217.9A Pending CN116938248A (zh) 2022-03-31 2022-03-31 一种模拟数字转换器和提高模拟数字转换器的带宽方法

Country Status (2)

Country Link
CN (1) CN116938248A (zh)
WO (1) WO2023185192A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7312734B2 (en) * 2005-02-07 2007-12-25 Analog Devices, Inc. Calibratable analog-to-digital converter system
US9673835B1 (en) * 2015-12-04 2017-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Pipelined SAR with TDC converter
CN109861691B (zh) * 2019-01-02 2020-08-28 西安电子科技大学 基于延迟锁相环的两步式混合结构sar tdc的模数转换器电路
CN214756299U (zh) * 2021-04-21 2021-11-16 江苏信息职业技术学院 一种12位差分sar adc

Also Published As

Publication number Publication date
WO2023185192A1 (zh) 2023-10-05

Similar Documents

Publication Publication Date Title
US7796077B2 (en) High speed high resolution ADC using successive approximation technique
US8587466B2 (en) System and method for a successive approximation analog to digital converter
US10135457B2 (en) Successive approximation register analog-digital converter having a split-capacitor based digital-analog converter
US9391627B1 (en) Method and apparatus for reducing SAR input loading
WO2016061784A1 (en) Successive approximation register-based analog-to-digital converter with increased time frame for digital-to-analog capacitor settling
Lee et al. A 0.4 V 1.94 fJ/conversion-step 10 bit 750 kS/s SAR ADC with input-range-adaptive switching
CN109861691B (zh) 基于延迟锁相环的两步式混合结构sar tdc的模数转换器电路
US8531328B2 (en) Analog digital converter
US11296714B2 (en) Residue transfer loop, successive approximation register analog-to-digital converter, and gain calibration method
US20150188561A1 (en) Novel technique to combine a coarse adc and a sar adc
US8922416B2 (en) Method and apparatus for analog-to-digital converter
US10693486B1 (en) Asynchronous SAR ADC with adaptive tuning comparator
US20100309035A1 (en) Method and apparatus to improve reference voltage accuracy
US7969343B2 (en) Successive approximation analog-digital converter circuit using capacitance array
CN105406868B (zh) 用于模/数转换的自适应计时
US8860598B2 (en) Bit error rate timer for a dynamic latch
Huang et al. A 10-bit 100 MS/s successive approximation register analog-to-digital converter design
Murshed et al. A 10-bit high speed pipelined ADC
WO2018047457A1 (ja) アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法
US20150318862A1 (en) Systems and methods for data conversion
US8928516B2 (en) Method and apparatus for conversion of voltage value to digital word
CN116938248A (zh) 一种模拟数字转换器和提高模拟数字转换器的带宽方法
US11984907B2 (en) Analog-to-digital converting circuit receiving reference voltage from alternatively switched reference voltage generators and reference voltage capacitors and operating method thereof
US11509320B2 (en) Signal converting apparatus and related method
Faheem et al. Bio-inspired circuitry of bee-bootstrap and Spider-latch comparator for ultra-low power SAR-ADC

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication