JP2016531532A5

JP2016531532A5 -

Info

Publication number: JP2016531532A5
Application number: JP2016543936A
Authority: JP
Filing date: 2014-09-12
Publication date: 2017-09-28

Claims

多段式アナログ／デジタルデータ変換を提供するシステムであって、
第１の基準信号（Ｖ _ｒｅｆ１）を使用してアナログ入力信号（Ｖ _ｉｎ）を第１の数の最上位ビットへと処理することと、第１段の残差信号（Ｖ _ｒｅｓ１）を出力することとを行うように構成された第１段ユニットと、
前記第１段の残差信号を受け、第２の基準信号（Ｖ _ｒｅｆ２）を使用して第２の数の残りの最下位ビットへと処理するように構成された第２段ユニットと、
前記第１段ユニットから受けた前記第１段の残差信号（Ｖ _ｒｅｓ１）を、アクティブな増幅器によって増幅されることなく前記第２段ユニット上にサンプリングするように構成されたサンプリングユニットと、
前記第２段ユニットのための前記第２の基準信号を生成するために前記第１の基準信号を分割するように構成された信号分割器ユニットと、ここにおいて、前記第２の基準信号（Ｖ _ｒｅｆ２）は、前記第１の数の最上位ビットの関数である因数によって前記第１の基準信号（Ｖ _ｒｅｆ１）より小さくなるように調整され、
前記信号分割器ユニットを較正し、前記第２の基準信号（Ｖ _ｒｅｆ２）を調整することによって前記システムの変換精度全体を増加させるために、前記信号分割器ユニットに結合された較正ユニットと、ここにおいて、前記第２の基準信号（Ｖ _ｒｅｆ２）への前記調整の量は、後続の段への前記第１段の残差信号（Ｖ _ｒｅｓ１）の伝達中の利得不確実性及び不正確性による前記第１段の残差信号（Ｖ _ｒｅｓ１）の変動に比例し、
前記第１の数の最上位ビットと前記第２の数の残りの最下位ビットとの組み合わせであるデジタル値を出力するように構成された出力ユニットと
を備えるシステム。
前記信号分割器ユニットは、前記第２の基準信号（Ｖ _ｒｅｆ２）を生成するために、前記第１の基準信号（Ｖ _ｒｅｆ１）を、２の累乗から前記最上位ビットの第１の数までによって割る、請求項１に記載のシステム。
前記信号分割器ユニットは、前記第２の基準信号（Ｖ _ｒｅｆ２）を生成するために、前記第１の基準信号（Ｖ _ｒｅｆ１）を、前記最上位ビットの前記第１の数引く段間の冗長ビットの数まで２の累乗によって割る、請求項１に記載のシステム。
前記サンプリングユニットは、サンプル及び保持スイッチである、請求項１に記載のシステム。
前記第１段ユニットは、
前記アナログ入力信号（Ｖ _ｉｎ）に対応する前記第１の数の最上位ビットを記憶する第１のレジスタと、
前記第１の数の最上位ビットを、前記アナログ入力信号（Ｖ _ｉｎ）の第１段の近似値へと変換し、前記第１段の残差信号（Ｖ _ｒｅｓ１）を生成する第１のデジタル／アナログ変換器（ＤＡＣ）と、
前記アナログ入力信号を、前記アナログ入力信号（Ｖ _ｉｎ）の前記第１段の近似値と比較し、第１のデジタル出力を出力する第１の比較器と
を備え、
ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために前記第１のレジスタにフィードバックされる、請求項１に記載のシステム。
前記第２段ユニットは、
前記第１段の残差信号（Ｖ _ｒｅｓ１）に対応する前記第２の数の残りの最下位ビットを記憶する第２のレジスタと、
前記第２の数の残りの最下位ビットを、前記第１段の残差信号（Ｖ _ｒｅｓ１）の第２段の近似値へと変換する第２のデジタル／アナログ変換器（ＤＡＣ）と、
前記第１段の残差信号を前記第１段の残差信号（Ｖ _ｒｅｓ１）の近似値と比較し、前記第２の数の残りの最下位ビットを調整するために前記第２のレジスタにフィードバックされる第２のデジタル出力を出力する第２の比較器と
を備える、請求項１に記載のシステム。
多段式アナログ／デジタル変換を提供する方法であって、
第１段において、第１の基準信号（Ｖ _ｒｅｆ１）を使用してアナログ入力信号（Ｖ _ｉｎ）を第１の数の最上位ビットへと処理することと、
前記第１段において、第１段の残差信号（Ｖ _ｒｅｓ１）を出力することと、
第２段において、前記第１段の残差信号（Ｖ _ｒｅｓ１）を受け、第２の基準信号（Ｖ _ｒｅｆ２）を使用して第２の数の残りの最下位ビットへと処理することと、
ここにおいて、前記第１段から受けた前記第１段の残差信号（Ｖ _ｒｅｓ１）は、アクティブな増幅器によって増幅されることなく前記第２段の上にサンプリングされ、
前記第２段のための前記第２の基準信号（Ｖ _ｒｅｆ２）を生成するために、信号分割器ユニットを使用して前記第１の基準信号（Ｖ _ｒｅｆ１）を分割することと、ここにおいて、前記第２の基準信号（Ｖ _ｒｅｆ２）は、前記第１の数の最上位ビットの関数である因数によって前記第１の基準信号（Ｖ _ｒｅｆ１）より小さくなるように調整され、
前記信号分割器ユニットを較正し、前記第２の基準信号（Ｖ _ｒｅｆ２）を調整することによってシステムの変換精度全体を増加させることと、ここにおいて、前記第２の基準信号（Ｖ _ｒｅｆ２）への前記調整の量は、後続の段への前記第１段の残差信号（Ｖ _ｒｅｓ１）の伝達中の利得不確実性及び不正確性による前記第１段の残差信号（Ｖ _ｒｅｓ１）の変動に比例し、
前記第１の数の最上位ビットと、前記第２の数の最下位ビットとの組み合わせであるデジタル値を出力することと
を備える方法。
前記第２段のための前記第２の基準信号（Ｖ _ｒｅｆ２）を生成するために、前記第１の基準信号（Ｖ _ｒｅｆ１）を前記最上位ビットの第１の数まで２の累乗によって割ること
を更に備える、請求項７に記載の方法。
第１段において、アナログ入力信号（Ｖ _ｉｎ）を第１の数の最上位ビットへと処理することは、
第１のレジスタを使用して、前記アナログ入力信号（Ｖ _ｉｎ）に対応する前記第１の数の最上位ビットを記憶することと、
第１のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第１の数の最上位ビットを、前記アナログ入力信号（Ｖ _ｉｎ）の第１段の近似値に変換し、前記第１段の残差信号（Ｖ _ｒｅｓ１）を生成することと、
前記アナログ入力信号（Ｖ _ｉｎ）を前記アナログ入力信号（Ｖ _ｉｎ）の前記第１段の近似値と比較し、前記比較に基づいて第１のデジタル出力を出力することと
を備え、
ここにおいて、前記第１のデジタル出力は、前記第１の数の最上位ビットを調整するために、前記第１のレジスタにフィードバックされる、請求項７に記載の方法。
第２段において、前記第１段から前記第１段の残差信号（Ｖ _ｒｅｓ１）を受け、第２の数の残りの最下位ビットへと処理することは、
第２のレジスタを使用して、前記第１段の残差信号（Ｖ _ｒｅｓ１）に対応する前記第２の数の残りの最下位ビットを記憶することと、
第２のデジタル／アナログ変換器（ＤＡＣ）を使用して、前記第２の数の最下位ビットを、前記第１段からの前記第１段の残差信号（Ｖ _ｒｅｓ１）の第２段の近似値へと変換することと、
前記第１段の残差信号（Ｖ _ｒｅｓ１）を、前記第１段の残差信号（Ｖ _ｒｅｓ１）の前記第２段の近似値と比較し、前記比較に基づいて第２のデジタル出力を出力することと
を備え、
ここにおいて、前記第２のデジタル出力は、前記第２の数の最下位ビットを調整するために、前記第２のレジスタにフィードバックされる、請求項７に記載の方法。