DE3044208A1

DE3044208A1 - Interpolator zur erhoehung der wortgeschwindigkeit eines digitalen signals, insbesondere zur verwendung in digitalen fernsprechsystemen

Info

Publication number: DE3044208A1
Application number: DE19803044208
Authority: DE
Inventors: Bhagwati Prasad 06484 Shelton Conn. Agrawal; Kishan 06484 Fairfield Conn. Shenoi
Original assignee: International Standard Electric Corp
Current assignee: Alcatel Lucent NV
Priority date: 1979-11-28
Filing date: 1980-11-24
Publication date: 1981-10-15
Also published as: FR2471094B1; FR2471094A1; JPS6131658B2; BE886386A; DE3044208C2; BR8007754A; GB2064244A; JPS5698048A; GB2064244B; ES497284A0; ES8106385A1; US4270026A

Description

K. Shenoi 3-3

Interpolator zur Erhöhung der Wortgeschwindigkeit eines digitalen Signals, insbesondere zur Verwendung in digitalen Fernsprechsystemen

Stand der Technik

Die Erfindung betrifft einen Interpolator nach dem Oberbegriff des Patentanspruchs 1.

In heutigen Nachrichtenübertragungssystemen werden die Nachrichten über ein Koppelfeld zu verschiedenen an das System angeschlossenen Teilnehmern in digitaler Form übertragen. Die Verwendung von digitalen Daten ermöglicht eine wirtschaftliche Nachrichtenübertragung und erlaubt die Realisierung verschiedener Systembauteile mit integrierter Schaltungstechnik, die zur Herstellung von digitalen Schaltungen besonders gut geeignet ist.

In einem digitalen Fernsprechübertragungssystem werden analoge
Daten oder Sprachdaten und digitale-Signale zur übertragung über ein Koppelfeld umgewandelt. Die digitalen Signale werden in analoge Signale zurück umgewandelt, um den Teilnehmern des Systems einen konventionellen Nachrichtenaustausch zu ermöglichen. Das digitale Fernsprechübertragungssystem ermöglicht es, daß Teilnehmerschaltungen sich hauptsächlich unter Verwendung von digitalen Schaltkreisen aufbauen lassen, welche, wie erwähnt, in Form von hochintegrierten Schaltkreisen (LSI) hergestellt werden können und somit eine erhebliehe Kostenersparnis und einen wirtschaftlichen und zuverlässigen Betrieb ermöglichen.

130042/0563

ORIGINAL INSPECTED

K. Shenoi 3-3

Zur Signalumwandlung werden sowohl Digital-Analog-Wandler als auch Analog-Digital-Wandler benötigt. Dabei sind solche Wandler zu bevorzugen, die hinsichtlich der Wirtschaftlichkeit und der Betriebszuverla'ssigkeit die an moderne Fernsprechübertragungssysteme gestellten Forderungen erfüllen.

Man hat festgestellt, daß eine Erhöhung der Abtastgeschwindigkeit oder Wortgeschwindigkeit verbunden mit einer Verkleinerung der Anzahl von Bits es ermöglicht, einfachere und kostengünstige Lösungen der Digital-Analog-Wandler zu realisieren und somit die Schaltungskosten herabzusetzen. Dies ist ein vorrangiger Gesichtspunkt bei einer Fernsprech-Anschlußschaltung, da für jeden Teilnehmer eine solche Schaltung notwendig ist.

Die Erhöhung der Wortgeschwindigkeit, die oben erwähnt ist, wird im allgemeinen als Interpolation bezeichnet, wobei die zur Durchführung notwendige Schaltungsanordnung als Interpolator bezeichnet wird. Aus der DE-OS 26 05 724 sind in Zusammenhang mit einer Digital-Analog-Wandlung verschiedene Beispiele von Schaltungen zur Durchführung einer Interpolation gezeigt.-Ebenso sind dort die Vorteile der Interpolationstechnik beschrieben.

Es ist offensichtlich, daß die Interpolation ebenso wie die Umwandlung von der digitalen in die analoge Form so wirtschaftlich wie möglich durchgeführt werden sollte, wobei auf eine hohe Betriebszuverlässigkeit Wert zu legen ist. Unter den Bezeichnungen "dreieckiges Fenster" (triangular window) und linearer Interpolator sind

Interpolatoren bekannt, die in Verbindung mit verschiedenen Arten

von Digital-Analog-Wandlern verwendet worden sind. Diese Anordnungen verlangen einen großen Aufwand an digitalen Schaltungen und bewirken

130042/0563

K. Shenoi 3-3

somit relativ große Verzögerungen in der Signalverarbeitung. Solche Verzögerungen verursachen Signal Verzerrungen und Überlappungen und sind daher unerwünscht. Ein Interpolator sollte außerdem so arbeiten, daß er Frequenzen außerhalb des gewünschten Analogbandes dämpft, um sicherzustellen, daß die digitalen Signale frei von überlappenden Frequenzkomponenten sind und daß das zurückgewandelte analoge Signal ein genaues Abbild des Originalsignals ist.

Es ist natürlich erwünscht, daß der Interpolator in der Lage ist, eine Vielzahl von unterschiedlichen Wortlängen entsprechend unterschiedliehen digitalen Codes zu verarbeiten, wobei eine geringe Verarbeitungsverzögerung einzuhalten ist. Bei bekannten Interpolatoren werden Multiplizierer verwendet, wie zum Beispiel Geschwindigkeitsmultiplizierer usw. Dies sind relativ komplizierte digitale Anordnungen und verlangen einen großen Schaltungsaufwand zur Realisierung.

Aufgabe

Es ist Aufgabe der Erfindung, einen Interpolator der eingangs genannten Art anzugeben, der schaltungsmäßig einfacher als die bekannten Interpolatoren aufgebaut ist.

Lösung

Die Aufgabe wird mit den im Patentanspruch 1 angegebenen Mitteln gelöst. Weiterbildungen ergeben sich aus den Unteransprüchen.

130042/05 6 3 original inspected

K. Shenoi 3-3

Vorteile

Der erfindungsgemäße Interpolator zeigt eine außerordentlich hohe Dämpfung bei überlappenden Frequenzen und ist in der Lage, flexible Wortlängen bei geringer Verarbeitungsverzögerung zu verarbeiten.

Beschreibung der Figuren

Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer digitalen Teilnehmerschaltung, die einem Teilnehmer A eines Fernsprechvermittlungssystems zugeordnet und über ein Koppelfeld mit

einem Teilnehmer B verbunden ist,

Fig. 2 ein vereinfachtes Blockschaltbild eines Interpolators,

Figuren das Frequenzspektrum des digitalen Signals an ver-

3A B

und C schiedenen Ausgängen des Blockschaltbilds nach Fig. 2,

Fig. 4 ein schematisches Blockschaltbild des erfindungsgemäßen Interpolators,

Figuren Blockschaltbilder zur Erläuterung der Arbeitsweise B ^un der Schnittstelleneinrichtung, die im Interpolator

einem rekursiven Filter vorgeschaltet ist,

Fig. 6 ein ausführliches Blockschaltbild eines Interpolators

nach der Erfindung,

130042/0563

30M208

K. Shenoi 3-3

Fig. 7 ein vereinfachtes Blockschaltbild eines im Zusammenhang mit der Erfindung verwendbaren Dividierers,

Fig. 8 ein vereinfachtes Schaltbild eines Dividiererabschnitts zur Erläuterung des Geräuschverhaltens eines solchen Dividierers,

Fig. 9 ein Blockschaltbild einer alternativen Ausführungsform des rekursiven Filters des Interpolators,

Fig. 10 eine weitere Ausflihrungsform eines rekursiven Filters

eines Interpolators, bei der eine Recheneinheit im Multiplexbetrieb verwendet wird und

Fig. 11 Impulsdiagramme zur Erläuterung des Multiplexbetriebs der Anordnung nach Fig. 10.

Die Fig. 1 zeigt eine Fernsprechteilnehmerschaltung, wie sie in einem digitalen Fernsprechübertragungssystem verwendet wird, bei der ein Interpolator nach der vorliegenden Erfindung besonders günstig verwendbar ist. Im wesentlichen ist ein einzelner Teilnehmer A über ein digitales Koppelfeld 10 mit einem anderen Teilnehmer B verbunden. Jeder Teilnehmer, wie zum Beispiel A, hat eine eigene Teilnehmerschaltung 20, die mit seinem Teilnehmerapparat verbunden ist und den Nachrichtenaustausch zwischen den Teilnehmern ermöglicht. Obwohl in der Fig. 1 die Teilnehmer A und B mit Teilnehmerapparaten 21 und 22 verbunden sind, können diese Teilnehmer auch Fernvermittlungsplätze sein, die zur Verbindung mit anderen Fernvermittlungsstellen dienen und als solche auch eine Teilnehmerschaltung, wie zum Beispiel die gezeigte Teilnehmerschaltung 20, benötigen. Zur Vereinfachung der Erläuterung ist nur die Teilnehmerschaltung 20 für den Teilnehmer A gezeigt, jedoch hat der Teilnehmer

130042/0563 original inspected

K. Shenoi 3-3

B eine identische Teilnehmerschaltung 2OB ebenso wie die Vielzahl der zusätzlichen, nicht gezeigten Teilnehmer.

Ein Beispiel einer digitalen Teilnehmerschaltung ist aus der DE-OS 28 08 737 bekannt. Der dem Teilnehmer A zugeordnete Teilnehmerapparat 21 ist über eine aus der a-Ader und der b-Ader bestehende Analogleitung an eine Zweidraht-Vierdraht-Gabel schaltung 16 angeschlossen. Die Gabelschaltung 16 ist ein wohl,-bekanntes Bauteil und verbindet im wesentlichen die analoge Zweidrahtleitung mit einer Vierdrahtleitung. Daher hat sie einen Ausgang, der mit einer als Sendeleitung bezeichneten Zweidrahtleitung verbunden ist,und einen Ausgang, der mit einer als Empfangsleitung bezeichneten Zweidrahtleitung verbunden ist. Eine Beschreibung von geeigneten Gabel schaltungen und deren Arbeitsweise läßt sich entnehmen aus "REFERENCE DATE FOR RADIO ENGINEERS, Sixth Edition (1975),Howard W. Sams, Seiten 35-16 bis 35-20.

Die Sendeleitung verbindet den Ein- und Ausgang der Gabelschaltung mit dem Eingang eines Analogfilters 18. Das von der Gabelschaltung 16 zum Filter 18 gelangende Signal ist.nämlich ein analoges Signal. Der Ausgang des Analogfilters 18 ist mit dem Eingang eines Analog-Digital-Wandlers 19 verbunden. Dieser kann ein Pulscodemodulator (PCM) sein, der die analogen Ausgangssignale des Analogfilters 18 abtastet und digitalisiert und an seinem Ausgang ein digitales Signal liefert. Außer der Pulscodemodulation sind auch andere Verfahren der Analog-Digital-Wandlung anwendbar. Das am Ausgang des Analog-Digital-Wandlers 19 erscheinende digitale Signal wird dem Eingang eines Dezimators 23 zugeführt.Im wesentlichen ist der Dezimator 23 ein digitales Filter, das die Ausgangswortgeschwindigkeit eines seinem Eingang zugeführten digitalen Signals herabsetzt.

Ein Dezimator läßt sich als Filter verwenden, um das digitale Signal

130042/0563

K. Shenoi 3-3

hinsichtlich Frequenzen außerhalb des interessierenden Frequenzbandes zu dämpfen, in diesem Falle außerhalb des Sprachbandes (0-4 kHz). Der Dezimator 23 ist ein rekursives Filter zweiten Grades mit einer Tiefpaß-Filterkurve. Der Dezimator 23 liefert an seinem Ausgang ein Signal mit einer niedrigeren Wortgeschwindigkeit als der Wortgeschwindigkeit des am Ausgang des Analog-Digital -Wandlers 19 erscheinenden Signals. Beispielsweise kann das Ausgangssignal des Analog-Digital-Wandlers 19 mit einer Abtastfrequenz (fs) oder einer Wortgeschwindigkeit von 1,024 MHz mit drei Bits pro Wort auftreten. Der Dezimator 23 würde dann ein Ausgangssignal liefern mit einer Abtastfrequenz (fs) oder einer Wortgeschwindigkeit von 32 kHz mit einer Wortlänge von 13 Bits pro Wort. Ein Interpolator ist das duale Gegenstück eines Dezimators und bewirkt eine Vergrösserung der Wortgeschwindigkeit, wie zum Beispiel die Umsetzung von 32 kHz mit 13 Bits pro Wort auf eine Wortgeschwindigkeit von 1,024 MHz mit drei Bits pro Wort.

Das Ausgangssignal des Dezimators 23 wird einer Verstärkungsregelungsschaltung 25 zugeführt, deren Ausgangssignal über ein nicht rekursives Niederfrequenzfilter 26 an eine Summierschaltung 30 angelegt wird.

Das Filter 26 hat eine Bandbreite, die durch den Frequenzbereich der Niederfrequenzsignale zur Übertragung über einen übertragungsweg des Koppelnetzes 10 bestimmt wird. Ein zweites Eingangssignal der Summierschaltung 30 wird von einem Filter mit endlicher Impulscharakteristik 31 bereitgestellt. Dieses Filter 31 arbeitet mit einem Korrelator zusammen und unterdrückt die Auswirkungen des Echos in der Teilnehmerschaltung.

Das Ausgangssignal der Summierschaltung 30 wird an das Koppelfeld angelegt und dort weitergeleitet, wenn das Vermittlungssystem eine Verbindung zum Empfangseingang eines gerufenen Teilnehmers, beispielsweise des Teilnehmers B, herstellt. Die Teilnehmerschaltung 20 B die-

1300A2/0563 original inspected

K. Shenoi 3-3

ses Teilnehmers ist identisch mit der Teilnehmerschaltung 2O₉ die im Zusammenhang mit dem Teilnehmer A gezeigt ist. Somit wird das digitale Ausgangssignal des Sendeausgangs (0) der Teilnehmerschaltung 20 des Teilnehmers A über das digitale Koppelfeld 10 dem Empfangseingang (I) der Teilnehmerschaltung 20 B zugeführt. Beispiele eines digitalen Koppelfeldes 10 sind der DE-OS 29 09 762 entnehmbar.

Der Empfangseingang (I) des Koppelfeldes 10 ist mit der Empfangsleitung der digitalen Teilnehmerschaltung verbunden. Auf diese Wei- se wird das vom Sendeausgang (0) des entfernten Teilnehmers dem Eingang eines nicht rekursiven Tonfrequenzfilters 50 zugeführt, welches die gleiche Bandpaß-Filterkurve, wie das Filter 26, hat. Das Ausgangssignal des Filters 50 ist mit dem Eingang einer Versta'rkungsregelungsschaltung 51 verbunden, die im wesentlichen den gleichen Aufbau wie die Verstärkungsregelungsschaltung 25 hat. Das digitale Signal, dessen Verstärkung geregelt ist, gelangt vom Ausgang aer Verstärkungsregelungsschaltung 51 zum Eingang eines Interpolators 52. Grundsätzlich arbeitet der Interpolator 52 so, daß er die Wortgeschwindigkeit des digitalen Signals erhöht.

Wie erwähnt verringert der Dezimator 23 im Sendeweg die Wortgeschwindigkeit auf 32 kHz bei 13 Bits oder mehr pro Wort. Der Interpolator 52 erhöht die Wortgeschwindigkeit auf 1,024 MHz bei drei Bits oder mehr pro Wort oder auf eine andere Wortgeschwindigkeit, die durch die verwendete Abtastfrequenz bestimmt ist. Das Ausgangssignal des Interpolators 52 gelangt auf den Eingang eines Digital Analog-Wandlers 53. Der Digital-Analog-Wandler 53 tastet selektiv das am Ausgang des Interpolators 52 erscheinende digitale Signal ab und liefert an seinem Ausgang ein analoges Signal, welches über das Analogfilter 54 an die Gabelschaltung 16 gelangt.

130042/0583

••■•••««ββΙ

K. Shenoi 3-3

Der Interpolator 52 erlaubt die Verwendung eines einfacheren Digital -Analog-Wandlers, so daß viele Digital-Analog-Wandler zur Umwandlung des vom Interpolator 52 abgegebenen digitalen Signals in ein analoges Signal verwendbar sind.

Die Fig. 2 zeigt ein einfaches Blockschaltbild zur Erläuterung des Grundaufbaus und der Arbeitsweise eines Interpolators. Im Prinzip ist ein Interpolator eine Hintereinanderschaltung eines höherfrequenten Abtasters, der Abtastwerte mit dem Wert 0 zwischen aufeinanderfolgende Wörter einfügt,und eines Tiefpasses,der das Ausgangssignal liefert.

Wie in Fig. 2 gezeigt, hat das Eingangssignal des höherfrequenten Abtasters eine Wortgeschwindigkeit von 32000 Wörtern pro Sekunde. Das Spektrum dieses Signals zeigt die Fig. 3 A. Im wesentlichen stellt das Spektrum die Größe des digitalen Signals am Ausgang des Tonfrequenzfilters und der Verstä'rkungsregelungsschaltung dar. Das Spektrum ist durch eine Fourieranalyse von solchen Signalen abgeleitet, so daß die in Fig. 3 gewählte Darstellung üblich und bekannt ist.

Die Fig. 3 B zeigt das Spektrum des Ausgangssignals des höherfrequenten Abtasters. Das Spektrum ist hier nicht nach links fortgesetzt, es ist jedoch um die Frequenz 0 symmetrisch ebenso wie
das Spektrum nach Fig. 3 A und erstreckt sich somit von 0 bis 5,12 MHz und von 0 bis -5,12 MHz, was auf die Abtastfrequenz 1,024 MHz hinweist. Wie die Fig. 3 B zeigt, enthält das Spektrum Wiederholungen des Basisbandspektrums bei Vielfachen von 32 kHz. Die Funktion des Tiefpasses besteht darin, alle Wiederholungen des Spektrums
außerhalb seines Durchlaßbandes oder die symmetrisch zu den Harmonischen von 32 kHz liegenden Wiederholungen zu dämpfen und dabei

T30042/Q563 original inspected

K. Shenoi 3-3

das Basisband von 0 bis 4 kHz unbeeinträchtigt zu lassen. Das erwünschte Ergebnis der Arbeitsweise des Tiefpasses des Interpolators zeigt schließlich die Fig. 3C.

Mit diesem Verständnis des Grundaufbaus wird nun die Realisierung eines solchen Interpolators betrachtet, die durch die gewünschten Abtastfrequenzen und die Anzahl der Bits pro Wort bestimmt wird.

Der in Fig. 2 gezeigte Tiefpaß läßt sich mittels eines digitalen Filters realisieren, das entsprechend der erwünschten Bandbreite ausgelegt ist. Solche Filter sind als rekursive Filter in vielen Beispielen bekannt und beschrieben. Unabhängig davon, ob ein Transversalfilter oder ein rekursives Filter verwendet wird, sind dort Multiplikationen durchzuführen. Da Multiplizierer relativ teuer sind und da In solchen Filtern eine große Anzahl von Multiplikationen durchzuführen ist, wird der Schaltungsaufwand außerordentlich kompliziert und verhältnismäßig teuer. Daher besteht ein Gesichtspunkt, unter dem die vorliegende Erfindung zu betrachten ist, in der Verringerung der Anzahl der in solchen Filtern erforderlichen Multiplizierer. - .

Bevor die Einzelheiten der Schaltung des Interpolators erläutert werden, wird anhand der Fig. 4 das Blockschaltbild erläutert, das zum Verständnis der Theorie und der Arbeitsweise des Interpolators notwendig ist.

Die Fig. 4 zeigt einen Eingangsteil 60, der als Schnittstelleneinrichtung bezeichnet ist. Es ist diese Schnittstelleneinrichtung 60, die eine verläßliche und wirksame Betriebsweise des Interpolators erlaubt, der, wie in Fig. 2 gezeigt, aus der Schnittstelleneinrichtung oder dem höherfrequenten Abtaster und dem rekursiven Tiefpaß

130042/Q563

K. Shenoi 3-3

besteht. Das Eingangssignal des Interpolators stammt im wesentlichen vom Niederfrequenzfilter 50 aus Fig. 1. Die Wortgeschwindigkeit am Ausgang dieses Filters beträgt 32 kHz bei 13 Bits pro Wort. Um eine Erhöhung der Wortgeschwindigkeit um einen Faktor von 32 entsprechend einer Abtastfrequenz von 1,024 MHz zu erreichen, müssen die Abstände zwischen den einzelnen Wörtern betrachtet werden. Bei bekannten Interpolationsverfahren wird das Wort fortwährend wiederholt oder es werden Abtästwerte mit den Werten 0 (Halten nullter Ordnung) zwischen die Wörter eingefügt, intern der laufende Abtastwert wiederholt wird (Halten erster Ordnung). Bei solchen Entscheidungen über das geeignete Interpolationsverfahren muß jedoch das sich ergebende Spektrum betrachtet werden, sowie die Fähigkeit des rekursiven Filters, Harmonische bei 32 kHz zu unterdrücken. Daher wird für den erfindungsgemäßen Interpolator eine Schnittstelleneinrichtung 60 gewählt, die wie folgt arbeitet:

Für jedes Eingangswort X mit einer Geschwindigkeit von 2 (32) Wörtern pro Millisekunde gibt die Schnittstelleneinrichtung 60 an ihrem Ausgang die nachstehende Folge von 32 Wörtern mit einer Wortgeschwindigkeit von 2 (1024) Wörtern pro Millisekunde ab:

Χ,Ο,Ο,Ο,Χ,Ο,Ο,Ο,Χ,Ο,Ο,Ο,Χ,Ο,Ο,Ο,Χ,Ο,Ο,Ο,Χ,Ο,Ο,Ο,Χ,Ο,Ο,Ο,Χ,Ο,Ο,Ο

Wie man sieht, wird das Wort X nach jedem vierten Wort wiederholt, wobei zwischen wiederholte Wörter jeweils drei Wörter mit dem einheitlichen Bitwert 0 eingefügt werden. Durch die Wiederholung des Worts X jedes vierte Mal werden die Wiederholungen des 32 kHz-Spektrums um einen Faktor 4 gedämpft.

Mit diesem Wiederholungsverfahren erhält man infolge der Arbeitsweise des rekursiven Filters eine unendlich große Dämpfung für

130042/0583 original inspected

K. Shenoi 3-3

Harmonische bei 32 kHz, 64 kHz und 96 kHz. Die Schnittstelleneinrichtung 60 (Fig. 4) ist die Kombination von Halteschaltungen verschiedener Ordnung und kann als die Hintereinanderschaltung einer Halteschaltung erster Ordnung und einer Halteschaltung nullter Ordnung betrachtet werden.

Das wiederholte Eingangssignal gelangt von der Schnittstelleneinrichtung 60 auf eine Summier- oder Addierschaltung 61 des rekursiven Filters und hat eine Wortgeschwindigkeit von 1,024 M Wörter/s, die durch die Schnittstelleneinrichtung erreicht wird.

Die Figuren 5 und 6 zeigen die Schaltung der Schnittstelleneinrichtung 60. Wie in Fig. 5 A zu sehen ist, werden die 13 Bits vom Niederfrequenzfilter in ein paralleles Register 62 geladen. Jedes der Bits X, bis X wird gespeichert und für eine Wortdauer (31,25
Mikrosekunden) gehalten. Jedem Bit ist eine Torschaltung zugeordnet, wie zum Beispiel 63 und 64 für die Bits X₁ und X_n.

Ein Taktimpuls bewirkt das Auslesen der gespeicherten Bits während geeigneter Intervalle, um eine Ausgangs- Wortgeschwindigkeit von 1,024 M Wörtern pro Sekunde entstehen zu lassen. Wenn die Bits X^ und X den logischen Wert 1 haben, so wird bei jedem Intervall ein den Bits entsprechendes Ausgangssignal gespeichert, und somit wird das Wort X aus den Torschaltungen 63 und 64 ausgelesen. Während
drei aufeinanderfolgender Intervalle ist der Takt nicht aktiv, und somit werden für jedes Bit des Wortes X drei O-Bits nacheinander ausgegeben. Somit erscheint am Ausgang der Schaltung nach Fig. 5 A das 13-Bit-Wort X,gefolgt von jeweils drei aufeinanderfolgenden

13 Bit-Wörtern mit einheitlichem Bitwert 0 usw. Diese Folge liefert 32 Ausgangswörter mit der Wortgeschwindigkeit von 1,024 MHz. Der Ausgang ist in Fig. 5 als eine einzige Ausgangsleitung 65 dargestellt, die von einer kleinen Linie mit der Angabe 13 Bits darüber

130042/0583

K. Shenoi 3-3

geschnitten ist. Dies bedeutet einen 13-Bit-Ausgang und die darüberstehende Zahl gibt an, welche Anzahl von Bits in paralleler. Form übertragen wird. Die Fig. 5 B zeigt die herkömmliche Darstellung der Arbeitsweise der Schnittstelle in Form eines rotierenden Schaltarms 70, der die Abtastreihenfolge des Registers angibt. Die Ausgangsleitung des Registers 71 ist mit der Bezeichnung 13 versehen, um die parallelen Bits anzugeben, und das Register wird mit dem nächsten Wort im Abstand von 31,25 Mikrosekunden geladen. Wenn der Schaltarm eine Umdrehung durchgeführt hat, so hat er das Wort X, gefolgt von drei Wörtern mit dem Bitwert 0, ausgelesen usw. Dieser Vorgang wird 32 Mal für jedes Wort wiederholt, wie oben beschrieben.

Die Fig. 4 zeigt nun das Blockschaltbild des rekursiven Filters, wobei jeder Block auf eine durchzuführende digitale öbertragungsfunktion hinweist. Der Aufbau nach Fig. 4 des rekursiven Filters vermeidet jegliche MuItiplikationsvorgänge, da die Filterkoeffizienten von der Form 2 sind, wobei K eine ganze Zahl 1st. Wie im Zusammenhang mit der übertragungsfunktion des Filters noch erläutert

N wird, kann man eine Division durch Faktoren von 2 durchführen.

Diese Division ist der Multiplikation mit Faktoren von 2 äquivalent.

Das rekursive Filter nach Fig. 4 ist ein digitaler Tiefpaß zweiten Grades, wobei der Grad so gewählt ist, damit Signal komponenten außerhalb des Basisbandes gedämpft werden. Die Eingangssignale des rekursiven Filters kommen von der Schnittstelleneinrichtung 60, deren Arbeitsweise und deren Aufbau oben erläutert wurde.

Es wurde ein Butterworth-Filter zweiten Grades realisiert, und

die übertragungsfunktion des digitalen Filters erhält man vom Analog-

ORIGlNAL INSPECTED

130042/0563

K. Shenoi 3-3

Filter durch Verwendung der bekannten bilinearen Transformation:

Z-I

S =

Z + 1

Falls fd die gewünschte 3-dB-Frequenz des digitalen Filters ist, würde das äquivalente Analogfilter eine 3-dB-Frequenz WA rad/s haben, die gegeben ist durch:

fr-fd
WA = tan T" ~ 2"⁵

wobei fs die Abtastfrequenz und fd die 3-dB-Frequenz des digitalen Filters ist. Die abgeleitete digitale übertragungsfunktion H (Z) ist:

	g	H (Z) -	(i+z)²	\² - ²	w,⁴— Jz"¹
		D (Z)	- ² ί	? W_A3 ...j _z-2
wobei D (Z)	₊ (1-2 ■	τ w_A + 2 yi
	f2W_A + 4 w_A ²

ist.

g ist eine Skalierungskonstante, die für die gewünschte Gleich-Stromverstärkung benötigt wird.

Da Wn von der Größenordnung von 2" ist, liegen die Wurzeln von D (Z) oder die Filterpole nahe bei Z=I. Die in Fig. 4 gezeigte Konfiguration des rekursiven Filters ist geeignet und hat die

1300Λ2/0563

K. Shenoi 3-3

übertragungsfunktion:

G₁G,

F (Z) -

Falls Gj=2"⁴ und G₂ = 2"⁵ ist, handelt es sich bei F (Z) um einen Tiefpaß mit einer 3dB-Grenzfrequenz von ungefähr 7,5 kHz.

Die übertragungsfunktion H (Z) zwischen dem Eingang der Schnittstelleneinrichtung und dem Ausgang des rekursiveh Filters in Fig. ist jedoch:

H (Z) =

¹H

1+(2-G₁)Z ¹H-(I-G₁H-G₁G₂)Z ^ά

wobei Z eine Verzögerung um ein Wort bei der Abtastfrequenz fs -N
ist, Z eine Verzögerung um η Wörter bei der Abtastfrequenz von fs und fs gleich 1,024 MHz ist.

Wie man in Fig.. 4 sieht, führt der Block R₁ eine Division durch 2 und der Block R₂ eine Division durch 2 durch. Die Division von Binärzahlen ist außerordentlich einfach, wie ran dem Kapitel 5 mit dem Titel " BINARY MULTIPLICATION AND DIVISION" des Buchs "ARITHMETIC OPERATIONS IN DIGITAL COMPUTERS" von R.K. Richards und D. Van Nostrand (1955) entnimmt. Die Division durch 2 und 2 ist äquivalent der Multiplikation mit 2"⁴ und 2"⁵.

-1 -2
Die mit Z und Z bezeichneten Blöcke bewirken Verzögerungen um eine bzw. um zwei Wortperioden. Die mit Y und Y bezeichneten Blökke sind Akkumulatoren, während der ganze mit F bezeichnete Block digitale Rückkopplungssignale liefert, wobei A₁ und A« Verstärkungen mit dem Verstärkungsfaktor 1 bedeuten. Bei der Realisierung dieses Filters

1 30042/0563

K. Shenoi 3-3

wurde der von der Schnittstelleneinrichtung 60 bereitgestellten Signalfolge Rechnung getragen,und die Filterkoeffizienten wurden auf Zwei erpotenzen, beschränkt. Daher kann eine Multiplikation durch eine binäre Division ersetzt werden.

Der Grund, weshalb Binär-Dividierer verwendet werden können_s besteht, wie noch erläutert wird, darin, daß der Rest jeder Division auf den Eingang des Dividierers zurückgeführt und zum nächsten zu dividierenden Wort addiert wird. Es wurde mathematisch gezeigt, daß diese Realisierung eine genaue Näherung der Multiplikation mit Faktoren der f
geführt wird.

-N N

Faktoren der Form 2. darstellt, wenn eine Division durch 2 durch-

Die Fig. 6 zeigt nun ein ausführlicheres Blockschaltbild der zur Verwirklichung des rekursiven Filters nach Fig. 4 verwendeten Schaltung. Jedes in Fig. 4 als Yp R., Y«, R« und F bezeichnete Bauteil ist in Fig. 6 mit den darin enthaltenen Schaltungsteilen gestrichelt umrandet dargestellt.

Wie in Fig. 6 zu sehen ist, bedeutet die Kennzeichnung einer Leitung mit einer schneidenden kurzen Linie und mit einer darüber angegebenen Zahl die Anzahl der parallel übertragenen Bits ebenso wie in Fig. 5. Diese Darstellung vermeidet komplizierte Schaltbilder und macht die Beschreibung der Arbeitsweise klarer und leichter verständlich.

Die Schnittstelleneinrichtung 60 in Fig. 6 ist die

in Fig. 5 gezeigte Schaltung und liefert daher ein Ausgangssignal mit der erhöhten Wortgeschwindigkeit von 1,024 MHz, wobei das einzelne Wort X jeder« vierte Wort wiederholt ist und von drei NuIl-Wörtern gefolgt ist.

130042/0563

K. Shenoi 3-3

Das mit Y₁ bezeichnete Bauteil besteht im wesentlichen aus einer Recheneinheit 80, die für die Verarbeitung von sechzehn B.its in paralleler Form ausgelegt ist. Die Rechenheit 80 ist ein Addierer und ist als eine herkömmliche integrierte Schaltung erhältlich. Die Inhalte der Recheneinheit 80 werden vom Ausgang in ein Ausgangsregister 81 übernommen. Dieses Register ist ein bekanntes, normales Viel bit-Register.

Sowohl die Recheneinheit als auch das Register 81 haben Ausgangsleitungen zur Übertragung von sechzehn Bits in paralleler Form. Wie erwähnt, hat das von der Schnittstelleneinrichtung 60 kommende Eingangssignal vorzugsweise dreizehn Bits, jedoch sind üblicherweise Register mit sechzehn Bits erhältlich und leicht verwendbar. Das von der Schnittstelleneinrichtung 60 stammende Eingangssignal kann aber auch weniger als dreizehn Bits oder auch sechzehn Bits haben, falls dies erwünscht ist.

Die Verarbeitungsfolge im rekursiven Filter nach Fig. 6 ist: Yj,Rj,F,Yg,R₂* Für die Zahlendarstellung wird das Zweierkomplement-System verwendet, und daher wird bei der Addition von zwei Zahlen unterschiedlicher Größe das Vorzeichenbit des kleineren Worts in geeigneter Weise erweitert. In den mit Rj und R₂ bezeichneten Blökken ist das kleinere Wort der vom vorhergehenden Abtastintervall erhaltene Fehler, der immer positiv ist. In diesem Format werden zu den höchstwertigen Bits Null-Bits hinzugefügt, um die richtige Wortgröße zu erreichen.

Im Zusammenhang mit der oben erwähnten Verarbeitungsfolge wird darauf hingewiesen, daß alle die fünf Verarbeitungsstufen im rekursiven Filter vollständig durchlaufen werden, bevor das nächste Eingangswort ankommt.

130042/0563

K. Shenoi 3-3

In der Fig. 6 sind die zur Signalverarbeitung in der oben, angegebenen Reihenfolge notwendigen Takte nicht gezeigt, jedoch ist die Zeitfolge und die Arbeitsweise einem Fachmann auf dem Gebiet der digitalen Filter ohne weiteres verständlich.

Der mit Y₁ bezeichnete Block ist ein Akkumulator. Ein Akkumulator ist eine Anordnung, die eine Zahl speichert und nach Empfang einer anderen Zahl die beiden Zahlen addiert und die Summe speichert. Solche Akkumulatoren sind an sich seit langem wohl bekannt. Die Recheneinheit 80 hat drei mit plus, minus_tplus bezeichnete Eingänge. Dies ist eine herkömmliche Bezeichnungsweise, und ein an einen Plus-Eingang angelegtes Wort wird addiert, wogegen ein an einen Minus-Eingang subtrahiert wird. Wie man der Fig. 6 entnimmt, empfangen die Recheneinheit 80 und das Register 81 ein Eingangssignal von der RUckkopplungseinheit F, welches die Inhalte von 80 und 81 verändert, wie noch beschrieben wird.

Das Ausgangssignal des Registers 81 gelangt auf eine sechzehn Bit-Recheneinheit 82, die zu R₁ gehört. Wie angegeben, führt die Ein-

4
he1t Rj eine Division durch 2 oder sechzehn durch. Im wesentlichen kann ein Dividierer aus einer Kette von binären MuItivibratoren bestehen, die hauptsächlich einen Akkumulator enthält. In der Einheit Ri werden die niedrigstwertigen Bits zurückgekoppelt und zum nächsten Wort addiert, um ein Fehlersignal zu ergeben. Diese Rückkopplung stellt sicher, daß die Multiplikation wie gewünscht abläuft, wie noch erläutert wird.

Die zwölf höchstwertigen Bits, die von der Recheneinheit 82 abgegeben werden, gelangen an einen Eingang einer Recheneinheit 90, die sich in der Rückkopplungsschleife F befindet, und werden außerdem

130042/05S3

K. Shenoi 3-3

einen Eingang einer 16 Bit-Recheneinheit 83 zugeführt, die zu Y₂ gehört. Y₂ besteht aus einer Recheneinheit 83 und einem 16 Bit-Register 84 und ist ein Akkumulator wie Yj. Das Ausgangssignal von Y₂ wird der Einheit R₂ zugeführt, die durch 2 dividiert. Wie man sieht, hat R₂ denselben Aufbau wie Rj.

Das Ausgangssignal von Rg hat elf Bits, und die fünf niedrigstwertigen Bits werden über ein 5 Bit-Register 86 zurückgekoppelt und zum nächsten Wort addiert. Die elf höchstwertigen Bits werden der 16 Bit-Recheneinheit 85 entnommen. Diese elf Bits werden ausserdem, um ein Fehlersignal zu liefern, zur Recheneinheit 90 zurückgekoppelt, in der sie zu den zwölf Bits von Rj addiert werden. Die Summe oder die dreizehn höchstwertigen Bits der Summe werden in einem 13 Bit-Register 91 gespeichert und vom nächsten durch das rekursive Filter zu verarbeitende Wort subtrahiert. Die Arbeitsweise eines digitalen Filters und seine Bandbegrenzungen hinsichtlich digitaler Signale sind vielfach beschrieben, beispielsweise in der US-PS 3 912 917. Bevor die weitere Arbeitsweise beschrieben wird, wird nun auf die Arbeitsweise der Einheiten Rj und R₂ eingegangen, um die Vorteile der Rückkopplung der niedrigstwertigen Bits zum nächsten Wort in voller Bedeutung herauszustellen. In Zusammenhang mit dem Arbeiten mit binären Zahlen ist es seit langem bekannt, daß eine Division durch 2 eine Verschiebung in einem Register um eine Stelle nach rechts bedeutet. Zwei Verschiebungen nach rechts bedeuten eine Division durch einen Faktor von 4 und N Verschiebungen nach rechts bedeuten eine Division durch einen Faktor von 2 .

Daher sind die 16 Bit-Recheneinheiten 82 und 85 Schieberegister, die jedes empfangene Wort um die geeignete Anzahl von Bits nach rechts verschieben. Im Falle des Registers 82 ist es eine Verschiebung um vier Stellen und im Falle des Registers 85 eine Verschiebung um fünf

Stellen. Die Behandlung von Binärzahlen ist selbstverständlich all -

130042/0563

K. Shenoi 3-3

gemein gültig, so daß die Verarbeitung einer Folge von sechzehn bits anhand der Verarbeitung einer Bitfolge mit einer geringeren Anzahl von Bits erläutert werden kann.

Wie angegeben, versteht der Fachmann die Arbeitsweise des in Fig. 6 gezeigten rekursiven Filters vollkommen>und trotzdem wird dazu noch folgendes erläutert:

Das von der Schnittstelleneinrichtung 60 stammende Eingangssignal hat, wie oben erläutert, eine Wortgeschwindigkeit von 1,024 MHz, wobei ein Eingangswort X durch drei Wörter mit einheitlichem Bitwert Null gefolgt ist und mehrmals wiederholt wird, so daß zweiunddreißig Wörter mit der hohen Wortgeschwindigkeit, wie oben beschrieben, erzeugt werden. Wie man leicht sieht, hat ein Wort X gefolgt von drei Wörtern mit einheitlichem Bitwert Null usw. abrupte Übergänge. Das in Fig. 6 gezeigte Filter dient dazu, die Übergänge zwischen aufeinanderfolgenden Wörtern zu glätten.

Wie man aus Fig. 6 sieht, verarbeitet das Filter ein Wort X in der Weise, daß Eingangssignale von R₁ und R₂ bereitgestellt und gegebenenfalls im Rückkopplungsregister 91 gespeichert werden und zum nächsten Wort in der geeigneten Folge addiert werden. Wenn also ein Wort mit einheitlichem Bitwert Null der Recheneinheit 80 zugeführt wird, wird es durch die Inhalte des Rückkopplungsregister 91 in geeigneten Intervallen verändert, damit das Wort mit dem einheitlichen Bitwert Null einen gewichteten Wert erhält, der mit dem Wort X, das ihm vorausgegangen ist, bestimmt ist. Auf diese Weise erhält jedes Wort mit einheitlichem Bitwert Null einen Wert, der der Arbeitsweise des Filters entspricht, so daß das Ausgangssignal des Registers 85 keine abrupten Obergänge mehr aufweist, sondern glatte digitale Übergänge

130042/0553

K. Shenoi 3-3

von einem Wort auf das nächste enthält. Dieses digitale Ausgangssignal bewirkt, daß der Digital-Analog-Wandler, dessen Eingang es zugeführt wird, ein glattes analoges Ausgangssignal abhängig von den im ursprünglichen Signal enthaltenen gewichteten Werten liefert.

Im Grunde arbeitet das gezeigte Filter so, daß es die Werte der aufeinanderfolgenden Wörter X innerhalb der Bandbreitebegrenzungen des Filters bestimmt und außerdem die aufeinanderfolgenden Werte der auf das Wort X jeweils folgenden Worte, die alle den einheitliehen Bitwert Null haben. Die Arbeitsweise des Filters hängt grundsätzlich vom Wort X oder dessen Bits abjderart, daß eine Impulsantwort über das gesamte ein vollständiges Wort angebende Intervall entsteht, die innerhalb des Durchlaßbandes des Filters liegt. Somit ist das Filter, einfach ausgedrückt, von dem durch die Schnittstelleneinrichtung 60 für ein Wort X abgegebenen Bitformat abhängig, bei dem das Wort in der oben beschriebenen Weise wiederholt wird. Das Filter liefert ein Ausgangssignal, das im wesentlichen dem Wort X entspricht, falls dieses ein ideales Filter mit einer Bandbreite von 7,5 kHz durchlaufen hätte. Das rekursive Filter arbeitet entsprechend und glättet die übergänge, die durch die in der Schnittstelleneinrichtung 60 eingefügten Abtastwerte verursacht sind.

Anhand der Fig. 7 wird nun die Arbeitsweise eines Dividierers erläutert. Die Fig. 7 zeigt eine Recheneinheit 100 mit einem Ausgangsregister. Beim Interpolator gemäß der Erfindung wird die Zweierkomplement-Arithmetik verwendet, die sehr leicht zu realisieren ist. Wenn das erste höchstwertige Bit eine Eins ist, so bedeutet dies eine negative Zahl, und wenn es eine Null ist, so bedeutet es eine positive Zahl. Mit der Zweierkomplement-Arithmetik ist leicht zu arbeiten,

1300Λ2/0563

K. Shenoi 3-3

und die logischen Schaltkreise lassen sich leicht verwirklichen. Die Rückkopplung der niedrigstwertigen Bits, die in den Figuren 6 und 7 dargestellt ist, führt jedoch zu einer wesentlichen Verbesserung der Arbeitsweise hinsichtlich der in den Figuren 6 als Rj und Rg verwendeten Dividierer.

In Verbindung mit Fig. 7 wird nun anhand von normaler Binärdarstellung, die der allgemeinste Fall ist, eine einfache Erläuterung der Arbeitsweise gegeben. Es wird angenommen, daß die erste an die Recheneinheit in Fig. 7 und dessen Register 100 angelegte Zahl in binärer Form 01010 ist (Dezimalzahl 10). Weiter wird angenommen, daß man die Eingangszahl durch einen Faktor vier dividieren will, wozu eine Verschiebung um zwei Stellen nach rechts notwendig ist, und daß der vorhergehende Rest in binärer Form gleich 10 (Dezimal zahl 2) war. Dieser Rest wird addiert und ergibt 01100 (Dezimalzahl 12). Diese Zahl wird um zwei Stellen nach rechts verschoben und ergibt die Ausgangszahl 011 (Dezimalzahl 3) in der Recheneinheit mit Register 100. Da am Ausgang nur drei Bits verwendet werden, ist die tatsächliche Ausgangszahl die Binärzahl 011, die die Dezimalzahl 3 bedeutet. Dies ist ein Fehler, aber solch ein Fehler ergibt sich bei jeder binären Verarbeitung, bei der die Bitanzahl zu reduzieren ist, und entsteht ebenfalls bei der Zweierkomplement-Arithmetik.

In jedem Fall nimmt das Register 101 die niedrigstwertigen Bits der Zahl auf und speichert jetzt die Binärzahl 00. Nun wird angenommen, daß die nächste an die Recheneinheit angelegte Zahl ebenfalls 10100 (Dezimalzahl 10) ist. Der Rest aus der Verarbeitung des vorhergehenden Wortes ist, wie erwähnt, 00. Also wird die Zahl 10100 (Dezimal zahl 10) um zwei Stellen nach rechts verschoben und ergibt eine

130042/0583

K. Shenoi 3-3

Ausgangszahl 010 (Dezimalzahl 2) wiederum mit einem Rest von 10 (Dezimalzahl 2). Der Vorgang wiederholt sich. Wie man sieht, ist 10 dividiert durch 4 gleich 2,5. Bei dieser Schaltung ist, falls die Eingangszahl konstant gleich 10100 (Dezimalzahl 10) wäre, die Ausgangszahl gleich 011 (Dezimalzahl 3) oder 010 (Dezimalzahl 2), und der Durchschnittswert wäre gleich 2,5. Auf diese Weise erzeugt die einfache Schaltung nach Fig. 7 Restbits, die zum nächsten Wort addiert werden und somit eine genauere Näherung der durchzuführenden Division darstellen.

Wenn auch das hier beschriebene Beispiel außerordentlich einfach ist, ist mathematisch nachgewiesen worden, daß der nach dem Abbrechen in den Stufen R, oder R« der Fig. 6 gebliebene Rest, falls er zurückgekoppelt und zum nächsten Eingangsabtastwert addiert wird, das Innerbandrauschen wesentlich herabsetzt, wie anhand von Fig. 8 nun erläutert wird.

Diese Figur zeigt ein verallgemeinertes Schema der Durchführung einer

I/

Division durch 2 im rekursiven Filter nach Fig. 6. Die Division durch 2 ist einer Rechtsverschiebung (oder einer Linksverschiebung des binären Punktes) der Zahl um K Bits äquivalent. Falls jedoch die niedrigstwertigen Bits abgebrochen werden, führt die Division durch 2 zueinem beträchtlichen "Abrundun
signals innerhalb des Durchlaßbandes.

2 zu einem beträchtlichen "Abrundungsgeräusch" des Filterausgang-

Wenn man den Fehler durch Verzögerung der niedrigstwertigen Bits zurückkoppelt und ihn zum nächsten Wort addiert, so wird das Geräusch-Spektrum verbessert. Die Darstellung nach Fig. 8 beruht auf der Annahme, daß die Zweierkomplement-Arithmetik verwendet wird".'

130042/0563

K. Shenoi 3-3

Das vorliegende Abtastwort U(n), ein Wort mit B + L Bits, wird zum vorausgegangenen Abbrechfehler e (n-1) mit K Bits addiert und ergibt Y (nj*. Die B + L - K höchstwertigen Bits von Y (n)* bilden die Ausgangszahl Y (n), und die K niedrigstwertigen Bits werden gespeichert und im nächsten Zeitabschnitt oder Abtastintervall verwendet, in dem sie zum nächsten Wort U (n + 1) addiert werden. Es wird angenommen, daß U (n) eine ganze Zahl in der Zweierkomplement-Darstellung ist. Dann gilt:

Y (nf = -2^Bb_B + 2^¹D_8-1 + ... + 2^Kb_K + ... + bo Y (n) = 2^B"^Kb_B + 2^Β"^Κ"\_! ... + 2°bK

Die Division durch 2 bedeutet eine Verschiebung des implizierten binären Punktes um K Stellen. Die Verwendung von B + L - K Bits für die Ausgangszahl Y (n) würde einen Fehler e (n) verursachen, der gegeben ist durch:

2^Ke (n) = Y (n)* - 2^KY (n)

= 2^K"¹b_K1 + 2^K"²b_K2 + ... + 2°bo

Dieser Fehler wird zum nächsten Abtastwert U (n,+ 1) addiert und ergibt Y (n + 1; , bevor Y (n + 1) als Ausgangszahl erscheint.

Definiert man das Ausgangsfehlersignal s (n) durch s (n) = 2"^K U (n) - Y (η) ,

so ergibt sich

13QGU2/QS63

K. Shenoi 3-3

s (η) = e (η) - e (n-1).

Falls See (Z) und S'ss (Z) die quadrierten Größenfunktionen von e (n) bzw. s (n) sind, dann ist:

Sss (Z) = (1-Z) (1-Z"¹) See (Z) .

Aus dieser Gleichung wird klar, daß das Fehlersignal Spektrum bei Gleichstrom (Z = + 1) Null ist, was bedeutet, daß die Fehlerenergie im interessierenden Frequenzband gering ist.

Somit verbessert die Verwendung der Dividierer R₁ und Rg nach Fig. 6 das Gerauschverhalten des rekursiven Filters, wobei die Notwendigkeit von binären Multiplizierern entfallen ist.

Aufgrund der Tatsache, daß das Eingangssignal des Filters aus dreizehn Bits besteht, ist die in den Einheiten Rj und R« verwendete Rückkopplungstechnik eine bessere Näherung als man aufgrund des anhand von Fig. 7 beschriebenen Beispiels annehmen könnte. Außerdem ist zu beachten, daß aufgrund der Natur des digitalisierten Signals jedes aus dreizehn Bits bestehendes Wort des Signals den gewichteten Wert eines Analogsignals darstellt. Da das Analogsignal im Sprachband liegt, neigt es dazu, ein gut korreliertes Signal zu sein, so daß die beschriebenen Näherungen noch kleinere Toleranzen hinsichtlich der Arbeitsweise bewirken. Auf diese Weise ergibt infolge der Natur des Eingangssignals und der Anforderungen des Digital-Analog-Wandlers 53 nach Fig. 1 der Interpolator ein geeignetes Signal an den Digital-Analog-Wand!er. Damit ist dieser in der Lage, die vom Interpolator empfangenen digitalen Abtastwerte in analoge Signale umzuwandeln, die auf der hohen Wortgeschwindigkeit und der vom Inter-

130CU2/QS63

K. Shenoi 3-3

polator nach Fig. 6 erzeugten niedrigeren Bitanzahl beruhen.

Aufgrund der Arbeitsweise der Schnittstelleneinrichtung hat das rekursive Filter zweiten Grades nach Fig. 6 einen Frequenzgang innerhalb von - 22 dB zwischen 0 und 3 kHz. Der Frequenzgang des Interpolators beginnt oberhalb von 4 kHz stark abzufallen und liegt bei etwa 28 kHz bei -40 dB bei einer Dämpfung von -80 dB bei 32 kHz, 64 kHz und 96 kHz. Die Dämpfung, die das rekursive Filter bewirkt, ist besser als -40 dB für andere Frequenzen innerhalb des Spektrums bis zu 512 kHz.

Wie man sieht, leistet der beschriebene Interpolator eine weitaus

bessere Dämpfung in seinem Durchlaßband als der obener erwähnte lineare Interpolator, der manchmal als dreieckiges Fenster bezeichnet wird. Im wesentlichen liefert der Interpolator eine erhöhte Wortgeschwindigkeit und eine glatte Näherung für die Werte zwischen den Wörtern, so daß keine abrupten Obergänge in dem Signal auftreten, das dem Digital-Analog-Wandler zugeführt wird. Auf diese Weise bewirkt der Interpolator eine glatte Näherung zwischen aufeinanderfolgenden Wörtern, von denen jedes einen gewichteten Wert des Analogsignals darstellt, um sicherzustellen, daß der Digital-Analog-Wandler das ursprüngliche Analogsignal signalgetreu wiedergibt.

Die in den Figuren 4 und 6 gezeigte Konfiguration des rekursiven

Filters ermöglicht es, die Koeffizienten zur Analog-Digital-Wand-

-K
lung auf eine Form von 2 zu beschränken. Auf diese Weise wird kein Multiplizierer benötigt. Es ist selbstverständlich die Funktion des rekursiven Filters, so wie es im Interpolator verwendet wird, die Werte von aufeinanderfolgenden Abtastwerten des Eingangsignals zu bestimmen, in dem es im wesentlichen die Vorzeichen von algebraischen Produkten, die vom Eingangssignal und von vorhergehenden Eingangssignalen abgeleitet sind, bildet. Den obigen Überlegungen

13Q0U/0S63

K. Shenoi 3-3

folgend, erhält man in jedem Falle keine Produkte, die algebraisch addiert werden, sondern man führt eine Division durch und verwendet das Fehlersignal der Dividierer, um die Multiplikation mit dem Kehrwert des Teil Verhältnisses anzunähern.

Es wird nochmals darauf hingewiesen, daß die rekursiven Filter bekannter Art tatsächlich Multiplizierer verwenden, die relativ teuer und schwierig zu realisieren sind. Im obigen Filter kann man eine Division anwenden, die normalerweise mit Geräusch verbunden ist. Die Geräuschleistung wird aber wesentlich reduziert und außerhalb der Bandbreite des Systems gehalten. Dies ist bedingt durch die Schnittstelleneinrichtung, die das Eingangswort wiederholt, und durch den Aufbau des rekursiven Filters.

Bei der Schaltung nach Fig. 6 ist die Zahl der am Ausgang erscheinenden Bits mit 11 angegeben. Es erscheint offensichtlich, daß die elf Bits auf irgendeine kleinere Zahl herabgesetzt werden können, wie zum Beispiel drei oder vier durch Anwendungen wohlbekannter digitaler Verfahren. Das Ausgangssignal des rekursiven Filters mit elf Bits ist ausreichend, insofern als damit eine reduzierte Anzahl von Bits bereitgestellt wird innerhalb des begrenzten Durchlaßbereichs des rekursiven Filters. Die elf Bits können weiter reduziert werden, beispielsweise in einer zusätzlichen Stufe 95 am Ausgang des Filters, die ähnlich den Stufen R₁ oder R₂ aufgebaut ist und ein Ausgangssignal mit nur drei oder 4 Bits liefert, wobei sie die niedrigstwertigen Bits in einer Rückkopplungsschleife verwendet, um Fehler zu korrigieren.

Der in Fig. 6 gezeigte Filteraufbau hat, abgesehen von der Realisierung jedes der Blöcke Yp R,> Y₂, R₂ und F, das allgemeine Format eines rekursiven Filters zweiter Ordnung, welches durch Trans-

130042/0563

K. Shenoi 3-3

formation eines Butterworth-Tiefpaßfilters in sein digitales Äquivalent entstanden ist.

Ein weiteres AusfUhrungsbeispiel des rekursiven Filters des Interpolators zeigt die Fig. 9. Dort werden Paralleladdierer 100 bis 105 verwendet. Jeder der Paralleladdierer ist in der Lage, sechzehn Bit-Wörter zu addieren. Die Register Y, und Y₂ werden mit der Eingangstaktfrequenz von 1,024 MHz mit dem Ergebnis der jeweils vorgeschalteten Addierer geladen. Die Dividierer R₁ und R₂ haben wiederum die oben beschriebene Form und dividieren auch durch die gleichen Divisoren.

Das Eingangssignal für Ij kommt von der Schnittstelleneinrichtung in Fig. 6, und Ij speichert jedes ankommende Wort mit N Bits. Die Arbeitsgeschwindigkeit ist durch die längste Kette der Addierer bestimmt, die hier aus drei Addierern 100, 101 und 102 besteht, wobei die Kette dieser Länge mit den oben angegebenen Frequenzen vereinbar ist. Die Anzahl der Bits ist mit N bezeichnet (wobei N = 16 ist), und Null-Bits werden hinzugefügt, um das Vorzeichen-Bit zu erweitern, so daß das Ausgangssignal des Addierers 103 auf N Bits erweitert wird. Dieses Verfahren ist bekannt und kann derart durchgeführt werden, daß das dem reduzierten Bitwort zugeordnete Vorzeichen-Bit wiederholt wird. Wie oben erfordern die Addierer 103 und 105, die mit den Dividierern Rj und R₂ zusammenarbeiten, Wörter mit N Bits zum Addieren, so daß zu den höchstwertigen Bits Null-Bits hinzugefügt werden, bevor die Wörter den Addierern 103 und 105 zugeführt werden. Auch dies ist ein bekanntes Verfahren; Die Schaltung nach Fig. 9 ist besonders gut geeignet zur Realisierung in hochintegrierter Technik (LSI) unter Verwendung der MOS Technologie hoher Dichte.

Die Fig. 10 zeigt eine AusfUhrungsform des rekursiven Filters des Interpolators, die eine Recheneinheit (200) im Multiplexbetrieb

130042/0563

- 35 -

K. Shenoi 3-3

verwendet. Für jegliche Arithmetik und Zahlendarstellung wird dabei die Zweierkomplement-Form verwendet. Die Eingabe zum Datenbus liber I₁ kommt von der Schnittstelleneinrichtung, beispielsweise in Fig. 6.

In Fig. 11 ist das Zeitdiagramm zur Erläuterung der Arbeitsweise der Multiplex-Recheneinheit 200 nach Fig. 10 dargestellt. In der Fig. 11 ist ein Abtastintervall ( £s>\ Mikrosekunde) in mindestens sechs Zeitabschnitte (TSO bis TS6) unterteilt. Die mit Y₁ und Y₂ bezeichneten Einheiten sind Register ebenso wie F. Diese Bezeichnungsweise ist verwendet, um mit der obenstehenden Beschreibung konsistent zu sein. Die Signalverarbeitung geschieht dabei in der oben angegebenen Reihenfolge Yj, R₁. Y«t Ro und F. In Fig. 10 werden die von R₁ und R„ auszuübenden Funktionen entsprechend der Zeitabschnitte der Logik geteilt. Somit ist R₁ als R₁A und R₁B bezeichnet und ist im wesentlichen ein einziges Register, dessen Funktionen zeitgesteuert sind. In ähnlicher Weise ist R₂ als R₂A und R₂B bezeichnet. Es wird darauf hingewiesen, daß die Arbeitsweise einer im Zeitmultiplex betriebenen Recheneinheit 200 bekannt ist und daher die grundsätzliche Arbeitsweise, wie sie nun beschrieben wird, leicht verständlich ist.

Praktisch in jedem Zeitabschnitt führt die Schaltung einen Arbeitsschritt durch. Daher werden in einem gegebenen Zeitabschnitt aer Bus A und der Bus B aus geeigneten Registern, die nach Fig. 10 mit den ihnen zugeordneten Busleitungen verbunden sind, geladen. Der Arbeitsschritt erfolgt dadurch, daß ein geeigneter Befehl (plus oder minus) an die Recheneinheit 200 gegeben wird. Am Ende des jeweiligen Zeitabschnitts schließt die Recheneinheit 200 den befohlenen Arbeitsschritt ab und gibt das Ergebnis an eine Ausgangsbusleitung C, über die das geeignete Register geladen wird. Das Verfahren des Zeitmulti-

13ÖCU2/0563

K. Shenoi 3-3

plexbetriebs durch Verwendung dreier Busleitungen, wie zum Beispiel A, B und C)im Zeitmultiplex ist bekannt und läßt sich aufgrund der folgenden Arbeitsschrittfolge leicht verstehen.

Das Eingangsregister I₁ empfängt ein digitales Signal von der Schnittstelleneinrichtung und speichert die N Bits des Worts. Das Register Y₁ ist ebenfalls ein N-Bit-Register, wobei N = 16 ist, jedoch kann N auch 13 Bits oder mehr sein.

Das Register R₁ besteht aus einem 4-Bit-Register R₁B und einem (N - 4) Bit-Register R₁A. Das Register Y₂ hat ebenso wie das Register Yj sechzehn Bits. Das Register R₂ besteht aus einem 5-Bit-Register R₂B und einem (N - 5) Bit-Register RjA. Wie erwähnt werden alle Rechenoperationen im Zweierkomplement durchgeführt,und somit wird die notwendige Vorzeichenerweiterung und das Anhängen von Null-Bits wie üblich verwendet, um alle Wörter mit N Bits zu verarbeiten.

Wie im Zusammenhang mit Fig. 9 erwähnt, sind beide Verfahren wohl bekannt und brauchen hier nicht im einzelnen erläutert zu werden. Das mit F bezeichnete Register ist gleich den Registern Y₁ und Y₂ und für sechzehn Bits geeignet.

Die nachstehende Arbeitsschrittfolge wird, wie in Fig. 11 durch Angabe der einzelnen Zeitabschnitte gezeigt, in jedem Zeitabschnitt durchgeführt. Mit A, B und C sind im folgenden die Inhalte der entsprechend benannten Busleitungen bezeichnet:

130042/0663

K. Shenoi 3-3

Zeitabschnitt 0: Zeitabschnitt 1: Zeitabschnitt 2: Zeitabschnitt 3: Zeitabschnitt 4: Zeitabschnitt 5:

Start

Lade A mit I

B mit

Befehl an die Recheneinheit 200

Addiere C = A + B

Ende Start

Lade A mit Y₁

B mit F C=A-B Lade C in A₁ Ende

Start

Lade A mit Y₁

Lade B mit (R₁B) C = A + B

Lade C in

(R₁A) + (R₁B) Ende

Start

Lade A mit (R₁A) Lade B mit (RgA) C = A + B

Lade C in F

Ende

Start

Lade A mit RjA Lade B mit Y₂ Lade C in Y₂ Ende

Start

Lade A mit RgB Lade B mit Y₂ Lade C in (R₂A) + R₂B) Ende

C π A + B

C = A + B

130(K2/OS63

K. Shenoi 3-3

Diese Folge von Arbeitsschritten zeigt, daß das gesamte rekursive Filter durch Verwendung einer im Zeitmultiplex betriebenen Recheneinheit, wie in den Figuren 10 und 11 dargestellt, verwirklicht werden kann. Außer dieser AusfUhrungsform gibt es eine Vielzahl anderer AusfDhrungsformen, die im Rahmen der vorliegenden Erfindung liegen.

130042/0-56 3

Claims

Patentanwalt
Dip!.-Phys. Leo Thul
Kurze Straße 8
7000 Stuttgart 30

K. Shenoi-B.P.Agrawal 3-3

INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

Patentansprüche

/l. Interpolator, insbesondere zur Verwendung im Empfangsweg einer digitalen Fernsprech-Teilnehmerschaltung, zur Erhöhung der Wortgeschwindigkeit eines aus einer Vielzahl digitaler Wörter mit gleicher Bitanzahl bestehenden digitalen Eingangssignals, dadurch gekennzeichnet, daß er besteht aus:

- einer Schnittstelleneinrichtung (60, Fig. 4), die jedes Wort des digitalen Eingangssignals mehrmals wiederholt und dazwischen eine feste Anzahl von Wörtern mit einheitlichem Bitwert Null" einfügt, die jeweils ebensoviele Bits wie jedes Wort des digitalen Eingangssignals hat, derart, daß am Ausgang der Schnittstelleneinrichtung in einem vorgegebenen Muster Wörter mit der erhöhten Wortgeschwindigkeit auftreten, und

- einem rekursiven digitalen Filter mit Tiefpaßverhalten, das das Ausgangssignal der Schnittstelleneinrichtung zu einem gefilterten digitalen Signal der gleichen erhöhten Wortgeschwindigkeit verarbeitet, dessen Wörter eine kleinere Anzahl von Bits haben als die am Ausgang der Schnittstelleneinrichtung auftretenden Wörter, wobei

nTo.so 130042/0563

K. Shenoi 3-3

der übergang zwischen aufeinanderfolgenden Wörtern geglättet ist.
2. Interpolator nach Anspruch 1, dadurch gekennzeichnet, daß bei einem Eingangswort X die Wörter mit der erhöhten Wortgeschwindigkeit in dem vorgegebenen Muster

X,0,0 O_n, X, 0,0 O_n X, 0,0 O_n

auftreten, wobei O_n das letzte der festen Anzahl von Wörtern mit dem einheitlichen Bitwert Null ist.
3. Interpolator nach Anspruch 2, dadurch gekennzeichnet, daß die feste Anzahl gleich drei ist und somit das vorgegebene Muster

X,0,0,0,X,0,0,0 X,0,0,0.

entsteht.
4. Interpolator nach Anspruch 3, dadurch gekennzeichnet, daß für jedes Eingangswort 32 Wörter im vorgegebenen Muster am Ausgang der Schnittstelleneinrichtung (60) auftreten.
5. Interpolator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das rekursive digitale Tiefpaßfilter (Fig. 4, F (Z)) ein rekursives digitales Filter zweiten Grades ist mit einer Filterkurve, die einer Butterworth-Filterkurve eines Analogfilters entspricht.

130042/0563

K. Shenoi 3-3
6. Interpolator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das rekursive digitale Tiefpaßfilter (Fig. 4, F (Z)) zwischen seinem Eingang und seinem Ausgang eine übertragungsfunktion F (Z) hat gemäß

wobei G₁=Z"⁴, und G₂=2~⁵,

Z~ eine Verzögerung um eine Wortperiode bei der erhöhten Wortgeschwindigkeit, und

eine Verzögerung um
Wortgeschwindigkeit

_2
Z eine Verzögerung um zwei Wortperioden bei der erhöhten

ist.
7. Interpolator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das digitale Eingangssignal eine Wortgeschwindigkeit von 32 kHz hat, wobei ein Wart aus mindestens dreizehn Bits besteht. " ·
8. Interpolator nach Anspruch 7, dadurch gekennzeichnet, daß die erhöhte Wortgeschwindigkeit 1,024 MHz beträgt, wobei ein Wort weniger als dreizehn Bits enthält.
9. Interpolator nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das rekursive digitale Tiefpaßfilter (Fig. 4, F(Z)) eine übertragungsfunktion F(Z) hat gemäß:

1300A2/0563 original inspected

K. Shenoi 3-3

wobei G₁=Z"⁴, G₂=2~⁵.

Al eine Konstante, A2 eine Konstante,

Z eine Verzögerung um eine Wortperiode bei der erhöh

ten Wortgeschwindigkeit, und

eine Verzögerung um zwe·
ten Wortgeschwindigkeit

_2
Z eine Verzögerung um zwei Wortperioden bei der erhöh·

ist.
10. Interpolator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Schnittstelleneinrichtung (60, Fig. 4) ein Register (62) enthält, in welches die Bits der Wörter des digitalen Eingangssignals jeweils parallel eingespeichert werden, ferner Mittel (63, 64) zum mehrfachen Auslesen derein Wort darstellenden Bits und zum Einfügen von Null-Bits nach jedem ausgelesenen Wort, derart, daß in dem vorgegebenen Muster Wörter des Eingangssignals gefolgt von der festen Anzahl der Wörter mit einheitlichem Bitwert Null entstehen.
11. Interpolator nach Anspruch 10, dadurch gekennzeichnet, daß die feste Anzahl gleich drei ist.
12. Interpolator nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das rekursive digitale Tiefpaßfilter (Fig. 6) besteht aus:

einem ersten Akkumulator (y·,), der an einem ersten Eingang das digitale Ausgangssignal der Schnittstelleneinrichtung (60) und an einem zweiten Eingang ein rückge-

130042/0563

K. Shenoi 3-3

koppeltes Steuersignal empfängt und an seinem Ausgang ein die Summe der Eingangssignale darstellendes erstes digitales Signal abgibt,

einer ersten Dividierschaltung (Rl) , die das digitale Ausgangssignal des ersten Akkumulators (yl) empfängt und durch einen Faktor 2 dividiert, wobei K eine ganze Zahl ist, indem sie die notwendige Anzahl der niedrigstwertigen Bits löscht und ein erstes dividiertes Ausgangssignal mit weniger Bits als das Ausgangssignal des ersten Akkumulators (yl) abgibt,

einen zweiten Akkumulator (y2), der das erste dividierte Ausgangssignal empfängt, und dessen Bitanzahl auf die Anzahl von Bits erhöht, die das Ausgangssignal des ersten Akkumulators (yl) hat,

einer zweiten Dividierschaltung (R2), die dem zweiten Akkumulator (y2) nachgeschaltet ist und dessen Ausgangssignal mit. der erhöhten Bitanzahl durch einen anderen Faktor 2 dividiert und ein zweites dividiertes Ausgangssignal abgibt, das weniger Bits als das erste dividierte Ausgangssignal hat,

einem Rückkopplungsakkumulator (F), der das erste und das zweite dividierte Ausgangssignal empfängt und ein deren Summe darstellendes Signal als das rückgekoppelte Steuersignal an den zweiten Eingang des ersten Akkumulators (yl) abgibt, der damit das an seinem ersten Eingang empfangene zu filternde Ausgangssignal der Schnittstelleneinrichtung verändert (Fig. 6).

!30042/0 563 or,g,nal

K. Shenoi 3-3
13. Interpolator nach Anspruch 12, dadurch gekennzeichnet, daß die erste Dividierschaltung (Rl) ein Register enthält, das bei jeder Division die gelöschten Bits speichert'und daß diese gespeicherten Bits einem Eingang dieser Dividierschaltung (Rl) zugeführt werden, um das darauffolgende Ausgangssignal des ersten Akkumulators (yl) mit den gelöschten Bits der vorhergegangenen Division zu verändern, bevor es dividiert wird (Fig. 6).
14. Interpolator nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß auch die zweite Dividiertschaltung (R2) die Division durch Löschen einer bestimmten Anzahl von niedrigstwertigen Bits durchführt, daß sie ein Register zum Speichern der gelöschten Bits enthält und daß diese gespeicherten Bits einem Eingang dieser Dividierschaltung (R2) zugeführt werden, um das darauffolgende Ausgangssignal des zweiten Akkumulators (y2) mit den gelöschten Bits der vorhergegangenen Division zu verändern, bevor es dividiert wird (Fig. 6).
15. Interpolator nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die erste Dividierschaltung (Rl) durch einen Faktor 2 dividiert und die zweite Dividierschaltung (R2) durch einen Faktor 2⁵.

130CU2/Q563