JP2003115749A - 波形整形回路 - Google Patents
波形整形回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
- H04L25/03834—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0283—Filters characterised by the filter structure
- H03H17/0286—Combinations of filter structures
- H03H17/0291—Digital and sampled data filters
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Abstract
(57)【要約】
【課題】 小型かつ処理速度の速いデジタルナイキスト
フィルタの提供を目的とする。 【解決手段】 デジタルナイキストフィルタ内の遅延素
子における遅延を入力信号のシンボルレートに同期さ
せ、かつフィルタ内の各々のタップにおけるフィルタリ
ング係数をサンプリングクロックに同期させて所定の手
順に従い順次選択することにより、タップ数を（１／オ
ーバーサンプリング数）に低減する。
フィルタの提供を目的とする。 【解決手段】 デジタルナイキストフィルタ内の遅延素
子における遅延を入力信号のシンボルレートに同期さ
せ、かつフィルタ内の各々のタップにおけるフィルタリ
ング係数をサンプリングクロックに同期させて所定の手
順に従い順次選択することにより、タップ数を（１／オ
ーバーサンプリング数）に低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、符号伝送装置に使
用される波形整形回路に関する。
用される波形整形回路に関する。
【０００２】
【従来の技術】デジタル符号伝送装置における重要な構
成要素として、信号の周波数領域では阻止帯域での減衰
量を等リプルとし、時間領域では符号間干渉を０に近似
するデータ伝送用の波形整形回路（以下、“ナイキスト
(Nyquist)フィルタ”と称する）がある。
成要素として、信号の周波数領域では阻止帯域での減衰
量を等リプルとし、時間領域では符号間干渉を０に近似
するデータ伝送用の波形整形回路（以下、“ナイキスト
(Nyquist)フィルタ”と称する）がある。
【０００３】従来のデジタルナイキストフィルタの構成
例を図１のブロック図に示す。同図に基づいて、かかる
デジタルナイキストフィルタの構成を説明すれば以下の
通りである。まず、シンボルレート信号生成器（１）
は、デジタルナイキストフィルタの動作の基準となるク
ロック信号を分周してシンボルレート信号を生成する回
路である。因みに、シンボルレート信号とは、入力信号
のシンボル周波数に同期した信号を意味するものであ
る。一般に、後述するアナログ／デジタル変換器がいわ
ゆる“オーバーサンプリング”動作をする場合、クロッ
ク信号の周波数はシンボルレート（シンボル周波数）の
整数倍となる。図１に示す回路例では、説明の便宜上、
シンボルレートを１Ｈｚとし、クロック信号の周波数を
３Ｈｚと仮定している。なお、この場合のオーバーサン
プリング数Ｍは、 Ｍ＝（クロック信号周波数）／（シンボル周波数）＝３ と定義される。
例を図１のブロック図に示す。同図に基づいて、かかる
デジタルナイキストフィルタの構成を説明すれば以下の
通りである。まず、シンボルレート信号生成器（１）
は、デジタルナイキストフィルタの動作の基準となるク
ロック信号を分周してシンボルレート信号を生成する回
路である。因みに、シンボルレート信号とは、入力信号
のシンボル周波数に同期した信号を意味するものであ
る。一般に、後述するアナログ／デジタル変換器がいわ
ゆる“オーバーサンプリング”動作をする場合、クロッ
ク信号の周波数はシンボルレート（シンボル周波数）の
整数倍となる。図１に示す回路例では、説明の便宜上、
シンボルレートを１Ｈｚとし、クロック信号の周波数を
３Ｈｚと仮定している。なお、この場合のオーバーサン
プリング数Ｍは、 Ｍ＝（クロック信号周波数）／（シンボル周波数）＝３ と定義される。
【０００４】アナログ／デジタル変換器（以下、単に
“ＡＤＣ”と称する）（２）は、入力するアナログ信号
を、例えば８ビットや１６ビット等の所定のビット数か
らなるデジタル信号に量子化変換する回路である。従っ
て、ＡＤＣ（２）からは、かかるビットの数に応じたデ
ジタル信号が出力されることになる。つまり、インパル
ス発生器（３）以降の回路は、ＡＤＣ（２）からのデジ
タル変換出力の各ビット毎に具備されることになる。
“ＡＤＣ”と称する）（２）は、入力するアナログ信号
を、例えば８ビットや１６ビット等の所定のビット数か
らなるデジタル信号に量子化変換する回路である。従っ
て、ＡＤＣ（２）からは、かかるビットの数に応じたデ
ジタル信号が出力されることになる。つまり、インパル
ス発生器（３）以降の回路は、ＡＤＣ（２）からのデジ
タル変換出力の各ビット毎に具備されることになる。
【０００５】インパルス発生器（３）は、入力信号のシ
ンボルレートで変化するＡＤＣ（２）からのデジタル変
換出力を、クロック信号の周波数で変化するインパルス
状の信号に変換する回路である。また、遅延素子（４）
は、かかるインパルス状の信号についてサンプリングク
ロックに同期した遅延を与える回路であり、係数乗算器
（５）は、予め定めたフィルタリング係数を遅延素子
（４）の各々のタップ毎に、その出力に乗算する回路で
あり、加算器（６）は、各タップの係数乗算器（５）か
らの出力を加算する回路である。
ンボルレートで変化するＡＤＣ（２）からのデジタル変
換出力を、クロック信号の周波数で変化するインパルス
状の信号に変換する回路である。また、遅延素子（４）
は、かかるインパルス状の信号についてサンプリングク
ロックに同期した遅延を与える回路であり、係数乗算器
（５）は、予め定めたフィルタリング係数を遅延素子
（４）の各々のタップ毎に、その出力に乗算する回路で
あり、加算器（６）は、各タップの係数乗算器（５）か
らの出力を加算する回路である。
【０００６】続いて、図１に示すデジタルナイキストフ
ィルタの動作を以下に説明する。先ず、アナログ入力信
号は、ＡＤＣ（２）によって所定のデジタル信号に変換
される。ＡＤＣ（２）は、サンプリングレートが３Ｈｚ
のクロック信号でアナログ／デジタル変換動作を実行す
るが、同回路の出力を許容するイネーブル(Enable)端子
に、１Ｈｚのシンボルレート信号が印加されているの
で、ＡＤＣ（２）からのデジタル出力はかかるシンボル
レートに同期して変化する。
ィルタの動作を以下に説明する。先ず、アナログ入力信
号は、ＡＤＣ（２）によって所定のデジタル信号に変換
される。ＡＤＣ（２）は、サンプリングレートが３Ｈｚ
のクロック信号でアナログ／デジタル変換動作を実行す
るが、同回路の出力を許容するイネーブル(Enable)端子
に、１Ｈｚのシンボルレート信号が印加されているの
で、ＡＤＣ（２）からのデジタル出力はかかるシンボル
レートに同期して変化する。
【０００７】ＡＤＣ（２）からのデジタル出力は、続い
てインパルス発生器（３）に入力され、３Ｈｚのクロッ
ク信号に同期したインパルス列に変換される。インパル
ス発生器（３）における入力信号Ｓjの様子を図２
（ａ）、出力信号Ｘnの様子を図２（ｂ）の各々のタイ
ムチャートに示す。なお、図２では、理解を容易にすべ
く入出力信号を０を含む＋３から−３までの７段階に量
子化した振幅値で示しているが、実際のインパルス発生
器（３）の入出力は、かかる振幅値を所定のビット数で
符号化した各々のビットについて“１”又は“０”の論
理レベルの信号であることは言うまでもない。
てインパルス発生器（３）に入力され、３Ｈｚのクロッ
ク信号に同期したインパルス列に変換される。インパル
ス発生器（３）における入力信号Ｓjの様子を図２
（ａ）、出力信号Ｘnの様子を図２（ｂ）の各々のタイ
ムチャートに示す。なお、図２では、理解を容易にすべ
く入出力信号を０を含む＋３から−３までの７段階に量
子化した振幅値で示しているが、実際のインパルス発生
器（３）の入出力は、かかる振幅値を所定のビット数で
符号化した各々のビットについて“１”又は“０”の論
理レベルの信号であることは言うまでもない。
【０００８】図１に示す回路の出力をＹnとすると、Ｙn
は、同図に示すデジタルフィルタの各々のタップを経た
信号の総和であるため次式のような形で表現できる。 Ｙn＝Ｃ1,0 Ｘn＋Ｃ1,1 Ｘn-1＋Ｃ1,2 Ｘn-2＋Ｃ2,0 Ｘn-3 ＋Ｃ2,1 Ｘn-4＋Ｃ2,2 Ｘn-5 ＝ΣＣ1,k Ｘn-k＋ΣＣ2,k Ｘn-k-3 …（１） （但し、上式において総和記号“Σ”は、添え字ｋにつ
いてｋ＝０から２までの総和(summation）を表してお
り、以下の説明に記載される数式中の“Σ”についても
同様の意味を表すものと定義する。） 式（１）においてｎは整数であり、クロック信号による
１サンプリング周期毎に＋１が加算される値である。ま
た、各係数Ｃ1,0からＣ2,2は、図１に示す各々の係数乗
算器（５）に予め定められたフィルタリング係数であ
る。
は、同図に示すデジタルフィルタの各々のタップを経た
信号の総和であるため次式のような形で表現できる。 Ｙn＝Ｃ1,0 Ｘn＋Ｃ1,1 Ｘn-1＋Ｃ1,2 Ｘn-2＋Ｃ2,0 Ｘn-3 ＋Ｃ2,1 Ｘn-4＋Ｃ2,2 Ｘn-5 ＝ΣＣ1,k Ｘn-k＋ΣＣ2,k Ｘn-k-3 …（１） （但し、上式において総和記号“Σ”は、添え字ｋにつ
いてｋ＝０から２までの総和(summation）を表してお
り、以下の説明に記載される数式中の“Σ”についても
同様の意味を表すものと定義する。） 式（１）においてｎは整数であり、クロック信号による
１サンプリング周期毎に＋１が加算される値である。ま
た、各係数Ｃ1,0からＣ2,2は、図１に示す各々の係数乗
算器（５）に予め定められたフィルタリング係数であ
る。
【０００９】ところで、図１のデジタルフィルタにおけ
る各々のタップ毎の信号Ｘi（Ｘn〜Ｘn-5）は、図２
（ｂ）に示すタイムチャートから明らかな如く次式によ
って表すことができる。 Ｘi＝Ｘi（ｉmod３＝０），Ｘi＝０（ｉmod３≠０） …（２） ここで、“mod”(modulo)は、整数をある整数で割った
ときの余りによって、整数全体を分類することに用いる
演算子である。即ち“ｉmod３”は、整数ｉを３で割っ
たときの余り０，１，２によって、整数ｉを３つのグル
ープに分類したものである。
る各々のタップ毎の信号Ｘi（Ｘn〜Ｘn-5）は、図２
（ｂ）に示すタイムチャートから明らかな如く次式によ
って表すことができる。 Ｘi＝Ｘi（ｉmod３＝０），Ｘi＝０（ｉmod３≠０） …（２） ここで、“mod”(modulo)は、整数をある整数で割った
ときの余りによって、整数全体を分類することに用いる
演算子である。即ち“ｉmod３”は、整数ｉを３で割っ
たときの余り０，１，２によって、整数ｉを３つのグル
ープに分類したものである。
【００１０】つまり、式（２）は、信号Ｘiの添え字ｉ
を３で割ったときの余りが０のとき（例えば、図２
（ｂ）中のＸ0，Ｘ3，Ｘ6，…）だけＸi＝Ｘiとなり、
余りが０以外の１または２のとき（例えば、図２（ｂ）
中のＸ1，Ｘ2，Ｘ4，…）Ｘi＝０となることを意味して
いる。続いて、式（１）右辺第１項のＸの添え字（ｎ−
ｋ）に着目すると、ｋは０，１，２の３値しか採り得な
いのでｋ＝ｎmod３として、これを式（１）右辺第１項
のＸの添え字ｎ−ｋに代入すると次式のようになる。
を３で割ったときの余りが０のとき（例えば、図２
（ｂ）中のＸ0，Ｘ3，Ｘ6，…）だけＸi＝Ｘiとなり、
余りが０以外の１または２のとき（例えば、図２（ｂ）
中のＸ1，Ｘ2，Ｘ4，…）Ｘi＝０となることを意味して
いる。続いて、式（１）右辺第１項のＸの添え字（ｎ−
ｋ）に着目すると、ｋは０，１，２の３値しか採り得な
いのでｋ＝ｎmod３として、これを式（１）右辺第１項
のＸの添え字ｎ−ｋに代入すると次式のようになる。
【００１１】ｎ−ｋ＝ｎ−（ｎmod３） …（３）
さらに、式（３）を３で割った余りをとると下式のよう
になる。 （ｎ−ｋ）mod３＝（ｎ−（ｎmod３））mod３＝０ これは、整数ｎからｎを３で割った余り引いた数を更に
３で割り、その余りを求めていることに他ならないので
上式に示す如く結果は０となる。
になる。 （ｎ−ｋ）mod３＝（ｎ−（ｎmod３））mod３＝０ これは、整数ｎからｎを３で割った余り引いた数を更に
３で割り、その余りを求めていることに他ならないので
上式に示す如く結果は０となる。
【００１２】従って、これらの結果と上記式（２）の条
件より、ｋがｋ＝ｎmod３のときにのみＸn-k＝Ｘn-kと
なり、ｋがｋ＝ｎmod３以外のときはＸn-k＝０となる。
よって、式（１）の右辺の第１項は以下のように簡略化
する事ができる。 ΣＣ1,k Ｘn-k＝Ｃ1,(nmod3) Ｘn-(nmod3) …（４） ここで、図１におけるインパルス発生器（３）の入出力
信号に着目すると、図２からも明らかな如く、出力がＸ
0，Ｘ3，Ｘ6，…のときの入力信号のみに意味があるこ
とが判る。よって、式（４）における出力信号Ｘは、入
力信号Ｓを用いて次のように表すことができる。
件より、ｋがｋ＝ｎmod３のときにのみＸn-k＝Ｘn-kと
なり、ｋがｋ＝ｎmod３以外のときはＸn-k＝０となる。
よって、式（１）の右辺の第１項は以下のように簡略化
する事ができる。 ΣＣ1,k Ｘn-k＝Ｃ1,(nmod3) Ｘn-(nmod3) …（４） ここで、図１におけるインパルス発生器（３）の入出力
信号に着目すると、図２からも明らかな如く、出力がＸ
0，Ｘ3，Ｘ6，…のときの入力信号のみに意味があるこ
とが判る。よって、式（４）における出力信号Ｘは、入
力信号Ｓを用いて次のように表すことができる。
【００１３】Ｘn-(nmod3)＝Ｓj …（５）
但し、Ｊは整数であり１シンボル周期毎＋１される値で
ある。上記式（５）を式（４）に代入すると、式（１）
の右辺第１項は以下のように表すことができる。 ΣＣ1,k Ｘn-k＝Ｃ1,(nmod3) Ｓj …（６） 次に、式（１）の右辺第２項について、Ｘの添え字（ｎ
−ｋ−３）に着目する。この場合も前記第１項のときと
同様にｋ＝ｎmod３とすると、 ｎ−ｋ−３＝ｎ−（ｎmod３）−３ と表すことができるから、これを３で割った余りを採る
と （ｎ−ｋ−３）mod３＝（ｎ−（ｎmod３）−３）mod３
＝０ となる。
ある。上記式（５）を式（４）に代入すると、式（１）
の右辺第１項は以下のように表すことができる。 ΣＣ1,k Ｘn-k＝Ｃ1,(nmod3) Ｓj …（６） 次に、式（１）の右辺第２項について、Ｘの添え字（ｎ
−ｋ−３）に着目する。この場合も前記第１項のときと
同様にｋ＝ｎmod３とすると、 ｎ−ｋ−３＝ｎ−（ｎmod３）−３ と表すことができるから、これを３で割った余りを採る
と （ｎ−ｋ−３）mod３＝（ｎ−（ｎmod３）−３）mod３
＝０ となる。
【００１４】よって、式（２）の条件より、ｋがｋ＝ｎ
mod３のときにのみ Ｘn-k-3＝Ｘn-k-3 となり、ｋがｋ≠ｎmod３のときは Ｘn-k-3＝０ となる。よって、式（１）の右辺第２項は、右辺第１項
と同様に以下のように簡略化する事ができる。
mod３のときにのみ Ｘn-k-3＝Ｘn-k-3 となり、ｋがｋ≠ｎmod３のときは Ｘn-k-3＝０ となる。よって、式（１）の右辺第２項は、右辺第１項
と同様に以下のように簡略化する事ができる。
【００１５】
ΣＣ2,k Ｘn-k-3＝Ｃ2,(nmod3) Ｘn-(nmod)-3 …（７）
また、右辺第２項についても、図１のインパルス発生器
（３）の入力信号Ｓにより、その出力信号Ｘを表すと下
式のようになる。 Ｘn-(nmod3)-3＝Ｓj-1 …（８） よって、上記の式（７）及び（８）より、式（１）の右
辺第２項は次のように表すことができる。
（３）の入力信号Ｓにより、その出力信号Ｘを表すと下
式のようになる。 Ｘn-(nmod3)-3＝Ｓj-1 …（８） よって、上記の式（７）及び（８）より、式（１）の右
辺第２項は次のように表すことができる。
【００１６】
ΣＣ2,k Ｘn-k-3＝Ｃ2,(nmod3) Ｓj-1 …（９）
以上の結果から、最終的に出力信号Ｙｎを表す式（１）
は、式（６）及び（９）より次のように簡略化して表す
ことができる。 Ｙn＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１０） 上式に示された出力信号Ｙｎは、必要に応じてデジタル
／アナログ変換器（図示せず）に供給され、波形整形処
理が施されたアナログ信号として再生される。
は、式（６）及び（９）より次のように簡略化して表す
ことができる。 Ｙn＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１０） 上式に示された出力信号Ｙｎは、必要に応じてデジタル
／アナログ変換器（図示せず）に供給され、波形整形処
理が施されたアナログ信号として再生される。
【００１７】図１に示す回路において、フィルタのタッ
プ数Ｎの値（図１の回路ではＮ＝６）や、フィルタリン
グ係数Ｃ1,0からＣ2,2の値を適切な数値とすることによ
って、所望の次数のフィルタ特性を実現することができ
るのである。このようなデジタルナイキストフィルタに
おいて、フィルタ特性が複雑かつ高次なものとなると、
タップ数が増加して回路規模が著しく大きくなるという
問題があった。また、かかる回路規模の増大に伴い回路
中に含まれる遅延素子や係数乗算器による遅延時間の総
和が増加し、フィルタ全体の動作速度が低下するという
問題も生じた。
プ数Ｎの値（図１の回路ではＮ＝６）や、フィルタリン
グ係数Ｃ1,0からＣ2,2の値を適切な数値とすることによ
って、所望の次数のフィルタ特性を実現することができ
るのである。このようなデジタルナイキストフィルタに
おいて、フィルタ特性が複雑かつ高次なものとなると、
タップ数が増加して回路規模が著しく大きくなるという
問題があった。また、かかる回路規模の増大に伴い回路
中に含まれる遅延素子や係数乗算器による遅延時間の総
和が増加し、フィルタ全体の動作速度が低下するという
問題も生じた。
【００１８】
【発明が解決しようとする課題】本発明は、かかる不具
合を解消するものであり、回路規模が小さく動作速度の
速いデジタルナイキストフィルタを提供することを目的
とする。
合を解消するものであり、回路規模が小さく動作速度の
速いデジタルナイキストフィルタを提供することを目的
とする。
【００１９】
【課題を解決するための手段】本発明は、アナログ入力
信号をサンプリングして波形処理を行う波形整形回路で
あって、前記入力信号をサンプリングクロックに基づい
てサンプリングしてデジタル化するアナログデジタル変
換回路と、前記アナログデジタル変換回路の出力信号に
対して前記入力信号のシンボルレートに同期した遅延を
与える少なくとも１つの遅延回路と、前記遅延回路の入
力および出力信号の各々に所定の係数を乗じて少なくと
も２つの乗算出力を得る乗算回路と、前記乗算出力を加
算する加算回路と、予め定めた複数の特性値の内の何れ
かを前記サンプリングクロックに同期して順次選択して
前記所定の係数とする係数選択回路とを含むことを特徴
とする。
信号をサンプリングして波形処理を行う波形整形回路で
あって、前記入力信号をサンプリングクロックに基づい
てサンプリングしてデジタル化するアナログデジタル変
換回路と、前記アナログデジタル変換回路の出力信号に
対して前記入力信号のシンボルレートに同期した遅延を
与える少なくとも１つの遅延回路と、前記遅延回路の入
力および出力信号の各々に所定の係数を乗じて少なくと
も２つの乗算出力を得る乗算回路と、前記乗算出力を加
算する加算回路と、予め定めた複数の特性値の内の何れ
かを前記サンプリングクロックに同期して順次選択して
前記所定の係数とする係数選択回路とを含むことを特徴
とする。
【００２０】
【発明の実施の形態】本発明によるデジタルナイキスト
フィルタの第１の実施例を図３のブロック図に示す。ま
ず、図３に基づいて本実施例の構成を説明する。但し、
シンボルレート信号生成器（１０）および、アナログ／
デジタル変換器（以下、単に“ＡＤＣ”と称する）（２
０）については、前述の図１に示す従来回路とその機能
及び動作が同じであるため説明を省略する。
フィルタの第１の実施例を図３のブロック図に示す。ま
ず、図３に基づいて本実施例の構成を説明する。但し、
シンボルレート信号生成器（１０）および、アナログ／
デジタル変換器（以下、単に“ＡＤＣ”と称する）（２
０）については、前述の図１に示す従来回路とその機能
及び動作が同じであるため説明を省略する。
【００２１】Ｄ型フリップフロップ（以下、単に“ＤＦ
Ｆ”と称する）（３０）は、クロック信号の立ち上がり
或いは立ち下がりで入力（Ｄ）の論理レベルをラッチし
てこれを出力（Ｑ）の論理レベルとする、いわゆる１ク
ロックパルス分の遅延(Delay)を生み出すフリップフロ
ップである。但し、本実施例においては、ＤＦＦ（３
０）にその出力を許容或いは禁止するイネーブル(ENABL
E)信号の入力端子を設け、かかる入力端子にシンボルレ
ート信号生成器（１０）からのシンボルレート信号が供
給される構成となっている。
Ｆ”と称する）（３０）は、クロック信号の立ち上がり
或いは立ち下がりで入力（Ｄ）の論理レベルをラッチし
てこれを出力（Ｑ）の論理レベルとする、いわゆる１ク
ロックパルス分の遅延(Delay)を生み出すフリップフロ
ップである。但し、本実施例においては、ＤＦＦ（３
０）にその出力を許容或いは禁止するイネーブル(ENABL
E)信号の入力端子を設け、かかる入力端子にシンボルレ
ート信号生成器（１０）からのシンボルレート信号が供
給される構成となっている。
【００２２】前述の如く、ＡＤＣ（２０）は、入力する
アナログ信号を、クロック信号に従ってサンプリング
し、例えば８ビットや１６ビット等の所定のビット数か
らなるデジタル信号に変換する回路である。従って、Ａ
ＤＣ（２０）のデジタル変換出力（ＤＡＴ）からは、か
かるビットの数に応じたデジタル信号が出力されること
になる。つまり、図１の場合と同様にＤＦＦ（３０）以
降の回路は、次に説明する係数生成部（４０）を除き、
ＡＤＣ（２０）からのデジタル変換出力の各ビット毎に
具備されることになる。
アナログ信号を、クロック信号に従ってサンプリング
し、例えば８ビットや１６ビット等の所定のビット数か
らなるデジタル信号に変換する回路である。従って、Ａ
ＤＣ（２０）のデジタル変換出力（ＤＡＴ）からは、か
かるビットの数に応じたデジタル信号が出力されること
になる。つまり、図１の場合と同様にＤＦＦ（３０）以
降の回路は、次に説明する係数生成部（４０）を除き、
ＡＤＣ（２０）からのデジタル変換出力の各ビット毎に
具備されることになる。
【００２３】係数生成部（４０）は、３進カウンタ（４
１）、Ｃ１係数ＲＯＭ（４２）、Ｃ２係数ＲＯＭ（４
３）から構成されている。３進カウンタ（４１）は、ク
ロック信号をカウントパルスとする、例えばバイナリー
カウンタである。同カウンタのカウントアップ出力をＱ
ｂ，Ｑａ（但し、ＱａをＬＳＢ(Least Significant Bi
t)と仮定する）とすると、Ｑｂ，Ｑａはクロックパルス
に同期して、［Ｑｂ，Ｑａ＝０，０］→［Ｑｂ，Ｑａ＝
０，１］→［Ｑｂ，Ｑａ＝１，０］→［Ｑｂ，Ｑａ＝
０，０］→…のように３進数でサイクリックに変化す
る。
１）、Ｃ１係数ＲＯＭ（４２）、Ｃ２係数ＲＯＭ（４
３）から構成されている。３進カウンタ（４１）は、ク
ロック信号をカウントパルスとする、例えばバイナリー
カウンタである。同カウンタのカウントアップ出力をＱ
ｂ，Ｑａ（但し、ＱａをＬＳＢ(Least Significant Bi
t)と仮定する）とすると、Ｑｂ，Ｑａはクロックパルス
に同期して、［Ｑｂ，Ｑａ＝０，０］→［Ｑｂ，Ｑａ＝
０，１］→［Ｑｂ，Ｑａ＝１，０］→［Ｑｂ，Ｑａ＝
０，０］→…のように３進数でサイクリックに変化す
る。
【００２４】一方、Ｃ１係数ＲＯＭ（４２）およびＣ２
係数ＲＯＭ（４３）は、そのメモリアドレスに印加され
たアドレス信号に応じて該アドレスに予め記憶されてい
るデータをデータ出力端子（ＤＡＴ）に出力する、いわ
ゆるＲＯＭ(Read Only Memory)回路である。かかるＲＯ
Ｍ回路に記憶されるデータの内容は前述のフィルタリン
グ係数であり、その内のＣ1,0，Ｃ1,1，Ｃ1,2がＣ１係
数ＲＯＭ（４２）に、Ｃ2,0，Ｃ2,1，Ｃ2,2がＣ２係数
ＲＯＭ（４３）にそれぞれ記憶されている。
係数ＲＯＭ（４３）は、そのメモリアドレスに印加され
たアドレス信号に応じて該アドレスに予め記憶されてい
るデータをデータ出力端子（ＤＡＴ）に出力する、いわ
ゆるＲＯＭ(Read Only Memory)回路である。かかるＲＯ
Ｍ回路に記憶されるデータの内容は前述のフィルタリン
グ係数であり、その内のＣ1,0，Ｃ1,1，Ｃ1,2がＣ１係
数ＲＯＭ（４２）に、Ｃ2,0，Ｃ2,1，Ｃ2,2がＣ２係数
ＲＯＭ（４３）にそれぞれ記憶されている。
【００２５】各々のＲＯＭ回路におけるメモリアドレス
と、同ＲＯＭ回路に記憶された各フィルタリング係数と
の関係を図４に示す。なお、ＲＯＭ回路のメモリ領域は
図４に示す事例に限定されるものではなく、実現するフ
ィルタの次数が増加した場合は、必要とするフィルタリ
ング係数の数も増えるため、当然にＲＯＭ回路のアドレ
ス並びにデータを記憶するメモリ領域も増加する。
と、同ＲＯＭ回路に記憶された各フィルタリング係数と
の関係を図４に示す。なお、ＲＯＭ回路のメモリ領域は
図４に示す事例に限定されるものではなく、実現するフ
ィルタの次数が増加した場合は、必要とするフィルタリ
ング係数の数も増えるため、当然にＲＯＭ回路のアドレ
ス並びにデータを記憶するメモリ領域も増加する。
【００２６】本実施例では、上記３進カウンタ（４１）
のカウントアップ出力がＣ１係数ＲＯＭ（４２）および
Ｃ２係数ＲＯＭ（４３）のアドレスに接続され、これら
のＲＯＭ回路からのデータ出力（ＤＡＴ）は、それぞれ
乗算器（５１）、乗算器（５２）に接続されている。乗
算器（５１）は、ＤＦＦ（３０）への入力信号ＳjとＣ
１係数ＲＯＭ（４２）からの出力データとの乗算を行う
回路であり、乗算器（５２）は、ＤＦＦ（３０）からの
出力信号Ｓj-1と前述のＣ２係数ＲＯＭ（４３）からの
出力データとの乗算を行う回路である。また、加算器
（６０）は、これら２つの乗算器の各々の出力を加算す
る回路である。なお、これらの乗算並びに加算の演算処
理は、デジタルデータであるＳj及びＳj-1を構成する各
ビット毎に行われることは言うまでもない。
のカウントアップ出力がＣ１係数ＲＯＭ（４２）および
Ｃ２係数ＲＯＭ（４３）のアドレスに接続され、これら
のＲＯＭ回路からのデータ出力（ＤＡＴ）は、それぞれ
乗算器（５１）、乗算器（５２）に接続されている。乗
算器（５１）は、ＤＦＦ（３０）への入力信号ＳjとＣ
１係数ＲＯＭ（４２）からの出力データとの乗算を行う
回路であり、乗算器（５２）は、ＤＦＦ（３０）からの
出力信号Ｓj-1と前述のＣ２係数ＲＯＭ（４３）からの
出力データとの乗算を行う回路である。また、加算器
（６０）は、これら２つの乗算器の各々の出力を加算す
る回路である。なお、これらの乗算並びに加算の演算処
理は、デジタルデータであるＳj及びＳj-1を構成する各
ビット毎に行われることは言うまでもない。
【００２７】図３に示す実施例においては、図１に示し
た従来例と同じく、フィルタ全体の動作の基準となるサ
ンプリングクロックとして周波数３Ｈｚのクロック信号
を用い、入力信号のシンボルレートとして１Ｈｚの周波
数を採用している。従って、本実施例においてもオーバ
ーサンプリング数Ｍは、 Ｍ＝（クロック信号周波数）／（シンボル周波数）＝３ となる。
た従来例と同じく、フィルタ全体の動作の基準となるサ
ンプリングクロックとして周波数３Ｈｚのクロック信号
を用い、入力信号のシンボルレートとして１Ｈｚの周波
数を採用している。従って、本実施例においてもオーバ
ーサンプリング数Ｍは、 Ｍ＝（クロック信号周波数）／（シンボル周波数）＝３ となる。
【００２８】さらに、図３に示すフィルタ回路の基本と
なるフィルタリング特性も、図１に示したフィルタ回路
と同一の特性であるものと仮定する。従って、本実施例
によって実現し得るデジタルナイキストフィルタの理論
上の構成はタップ数がＮ＝６であり、各々のタップにお
けるフィルタリング係数は、図１の場合と同様の値であ
るＣ1,0〜Ｃ2,2の６つの値を持つものと仮定する。
なるフィルタリング特性も、図１に示したフィルタ回路
と同一の特性であるものと仮定する。従って、本実施例
によって実現し得るデジタルナイキストフィルタの理論
上の構成はタップ数がＮ＝６であり、各々のタップにお
けるフィルタリング係数は、図１の場合と同様の値であ
るＣ1,0〜Ｃ2,2の６つの値を持つものと仮定する。
【００２９】但し、本実施例の構成は、これらのタップ
数やフィルタリング係数の値に限定されるものではな
い。すなわち、かかる諸条件は、いわゆる設計時におけ
る変更事項であり、所望のフィルタ特性を実現するため
に種々の値を採り得るものであることは言うまでもな
い。次に、図３のブロック図に示す実施例の動作を以下
に説明する。
数やフィルタリング係数の値に限定されるものではな
い。すなわち、かかる諸条件は、いわゆる設計時におけ
る変更事項であり、所望のフィルタ特性を実現するため
に種々の値を採り得るものであることは言うまでもな
い。次に、図３のブロック図に示す実施例の動作を以下
に説明する。
【００３０】先ず、アナログ入力信号は、ＡＤＣ（２
０）によって所定のビット数のデジタル信号に変換され
る。ＡＤＣ（２０）は、サンプリングレートが３Ｈｚの
クロック信号に同期してアナログ／デジタル変換動作を
実行するが、同回路の出力を許容するイネーブル(Enabl
e)端子には、シンボルレート信号生成器（１０）からの
シンボルレート信号が供給されている。従って、ＡＤＣ
（２０）のデジタル出力は、かかるシンボルレート信号
（１Ｈｚ）に同期して変化する。
０）によって所定のビット数のデジタル信号に変換され
る。ＡＤＣ（２０）は、サンプリングレートが３Ｈｚの
クロック信号に同期してアナログ／デジタル変換動作を
実行するが、同回路の出力を許容するイネーブル(Enabl
e)端子には、シンボルレート信号生成器（１０）からの
シンボルレート信号が供給されている。従って、ＡＤＣ
（２０）のデジタル出力は、かかるシンボルレート信号
（１Ｈｚ）に同期して変化する。
【００３１】続いて、ＡＤＣ（２０）からのデジタル出
力はＤＦＦ（３０）に印加される。ＤＦＦ（３０）は、
前述の如く、クロック信号によって入力（Ｄ）をラッチ
して出力するＤタイプのフリップフロップであるが、図
３の回路ではその出力がシンボルレート信号生成器（１
０）からのシンボルレート信号によって禁止／許容され
ている。従って、ＤＦＦ（３０）の出力（Ｑ）には、シ
ンボルレート信号の１周期毎に入力（Ｄ）の論理レベル
がセットされることになる。ところで、シンボルレート
信号の１周期は、前述のオーバーサンプリング数Ｍ（Ｍ
＝３）が示す通り、サンプリングパルスであるクロック
信号の３周期分に相当する。つまり、ＤＦＦ（３０）の
入力信号をＳjとすると、その出力信号は１シンボル周
期前（サンプリングパルスに換算して３クロック前）の
入力信号Ｓj-1となる。
力はＤＦＦ（３０）に印加される。ＤＦＦ（３０）は、
前述の如く、クロック信号によって入力（Ｄ）をラッチ
して出力するＤタイプのフリップフロップであるが、図
３の回路ではその出力がシンボルレート信号生成器（１
０）からのシンボルレート信号によって禁止／許容され
ている。従って、ＤＦＦ（３０）の出力（Ｑ）には、シ
ンボルレート信号の１周期毎に入力（Ｄ）の論理レベル
がセットされることになる。ところで、シンボルレート
信号の１周期は、前述のオーバーサンプリング数Ｍ（Ｍ
＝３）が示す通り、サンプリングパルスであるクロック
信号の３周期分に相当する。つまり、ＤＦＦ（３０）の
入力信号をＳjとすると、その出力信号は１シンボル周
期前（サンプリングパルスに換算して３クロック前）の
入力信号Ｓj-1となる。
【００３２】一方、クロック信号（３Ｈｚ）は、係数生
成部（４０）にも入力し、係数生成部（４０）内の３進
カウンタ（４１）にカウントクロックとして供給され
る。前述のごとく、３進カウンタ（４１）のカウントア
ップ出力であるバイナリ値Ｑａ，Ｑｂは、Ｃ１係数ＲＯ
Ｍ（４２）及びＣ２係数ＲＯＭ（４３）のメモリアドレ
スに接続されている。このため、これら２つのＲＯＭ回
路のメモリアドレスは、３進カウンタ（４１）のカウン
トアップに応じてサイクリックに変化する。また、Ｃ１
係数ＲＯＭ（４２）及びＣ２係数ＲＯＭ（４３）からの
出力データ、即ち図４に示した各フィルタリング係数
も、かかるメモリアドレスの動きに応じてサイクリック
に変化する。
成部（４０）にも入力し、係数生成部（４０）内の３進
カウンタ（４１）にカウントクロックとして供給され
る。前述のごとく、３進カウンタ（４１）のカウントア
ップ出力であるバイナリ値Ｑａ，Ｑｂは、Ｃ１係数ＲＯ
Ｍ（４２）及びＣ２係数ＲＯＭ（４３）のメモリアドレ
スに接続されている。このため、これら２つのＲＯＭ回
路のメモリアドレスは、３進カウンタ（４１）のカウン
トアップに応じてサイクリックに変化する。また、Ｃ１
係数ＲＯＭ（４２）及びＣ２係数ＲＯＭ（４３）からの
出力データ、即ち図４に示した各フィルタリング係数
も、かかるメモリアドレスの動きに応じてサイクリック
に変化する。
【００３３】そして、Ｃ１係数ＲＯＭ（４２）、Ｃ２係
数ＲＯＭ（４３）からの出力データは、それぞれ乗算器
（５１）或いは乗算器（５２）において、ＤＦＦ（３
０）の入力信号Ｓj、或いは出力信号Ｓj-1と乗算され
る。その後、これら２つの乗算結果は、加算器（６０）
において対応する各々のビット毎に加算処理が為されて
出力信号Ｙnとなる。
数ＲＯＭ（４３）からの出力データは、それぞれ乗算器
（５１）或いは乗算器（５２）において、ＤＦＦ（３
０）の入力信号Ｓj、或いは出力信号Ｓj-1と乗算され
る。その後、これら２つの乗算結果は、加算器（６０）
において対応する各々のビット毎に加算処理が為されて
出力信号Ｙnとなる。
【００３４】以上説明した３進カウンタ（４１）のカウ
ントアップ動作と、上記２つのＲＯＭ回路におけるメモ
リアドレスと出力されるデータの変化、およびＤＦＦ
（３０）の入力信号Ｓjと出力信号Ｓj-1との関係を図５
のタイムチャートに示す。以上の処理によって生成され
た出力信号Ｙnは、必要に応じてデジタル／アナログ変
換器（図示せず）に供給され、波形整形処理が施された
アナログ信号として再生される。
ントアップ動作と、上記２つのＲＯＭ回路におけるメモ
リアドレスと出力されるデータの変化、およびＤＦＦ
（３０）の入力信号Ｓjと出力信号Ｓj-1との関係を図５
のタイムチャートに示す。以上の処理によって生成され
た出力信号Ｙnは、必要に応じてデジタル／アナログ変
換器（図示せず）に供給され、波形整形処理が施された
アナログ信号として再生される。
【００３５】最後に、図３に示す回路の出力信号Ｙ
nが、図１に示した従来例によるデジタルナイキストフ
ィルタの出力と等しいことを証明する。先ず、乗算器
（５１）の出力をＡとおくと、ＡはＤＦＦ（３０）への
入力信号Ｓjと、Ｃ１係数ＲＯＭ（４２）からの出力デ
ータであるフィルタリング係数Ｃ1 ,0，Ｃ1,1，Ｃ1,2と
の乗算結果であるので、次式のように表すことができ
る。
nが、図１に示した従来例によるデジタルナイキストフ
ィルタの出力と等しいことを証明する。先ず、乗算器
（５１）の出力をＡとおくと、ＡはＤＦＦ（３０）への
入力信号Ｓjと、Ｃ１係数ＲＯＭ（４２）からの出力デ
ータであるフィルタリング係数Ｃ1 ,0，Ｃ1,1，Ｃ1,2と
の乗算結果であるので、次式のように表すことができ
る。
【００３６】Ａ＝Ｃ1,(nmod3) Ｓj …（１１）
同様に、乗算器（５２）の出力をＢとおくと、ＢはＤＦ
Ｆ（３０）からの出力信号Ｓj-1と、Ｃ２係数ＲＯＭ
（４３）からの出力データＣ2,0，Ｃ2,1，Ｃ2,2との乗
算結果であるため次のように表すことができる。 Ｂ＝Ｃ2,(nmod3) Ｓj-1 …（１２） ここで図３に示す回路の出力Ｙｎは、乗算器（５１）及
び乗算器（５２）の各々の出力を加算器（６０）で加算
したものであるのであり、 Ｙn＝Ａ＋Ｂ …（１３） と表すことができる。
Ｆ（３０）からの出力信号Ｓj-1と、Ｃ２係数ＲＯＭ
（４３）からの出力データＣ2,0，Ｃ2,1，Ｃ2,2との乗
算結果であるため次のように表すことができる。 Ｂ＝Ｃ2,(nmod3) Ｓj-1 …（１２） ここで図３に示す回路の出力Ｙｎは、乗算器（５１）及
び乗算器（５２）の各々の出力を加算器（６０）で加算
したものであるのであり、 Ｙn＝Ａ＋Ｂ …（１３） と表すことができる。
【００３７】以上に示した式（１１）から式（１３）を
まとめると、図３に示す回路の出力Ｙnは次のようにな
る。 Ｙn＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１４） かかる式（１４）は、前述の式（１０）に示した従来か
らのデジタルナイキストフィルタの出力Ｙnと等しい。
これによって、図３に示す本実施例による回路は、図１
に示した従来のデジタルナイキストフィルタと等しい動
作を示すものであることが証明されたことになる。
まとめると、図３に示す回路の出力Ｙnは次のようにな
る。 Ｙn＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１４） かかる式（１４）は、前述の式（１０）に示した従来か
らのデジタルナイキストフィルタの出力Ｙnと等しい。
これによって、図３に示す本実施例による回路は、図１
に示した従来のデジタルナイキストフィルタと等しい動
作を示すものであることが証明されたことになる。
【００３８】以上説明したように、本実施例によれば従
来Ｎのタップ数を必要としたデジタルナイキストフィル
タにおいて、タップ数をＮ／Ｍ（Ｍはオーバーサンプリ
ング数）に低減することが可能となる。これによって高
次のデジタルナイキストフィルタを構成する場合であっ
てもフィルタの回路規模を小型化することができる。ま
た、回路を構成する素子数の低減に伴って処理速度のス
ピードも向上する。
来Ｎのタップ数を必要としたデジタルナイキストフィル
タにおいて、タップ数をＮ／Ｍ（Ｍはオーバーサンプリ
ング数）に低減することが可能となる。これによって高
次のデジタルナイキストフィルタを構成する場合であっ
てもフィルタの回路規模を小型化することができる。ま
た、回路を構成する素子数の低減に伴って処理速度のス
ピードも向上する。
【００３９】次に、本発明に基づくデジタルナイキスト
フィルタの第２の実施例を図６のブロック図に示す。第
２の実施例においても、図１の従来例および図３の第１
実施例と同じく、フィルタ全体の動作の基準となるサン
プリングクロックとして周波数３Ｈｚのクロック信号を
用い、入力信号のシンボルレートとして１Ｈｚの周波数
を採用している。さらに、フィルタ回路の基本となるフ
ィルタリング特性も、これらのフィルタ回路と同一の特
性であるものと仮定する。従って、本実施例によって実
現し得るデジタルナイキストフィルタの理論上の構成は
タップ数がＮ＝６であり、各々のタップにおけるフィル
タリング係数は、図１および図３の場合と同様にＣ1,0
〜Ｃ2,2の６つの値を持つものと仮定する。なお、いう
までもなく、これらの要件はいわゆる設計変更事項であ
り、本実施例はかかる構成要件に限定されるものではな
い。
フィルタの第２の実施例を図６のブロック図に示す。第
２の実施例においても、図１の従来例および図３の第１
実施例と同じく、フィルタ全体の動作の基準となるサン
プリングクロックとして周波数３Ｈｚのクロック信号を
用い、入力信号のシンボルレートとして１Ｈｚの周波数
を採用している。さらに、フィルタ回路の基本となるフ
ィルタリング特性も、これらのフィルタ回路と同一の特
性であるものと仮定する。従って、本実施例によって実
現し得るデジタルナイキストフィルタの理論上の構成は
タップ数がＮ＝６であり、各々のタップにおけるフィル
タリング係数は、図１および図３の場合と同様にＣ1,0
〜Ｃ2,2の６つの値を持つものと仮定する。なお、いう
までもなく、これらの要件はいわゆる設計変更事項であ
り、本実施例はかかる構成要件に限定されるものではな
い。
【００４０】図６に基づいて第２の実施例の構成を説明
する。まず、図６の回路はシンボルレート生成器（１
０）、アナログ／デジタル変換器（２０）、Ｄ型フリッ
プフロップ（３０）、加算器（６０）、係数乗算器（７
０）、および出力走査器（８０）から構成されている。
かかる構成において、シンボルレート生成器（１０）、
ＡＤＣ（２０）、ＤＦＦ（３０）、加算器（６０）は、
図３に示す第１の実施例中の構成要素と同じであるた
め、明細書記載の冗長を避けるべく、これらの構成要素
についての説明は省略する。
する。まず、図６の回路はシンボルレート生成器（１
０）、アナログ／デジタル変換器（２０）、Ｄ型フリッ
プフロップ（３０）、加算器（６０）、係数乗算器（７
０）、および出力走査器（８０）から構成されている。
かかる構成において、シンボルレート生成器（１０）、
ＡＤＣ（２０）、ＤＦＦ（３０）、加算器（６０）は、
図３に示す第１の実施例中の構成要素と同じであるた
め、明細書記載の冗長を避けるべく、これらの構成要素
についての説明は省略する。
【００４１】図６において、係数乗算器（７０）は、予
め定めたフィルタリング係数をＤＦＦ（３０）の入力側
と出力側の各々の信号に乗算する回路である。図６に示
す各々の係数乗算器（７０）において、上段の係数乗算
器のペアにはフィルタリング係数Ｃ1,0およびＣ2,0が、
中段のペアにはフィルタリング係数Ｃ1,1およびＣ
2,1が、下段のペアにはフィルタリング係数Ｃ1,2および
Ｃ2,2がそれぞれセットされている。
め定めたフィルタリング係数をＤＦＦ（３０）の入力側
と出力側の各々の信号に乗算する回路である。図６に示
す各々の係数乗算器（７０）において、上段の係数乗算
器のペアにはフィルタリング係数Ｃ1,0およびＣ2,0が、
中段のペアにはフィルタリング係数Ｃ1,1およびＣ
2,1が、下段のペアにはフィルタリング係数Ｃ1,2および
Ｃ2,2がそれぞれセットされている。
【００４２】また、出力走査器（８０）は、図６の各々
の加算器（６０）からの出力をクロック信号（３Ｈｚ）
に同期して順次サイクリックに走査する回路である。な
お、いうまでもなく、図６の上段、中段、下段の各々に
示すＤＦＦ（３０）、係数乗算器（７０）、加算器（６
０）からなる回路群、および出力走査器（８０）は、Ａ
ＤＣ（２０）からのデジタル変換出力信号の各ビット毎
に具備されているものとする。
の加算器（６０）からの出力をクロック信号（３Ｈｚ）
に同期して順次サイクリックに走査する回路である。な
お、いうまでもなく、図６の上段、中段、下段の各々に
示すＤＦＦ（３０）、係数乗算器（７０）、加算器（６
０）からなる回路群、および出力走査器（８０）は、Ａ
ＤＣ（２０）からのデジタル変換出力信号の各ビット毎
に具備されているものとする。
【００４３】続いて、図６に示す回路の動作を以下に説
明する。本実施例において、入力アナログ信号がＡＤＣ
（２０）によって所定のデジタル値に変換され、さら
に、そのデジタル信号に対してＤＦＦ（３０）でシンボ
ルレートに同期した遅延が与えられる点については、図
３に示した第１の実施例の場合と同様である。但し、本
実施例の場合は、ＡＤＣ（２０）からのデジタル変換出
力は、図６に示す上段、中段、及び下段の３つの回路群
に同時に供給され、各々の回路群に含まれるＤＦＦ（３
０）によって、１シンボル周期に相当する遅延が付加さ
れることになる。
明する。本実施例において、入力アナログ信号がＡＤＣ
（２０）によって所定のデジタル値に変換され、さら
に、そのデジタル信号に対してＤＦＦ（３０）でシンボ
ルレートに同期した遅延が与えられる点については、図
３に示した第１の実施例の場合と同様である。但し、本
実施例の場合は、ＡＤＣ（２０）からのデジタル変換出
力は、図６に示す上段、中段、及び下段の３つの回路群
に同時に供給され、各々の回路群に含まれるＤＦＦ（３
０）によって、１シンボル周期に相当する遅延が付加さ
れることになる。
【００４４】これら３つの回路群においては、各々のＤ
ＦＦ（３０）の入力信号Ｓjおよび出力信号Ｓj-1に対し
て、それぞれ係数乗算器（７０）によるフィルタリング
係数Ｃ1,0〜Ｃ1,2およびＣ2,0〜Ｃ2,2の乗算処理が為さ
れる。そして、各回路群では、各々ペアとなっている係
数乗算器（７０）の出力が、それぞれの回路群に含まれ
る加算器（６０）によって加算され、各々の加算結果Ｙ
0〜Ｙ2は各回路群からの出力信号として出力走査器（８
０）に集線される。
ＦＦ（３０）の入力信号Ｓjおよび出力信号Ｓj-1に対し
て、それぞれ係数乗算器（７０）によるフィルタリング
係数Ｃ1,0〜Ｃ1,2およびＣ2,0〜Ｃ2,2の乗算処理が為さ
れる。そして、各回路群では、各々ペアとなっている係
数乗算器（７０）の出力が、それぞれの回路群に含まれ
る加算器（６０）によって加算され、各々の加算結果Ｙ
0〜Ｙ2は各回路群からの出力信号として出力走査器（８
０）に集線される。
【００４５】出力走査器（８０）は、各回路群からの出
力信号Ｙ0〜Ｙ2をクロック信号に同期した速度で順次走
査し、これを本実施例によるフィルタ回路の出力信号Ｙ
nとして出力する。つまり、図６に示す回路の出力には
各回路群からの出力信号が、クロック信号に同期し、Ｙ
0→Ｙ1→Ｙ2→Ｙ0→…としてサイクリックに表れること
になる。
力信号Ｙ0〜Ｙ2をクロック信号に同期した速度で順次走
査し、これを本実施例によるフィルタ回路の出力信号Ｙ
nとして出力する。つまり、図６に示す回路の出力には
各回路群からの出力信号が、クロック信号に同期し、Ｙ
0→Ｙ1→Ｙ2→Ｙ0→…としてサイクリックに表れること
になる。
【００４６】以上の処理によって生成された出力信号Ｙ
nは、必要に応じてデジタル／アナログ変換器（図示せ
ず）に供給され、波形整形処理が施されたアナログ信号
として再生される。最後に、第２の実施例においても、
その出力信号Ｙnが従来例によるフィルタ回路の出力と
等しくなることを証明する。
nは、必要に応じてデジタル／アナログ変換器（図示せ
ず）に供給され、波形整形処理が施されたアナログ信号
として再生される。最後に、第２の実施例においても、
その出力信号Ｙnが従来例によるフィルタ回路の出力と
等しくなることを証明する。
【００４７】図６に示すフィルタ回路の出力信号Ｙ
nは、各々の加算器（６０）の出力Ｙ0，Ｙ1，Ｙ2を、ク
ロック信号に同期して順次繰り返しスイッチングするこ
とにより得られるものである。従って、Ｙnは次のよう
に表すことができる。 Ｙn＝Ｙ(nmod3) …（１５） 一方、各々の加算器（６０）の出力信号Ｙ(nmod3)は、
ＤＦＦ（３０）の入力信号Ｓjに、フィルタリング係数
Ｃ1,0，Ｃ1,1，Ｃ1,2をそれぞれ乗じたものと、ＤＦＦ
（３０）の出力信号Ｓj-1に、フィルタリング係数
Ｃ2,0，Ｃ2,1，Ｃ2,2をそれぞれ乗じたものとを加算し
たものである。よってＹ(nmod3)は、 Ｙ(nmod3)＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１６） として表すことができる。
nは、各々の加算器（６０）の出力Ｙ0，Ｙ1，Ｙ2を、ク
ロック信号に同期して順次繰り返しスイッチングするこ
とにより得られるものである。従って、Ｙnは次のよう
に表すことができる。 Ｙn＝Ｙ(nmod3) …（１５） 一方、各々の加算器（６０）の出力信号Ｙ(nmod3)は、
ＤＦＦ（３０）の入力信号Ｓjに、フィルタリング係数
Ｃ1,0，Ｃ1,1，Ｃ1,2をそれぞれ乗じたものと、ＤＦＦ
（３０）の出力信号Ｓj-1に、フィルタリング係数
Ｃ2,0，Ｃ2,1，Ｃ2,2をそれぞれ乗じたものとを加算し
たものである。よってＹ(nmod3)は、 Ｙ(nmod3)＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１６） として表すことができる。
【００４８】以上の式（１５）及び（１６）より、出力
信号Ｙnは次のようになる。 Ｙn＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１７） そして、上記式（１７）は、式（１０）に示した従来例
によるデジタルナイキストフィルタの出力信号Ｙnと等
しいことになる。以上説明したように、本実施例によれ
ば各々の回路群に含まれる加算器（６０）からの出力
を、出力走査器（８０）がサンプリングクロックに同期
して走査する。このため、各々の加算器（６０）の処理
速度は、サンプリングレートの１／Ｍ（Ｍ；オーバーサ
ンプリング数）、即ち入力信号のシンボルレートで良い
ことになる。因みに、図３に示した第１の実施例では、
フィルタリング係数がＲＯＭ回路からサンプリングクロ
ックに同期して順次更新されるため、加算器はサンプリ
ングレートで動作しなければならない。
信号Ｙnは次のようになる。 Ｙn＝Ｃ1,(nmod3) Ｓj＋Ｃ2,(nmod3) Ｓj-1 …（１７） そして、上記式（１７）は、式（１０）に示した従来例
によるデジタルナイキストフィルタの出力信号Ｙnと等
しいことになる。以上説明したように、本実施例によれ
ば各々の回路群に含まれる加算器（６０）からの出力
を、出力走査器（８０）がサンプリングクロックに同期
して走査する。このため、各々の加算器（６０）の処理
速度は、サンプリングレートの１／Ｍ（Ｍ；オーバーサ
ンプリング数）、即ち入力信号のシンボルレートで良い
ことになる。因みに、図３に示した第１の実施例では、
フィルタリング係数がＲＯＭ回路からサンプリングクロ
ックに同期して順次更新されるため、加算器はサンプリ
ングレートで動作しなければならない。
【００４９】従って、第１実施例の最大動作サンプリン
グレートをＦｍａｘとすると、これと同一処理速度の加
算器を用いて本実施例のデジタルフィルタを構成した場
合、デジタルフィルタ回路の最大動作サンプリングレー
トはＦｍａｘ×Ｍとなる。つまり、本実施例によればフ
ィルタ回路の動作スピードをＭ倍に高めることが可能と
なるのである。
グレートをＦｍａｘとすると、これと同一処理速度の加
算器を用いて本実施例のデジタルフィルタを構成した場
合、デジタルフィルタ回路の最大動作サンプリングレー
トはＦｍａｘ×Ｍとなる。つまり、本実施例によればフ
ィルタ回路の動作スピードをＭ倍に高めることが可能と
なるのである。
【００５０】
【発明の効果】以上詳述した如く、本発明の第１の実施
例によればデジタルナイキストフィルタを構成するタッ
プ数を低減し、回路の小型化や省電力化、並びに処理速
度の向上を図ることができる。また、本発明の第２の実
施例によれば、従来と同じスピードの回路素子を用いた
場合でも、デジタルナイキストフィルタの処理速度を大
幅に向上させることが可能となる。
例によればデジタルナイキストフィルタを構成するタッ
プ数を低減し、回路の小型化や省電力化、並びに処理速
度の向上を図ることができる。また、本発明の第２の実
施例によれば、従来と同じスピードの回路素子を用いた
場合でも、デジタルナイキストフィルタの処理速度を大
幅に向上させることが可能となる。
【図１】図１は、従来のデジタルナイキストフィルタの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図２は、図１の回路のインパルス発生器におけ
る入出力信号を示すタイムチャートである。
る入出力信号を示すタイムチャートである。
【図３】図３は、本発明に基づくデジタルナイキストフ
ィルタの第１の実施例を示すブロック図である。
ィルタの第１の実施例を示すブロック図である。
【図４】図４は、図３のブロック図に示す係数ＲＯＭ回
路におけるアドレスと記憶されたデータとの関係を表す
メモリ構成図である。
路におけるアドレスと記憶されたデータとの関係を表す
メモリ構成図である。
【図５】図５は、図３のブロック図に示す係数生成部周
辺の動きを表すタイムチャートである。
辺の動きを表すタイムチャートである。
【図６】図６は、本発明に基づくデジタルナイキストフ
ィルタの第２の実施例を示すブロック図である。
ィルタの第２の実施例を示すブロック図である。
１０ …シンボルレート信号生成器
２０ …アナログ／デジタル変換器
３０ …Ｄ型フリップフロップ
４０ …係数生成部
４１ …３進カウンタ
４２ …Ｃ１係数ＲＯＭ
４３ …Ｃ２係数ＲＯＭ
５１ …乗算器
５２ …乗算器
６０ …加算器
７０ …係数乗算器
８０ …出力走査器
Claims (3)
- 【請求項１】 アナログ入力信号をサンプリングして波
形処理を行う波形整形回路であって、 前記入力信号をサンプリングクロックに基づいてサンプ
リングしてデジタル化するアナログデジタル変換回路
と、 前記アナログデジタル変換回路の出力信号に対して前記
入力信号のシンボルレートに同期した遅延を与える少な
くとも１つの遅延回路と、 前記遅延回路の入力および出力信号の各々に所定の係数
を乗じて少なくとも２つの乗算出力を得る乗算回路と、 前記乗算出力を加算する加算回路と、 予め定めた複数の特性値の内の何れかを前記サンプリン
グクロックに同期して順次選択して前記所定の係数とす
る係数選択回路と、を含むことを特徴とする波形整形回
路。 - 【請求項２】 前記係数選択回路は、前記サンプリング
クロックを計数するカウンタ回路と、前記複数の特性値
が所定のアドレスに記憶された少なくとも１つの記憶回
路とを含み、 前記記憶回路のアドレスは、前記カウンタ回路からの計
数出力に応じて指定され、該アドレスに記憶された特性
値が前記所定の係数であることを特徴とする請求項１に
記載の波形整形回路。 - 【請求項３】 アナログ入力信号をオーバーサンプリン
グ値Ｍでサンプリングして波形処理を行う波形整形回路
であって、 前記入力信号をサンプリングクロックに基づいてサンプ
リングしてデジタル化するアナログデジタル変換回路
と、 前記アナログデジタル変換回路の出力信号に対して前記
入力信号のシンボルレートに同期した遅延を与える少な
くとも１つの遅延回路と、前記遅延回路の入力および出
力信号の各々に所定の係数を乗じて少なくとも２つの乗
算出力を得る係数乗算回路と、前記乗算出力を加算する
加算回路と、を備えてなるＭ個の波形処理回路と、 前記Ｍ個の波形処理回路の出力を前記サンプリングクロ
ックに基づいて走査する出力走査回路と、を含むことを
特徴とする波形整形回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001308869A JP2003115749A (ja) | 2001-10-04 | 2001-10-04 | 波形整形回路 |
| US10/252,403 US6680683B2 (en) | 2001-10-04 | 2002-09-24 | Waveform shaping circuit |
| EP02021816A EP1300947B1 (en) | 2001-10-04 | 2002-09-27 | Digital Nyquist filter |
| DE60216692T DE60216692T2 (de) | 2001-10-04 | 2002-09-27 | Digitaler Nyquist-Filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001308869A JP2003115749A (ja) | 2001-10-04 | 2001-10-04 | 波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003115749A true JP2003115749A (ja) | 2003-04-18 |
Family
ID=19128109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001308869A Pending JP2003115749A (ja) | 2001-10-04 | 2001-10-04 | 波形整形回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6680683B2 (ja) |
| EP (1) | EP1300947B1 (ja) |
| JP (1) | JP2003115749A (ja) |
| DE (1) | DE60216692T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009506610A (ja) * | 2005-08-24 | 2009-02-12 | インターレモ ホールディング ソシエテ アノニム | 第１の三重同軸ケーブルによって搬送される第１の複数の電気信号を第２の三重同軸ケーブルに運ぶ装置 |
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|---|---|---|---|---|
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|---|---|---|---|---|
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| JP2531699B2 (ja) | 1987-09-08 | 1996-09-04 | 株式会社日立製作所 | 波形等化方式及び装置 |
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| US6067329A (en) | 1996-05-31 | 2000-05-23 | Matsushita Electric Industrial Co., Ltd. | VSB demodulator |
| US5757301A (en) * | 1997-05-01 | 1998-05-26 | National Science Council | Instability recovery method for sigma-delta modulators |
| KR100237380B1 (ko) | 1997-06-16 | 2000-01-15 | 이계철 | 고속 롬 기반 나이퀴스트 유한 임펄스 응답 필터 |
| US5905453A (en) * | 1997-08-04 | 1999-05-18 | Motorola, Inc. | Dithered sigma delta modulator having programmable full scale range adjustment |
| US6232900B1 (en) * | 1998-02-10 | 2001-05-15 | Lucent Technologies, Inc. | Second order digital filter requiring only one sigma delta modulator |
| US6208279B1 (en) * | 1998-08-17 | 2001-03-27 | Linear Technology Dorporation | Single-cycle oversampling analog-to-digital converter |
| US6154161A (en) * | 1998-10-07 | 2000-11-28 | Atmel Corporation | Integrated audio mixer |
| US6489913B1 (en) * | 2001-09-24 | 2002-12-03 | Tektronix, Inc. | Sub-ranging analog-to-digital converter using a sigma delta converter |
-
2001
- 2001-10-04 JP JP2001308869A patent/JP2003115749A/ja active Pending
-
2002
- 2002-09-24 US US10/252,403 patent/US6680683B2/en not_active Expired - Fee Related
- 2002-09-27 DE DE60216692T patent/DE60216692T2/de not_active Expired - Lifetime
- 2002-09-27 EP EP02021816A patent/EP1300947B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009506610A (ja) * | 2005-08-24 | 2009-02-12 | インターレモ ホールディング ソシエテ アノニム | 第１の三重同軸ケーブルによって搬送される第１の複数の電気信号を第２の三重同軸ケーブルに運ぶ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60216692D1 (de) | 2007-01-25 |
| US20030067406A1 (en) | 2003-04-10 |
| US6680683B2 (en) | 2004-01-20 |
| DE60216692T2 (de) | 2007-04-26 |
| EP1300947B1 (en) | 2006-12-13 |
| EP1300947A1 (en) | 2003-04-09 |
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