JPH02260033A - ブランチ予測 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本願は、計算システムの成る側面を開示するものであっ
て、これについては本願と同時に出願された以下の米国
特許出願にも記載されている。

Ｅｖａｎｃｅ　ｅｔ　ａｌ、、　ＡＮ　ＩＮＴＥＲＦＡ
ＣＥ　ＢＥＴＷＥＥＮ　Ａ　ＳＹＳＴＥＭＣＯＮＴＲＯ
Ｌ　［ＩＮＩＴ　ＡＮＤ　Ａ　５ＥＲＶＩＣＥ　ＰＲＯ
ＣＥＳＩＮＧ　ＵＮＩＴ　ＯＦＡ　ＤＩＧＩＴＡＬ　Ｃ
ＯＭＰＵＴＥＲ（ディジタルコンピューターのシステム
制御装置とサービス処理装置との間のインターフェース
）　　；、Ａｒｎｏｌｄ　ｅｔ　ａｔ、、　ＭＥＴＨＯ
ＤＡＮＤ　　ＡＰＰＡＲＡＴＵＳ　　ＦＯＲＩＮＴＥＲ
ＰＡＣＩＮＧ　　Ａ　　ＳＹＳＴＥＭ　　Ｃ０ＮＴＲ０
ＬＵＮＩＴ　　ＦＯＲＡ　　ＭＵＬＴＩＰＲＯＣＥＳＳ
ＯＲＳＹＳＴＥＭ　　ＷＩＴＨＴＨＥＣＥＮＴＲＡＬ　
ＰＲＯＣＥＳＳＩＮＧ　ＵＮＩＴＳ　（中央処理装置を
持ったマルチプロセッサーシステムのシステム制御装置
をインターフェースする方法及び装置）；Ｇａｇｌｉａ
ｒｄｏ　　ｅｔ　　ａｌ、、　　ＭＥＴＨＯＤ　　ＡＮ
Ｄ　　ｌ’１ＥＡＮｓ　　ＦＯＲＩＮＴＥＲＦＡＣＩＮ
Ｇ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　Ｆ
ＯＲＡ　ＭＵＬＴＩ−ＰＲＯＣＨＳＳＯＲＳＹＳＴＥＭ
　ＷＩＴＨＴＨＥ　ＳＹＳＴＥＭ　？ｆＡＩＮ　ＭＥＭ
ＯＲＹ（システム主メモリーを持ったマルチプロセッサ
ーシステムのシステム制御装置をインターフェースする
方法及び装置）　　；　Ｄ、　Ｆｉｔｅ　ｅｔ　ａｌ、
、　ＭＥＴＨＯＤＡＮＤ　　ＡＰＰＡＲＡＴＵＳ　　Ｆ
ＯＲＲＥＳＯＬＶＩＮＧ　　Ａ　　ＶＡＲＩＡＢＬＥ　
　ＮＵＭＢＥＲＯＦ　　ＰＯＴＥＮＴＩＡＬ　ＭＥＭＯ
ＲＹ　　ＡＣＣＥＳＳ　Ｃ０ＮＦＬＩＣＴＳ　　ＩＮ　
　ＡＰＩＰＥＬＩＮＥＤ　ＣＯＭＰＵＴＥＲＳＹＳＴＥ
Ｍ　　（パイプライン方式コンピューターシステムにお
ける可変個数の潜在的メモリーアクセス矛盾を解決する
方法及び装置）：Ｄ、　Ｆｉｔｅ　ｅｔ　ａｌ、、　Ｄ
ＨＣＯＤＩＮＧ　ＭＵＬＴＩＰＬＥ　５ＰＥＣＩＦＩＥ
Ｒ５ＩＮ　　Ａ　　ＶＡＲＩＡＢＬＥ　　ＬＥＮＧＴＨ
ｌＮ５ＴＲＵＣＴＩＯＮ　　ＡＲＣＨＩＴＥＣＴＵＲＥ
（可変長命令アーキテクチャにおける多重指定子の解読
）；　Ｄ、　Ｆｉｔｅ　ｅｔ　ａｌ、、　ＶＩＲＴＬＩ
ＡＬ　ｌＮ５ＴＲＵＣＴＩＯＮＣＡＣ）ＩＥ　ＲＥＦＩ
ＬＬ　ＡＬＧＯＲＩＴＨＭ　（仮想命令キャッシュ再補
充アルゴリズム）；　Ｍｕｒｒａｙ　ｅｔ　ａｌ、　Ｐ
ＩＰＥＬＩ）ＪＥＰＲＯＣＥＳＳＩＮＧ　ＯＦ　ＲＥＧ
ＩＳＴＥＲＡＮＤ　ＲＥＧＩＳＴＥＲＭＯＤＩＰＹＩＮ
ＧＳＰＥＣＩＦＩＥＲＳ　ＷＩＴＨＩＮ　ＴＩＩＥ　Ｓ
ＡＭＥ　ｌＮ５ＴＲＵＣＴＩＯＮ　（レジスター及び同
じ命令内のレジスター修飾指定子のパイプライン処理）
：　Ｍｕｒｒａｙ　ａｔ　ａｌ、、　ＭＵＬＴＩＰＬＥ
ＩＮＳＴＲＵＣＴＩＯＮ　ＰＲＥＰＲＯＣＥＳＳＩＮＧ
　ＳＹＳＴＥＭ葬ＩＴＨＤＡＴＡＤＥＰＥＮＤＥＮＣＹ
　ＲＥＳＯＬＵＴＩＯＮ　ＦＯＲＤＩＧＩＴＡＬ　ＣＯ
ＭＰＵＴＥ！Ｒ５（ディジタルコンピューターのデータ
依存分解能を持った多重命令処理システム）；　Ｄ、　
Ｆｉｔｅ　ｅｔａｌ、、ＰＲＥＰＲＯＣＥＳＳＩＮＧ　
　ＩＭＰＬＩｆ！Ｄ　５ＰＥＣＩＦＩＥＲ５ＩＮ　ＡＰ
ＩＰＥＬＩＮＨＤ　ＰＲＯＣＥＳＳＯＲ（パイプライン
化したプロセッサーにおける暗示指定子の前処理）；　
Ｆｏｓｓｕｍｅｔ　ａｌ、、　ＰＩＰＥＬＩＮＥＤ　Ｆ
ＬＯＡＴＩＮＧ　ＰＯＩＮＴ　ＡＤＤＥＲＦＯＲＤＩＧ
ＩＴＡＬ　Ｃｏ門ＰＵＴＥＲ（ディジタルコンピュータ
ーのパイプライン化浮動小数点加算器）；　Ｇｒｕｎｄ
ｔａａｎｎｅｔ　ａｌ、、　５ＲＬＰ　ＴＩＭＥＤ　Ｒ
ＥＧＩＳＴＥＲＦＩＬＥ　（自己計時レジスターファイ
ル）；　Ｂｅａｖｅｎ　ｅｔ　ａｌ、、　ＭＥＴＨＯＤ
　ＡＮ（ｌＡＰＰＡＲＡＴＵＳ　　ＦＯＲＤＥＴＥＣＴ
ＩＮＧ　　ＡＮＤ　　Ｃ０ＲＲＥＣＴＩＮＧ　　ＥＲＲ
ＯＲＳＩＮ　Ａ　ＰＩＰＥＬＩＮＥＤ　ＣＯＭＰＵＴＥ
ＲＳＹＳＴＥＭ　（パイプライン化コンピューターシス
テムにおいて誤りを検出し訂正する方法及び装置）；　
Ｆｌｙｎｎ　ｅｔ　ａｌ、、　ＭＥＴＨＯＤＡＮＤ月Ｅ
ＡＮＳ　ＦＯＲＡＲＢＩＴＲＡＴＩＮＧ　ＣＯＭＭＵＮ
ＩＣＡＴＩＯＮＲＥＱＵＥＳＴＳ　［ｌ５ＩＮＧ　Ａ　
ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＩＮ　ＡＭ
ＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　（マルチ
プロセッサーシステムにおいてシステム制御装置を使っ
て通信要求を調停する方法及び手段）；　Ｅ、　Ｆｉｔ
ｅ　ｅｔ　ａｔ、。

Ｃ０ＮＴＲ０Ｌ　　ＯＦ　　ＭｔｌＬＴＩＰＬＥ　　Ｆ
［ｌＮＣＴｌ０Ｎ　　ＵＮｒＴＳ　　ｌ［ＴＨＰＡＲＡ
ＬＬＥＬ　　０ＰＥＲＡＴＩＯＮ　　ＩＮ　　Ａ　　Ｍ
ＩＣＲＯＣＯＤＥＤ　　ＥＸＥＣＵＴＩＯＮＵＮＩＴ　
（マイクロコード化された実行装置における並列動作機
能付き多重機能装置の制？１１）　；　Ｗｅｂｂ。

Ｊｒ、　ｅｔ　ａｌ、、　ＰＲＯＣＥＳＳＩＮＧ　ＯＦ
　ＭＢＭＯＲＹ　ＡＣＣＥＳＳ　ＥＸ−ＣＥＰＴＩＯＮ
Ｓ讐ＩＴＨＰＲＥ−ＦＥＴＣＨＥＤ　ｌＮ５ＴＲＵＣＴ
ＩＯＮＳ　ＷＩＴＨＩＮＴＩＩＥ　ｌＮ５ＴＲＵＣＴＩ
ＯＮ　ＰＩＰＥＬＩＮＥ　ＯＦ　Ａ　ＶＴＴＵＡＬ　Ｍ
ＥＭＯＲＹＳＹＳＴＥＭ−ＢＡＳ！ｌ！Ｄ　ＤＩＧＩＴ
ＡＬ　ＣＯＭＰＵＴＥＲ（仮想記憶装置システムベース
ドディジタルコンピューターの命令パイプライン内での
先取りされた命令に伴うメモリーアクセス除外の処理）
；　Ｈｅｔｈｅｒｉｎｇｔｏｎ　ｅｔａｌ、、　ＭＥＴ
ＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ　ＦＯＲＣ０ＮＴ
Ｒ０ＬＬＩＮＧＴＨＥ　Ｃ０ＮＶＥＲ３ＩＯＮ　ＯＦ　
ＶＩＲＴＵＡＬ　Ｔｏ　ＰＨＹＳＩＣＡＬ　ＭＥＭＯＲ
ＹＡＤＤＲＥＳＳＥＳ　ＩＮ　Ａ　ＤＩＧＩＴＡＬ　Ｃ
ＯＭＰＵＴＥＲＳＹＳＴＥＭ　（ディジタルコンピュー
ターシステムにおける仮想メモリーアドレスから物理的
メモリーアドレスへの変換を制御する方法及び装置）；
　Ｈｅｔｈｅｒｉｎｇｔｏｎ　ｅｔａｌ、、ＷＲＩＴＥ
　ＢＡＣＫ　ＢＵＦＦＥＲＷＩＴＨＥＲＲＯＲＣ０ＲＲ
ＥＣＴＩＮＧＣＡＰＡＢＩＬＩＴＩＥＳ　（誤り訂正能
力を持ったライトパンクバッフｙ　　）；　Ｆｌｙｎｎ
　ｅｔ　ａｌ、、　ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ
ＦＯＲＡＩ？ＢＩＴＲＡＴＩＮＧ　ＧＯと河υＮＩＣＡ
ＴＩＯＮ　ＲＥＱＵＥＳＴＳ　ＵＳＩＮＧＡ　ＳＹＳＴ
ＥＭ　Ｃ０ＮＴＲ０Ｌ　ｔｌＮＩＴ　ＩＮ　Ａ　Ｍｔｌ
ＬＴＩＰＲＯＣＥＳＳＯＲ３ＹＳＴＥ、Ｍ　（多重処理
システムにおいてシステム制御装置を使って通信要求を
調停する方法及び手段）；Ｃｈｉｎｎａｓｗａｙ　ｅｔ
　ａｌ、、　ＭＯＤＵＬＡＲＣＲＯＳＳＢＡＲＩＮＴＥ
ＲＣＯＮ−ＮＢＣＴＩＯＮ　ＮＥＴＷＯＲＫ　ＦＯＲＤ
ＡＴＡ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＢＥＴＷＥＥＮＳ
ＹＳＴＥＭ　ＵＮＩＴＳ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲ
ＯＣＥＳＳＯＩ？　ＳＹＳＴＥＭ　（多重処理システム
におけるシステム装置間でのデータトランザクションの
ためのモジュラ−クロスバ−相互接続ネットワーク）　
；　Ｐｏ１ｚｉｎ　　ｅｔ　ａｌ、。

Ｍｌ！ＴＨＯＤ　　ＡＮＤ　　ＡＰＰＡＲＡＴＵＳ　　
ＦＯＲＩＮＴｆ！ＲＦＡＣＩＮＧ　　Ａ　　ＳＹＳＴＥ
ＭＣＯＮＴＲＯＬ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩ−
ＰＲＯＣＥＳＳＯｉ？　ＳＹＳＴＥＭ　ＷＩＴＨＩＮＰ
ＵＴｌｏＵＴＰＵＴ　ＵＮＩＴＳ　（入出力装置を有す
るマルチプロセッサーシステムのためのシステム制御装
置をインターフェースする方法及び装置）　；　Ｇａｇ
ｌｉ−ａｒｄｏ　　ｅｔ　　ａｌ、、　　ＭＥＭＯＲＹ
　　Ｃ０ＮＦＩＧＵＲＡＴＩＯＮ　　ＦＯＲＵＳＥ　　
ＷＩＴＦＩＭＨＡＮＳ　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ
　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴＯＲＡ
　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ騙ＩＴ
ＨＴ）１８　ＳＹＳＴＥＭＭＡＩＮ　ＭＥＭＯＲＹ　　
（システム主メモリーを持ったマルチプロセッサーシス
テム用のシステム制御装置をインターフェースする手段
に用いるメモリー排列）；Ｇａｇｌｉａｒｄｏ　ｅｔ　
ａｌ、、　ＭＥＴＨＯＤ　ＡＮＤ　ＭＥＡＮＳ　ＦＯＲ
ＥＲＲＯＲＣＩＩＥＧＫＩＮＧ　ＯＦ　ＤＲＡＭ−ＣＯ
ＮＴＲＯＬ　５ＩＧＮＡＬＳ　ＢＥＴＷＥＥＮＳＹＳＴ
ＥＭ　ＭＯＤｔｌＬＥＳ　（システムモジュール間のド
ラム制御信号の誤りチエツクのための方法及び手段）。

本発明はディジタルコンピューターに関し、特にパイプ
ライン方式の中央処理装置に関する。

パイプライン方式は、ディジタルコンピューターにおい
て中央処理装置（ｃＰ　Ｕ）の動作を向上させる証明済
みの方法である。パイプライン方式ＣＰＵにおいては、
複数の機能単位が複数の命令についての基本的動作を同
時に実行する。

パイプライン方式〇ＰＵは、命令がメモリーに出現する
順にその命令が実行される時に最も効率良く働く、シか
し、数個の部類の命令については、その命令の順序と異
なる指定された命令に実行がジャンプすることがある。

その様な部類の一つはブランチ（分岐）命令である。

ブランチ命令が実行される時、実行は、次の順番の命令
に続くか又は指定された「目標」アドレスにジャンプす
る。ブランチ命令により指定される「ブランチ」は、若
しプログラムがジャンプすれば「取られた」と言われ、
若し次の順番の命令が実行されれば「取られない」と言
われる。

色々な属性を持った色々な種類のブランチ命令がある。

ブランチ命令は、無条件（即ち命令が実行される毎にブ
ランチが取られることを意味する）であるか又は条件付
き（即ちその命令に付随する成る条件に応じてブランチ
が取られたり取られなかったりする）である、また、ブ
ランチ命令は単純であることも複雑であることもある。

単純なブランチ命令については、それが実行される直前
に、ブランチが取られるか否かが分かる。しかし、複雑
なブランチ命令については、その命令が実際に実行され
るまではブランチが取られるか否かは分からない。

ブランチ命令は、従来のパイプライン方式ＣＰＵの機能
停止の原因となる。例えば、単純なパイプライン方式プ
ロセッサーでは、単純な条件付きブランチ命令は第１サ
イクルで取り出され、第２サイクルで解読され、第３サ
イクルでブランチ判定がなされる。ｃｐｕは、該ブラン
チを取るべきか否か判定するまでは命令取り出し及び解
読のステージを機能停止させ、それを実行させるべき場
合に限って命令の取り出し及び解読を行なう。

ブランチ判定が行なわれている間の「機能停止」時間を
、目標アドレスの「目標命令」を先取りすることによっ
て、成る程度使用することが出来る。

その方法は、Ｔｒｏｉａｎｉ氏外のｒＶＡＸ８６００Ｉ
Ｂｏｘ、ＶＡＸアーキテクチャのパイプライン方式実施
」という論文（’Ｔｈｅ　ＶＡＸ　８６００　Ｉ　Ｂｏ
ｘ。

Ａ　Ｐｉｐｅｌｉｎｅｄ　Ｉｍｐｌｅｍｅｎｔａｔｉｏ
ｎ　ｏｆ　ｔｈｅ　ＶＡＸＡｒｃｈｉｔｅｃｔｕｒｅ　
　、　Ｄｉｇｉｔａｌ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒ
ｎａｌ。

Ｄｉｇｉｔａｌ　Ｅｑｕｉｐｍｅｎｔ　Ｃｏｒｐ、＋　
（１９８５）　、　Ｐｐ、３６−３７）に記載されてい
る様にＶＡＸ８６００コンピューターで使われている。

第１サイクルで、例えば、単純なブランチ命令が取り出
される。第２サイクルで、該ブランチ命令が解読され、
該ブランチ命令の次の命令が取り出される。第３サイク
ルでは、ブランチ判定がなされ、該ブランチ命令の次の
命令が解読され、該ブランチの目標アドレスにある命令
が取り出される。若し「ブランチを取る」判定があれば
、該ブランチ命令の次の命令は命令解読ステージから排
除され、その目標アドレスに添って取り出しが継続する
。若し「ブランチを取らない」判定があれば、ブランチ
目標命令の代わりに「不作動」コードを解読ステージに
挿入することによって目標命令が取り消され、該ブラン
チ命令に続く命令の順序で取り出しが継続する。

ブランチ命令に続く命令と目標命令との両方を取り出す
単純な手法は、いわゆる「ブランチ準備」法でこれらの
取り出された命令の両方を解読することにより拡張する
ことが出来る。取り出し及び解読の論理を複写して、ブ
ランチ判定前に追加の処理を設けることが出来る。しか
し、この方法は、解読論理の複写及び−時記憶に伴う経
費及び複雑さにより制限される。

ブランチ命令はプログラムに頻繁に（３ないし５個の命
令に約１個の割合で）現われるので、処理量を向上させ
るためにはブランチによるパイプラインの機能停止を減
少させなければならない。

この目的のために、進歩したパイプライン方式は、ブラ
ンチ命令が解読される時は各条件付きブランチ命令の結
果を予測し、該ブランチが取られると予測されれば「目
標」アドレスから始まる命令の取り出し及び実行を成る
程度まで継続し、若し該ブランチが取られないと予測さ
れれば該ブランチ命令後の次の命令から始まる命令の取
り出し及び実行を成る程度までｍｔａする「ブランチ予
測ｊ法を使用する。命令の取り出し及びロードの方向が
正しいと確認し、或は正しい命令ストリームの取り出し
を再開するために、ブランチが取るべき方向をなるべく
速く解明するべきである。

幾つかのブランチ予測方法が提案されている。

Ｇ、　Ｄｅｓｒｏｃｈｅｒｓ氏の著作「並列処理及び多
重処理の原理Ｊ　（Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　Ｐａ
ｒａｌｌｅｌ　ａｎｄ　Ｍｕｌｔｉ−ｐｒｏｃｅｓｓｉ
ｎｇ、　Ｉｎｔｅｒｎｅｔ　Ｐｕｂｌｉｃａｔｉｏｎｓ
　Ｉｎｃ＋＋　ＮｅｗＹｏｒｋ（１９８７）、ｐｐ、１
６１−１６３）を参照されたい。第１のブランチ予測方
法は、各ブランチ命令について「ブランチバイアス」ビ
ットを格納するステップを含む。命令解読器がブランチ
命令を解読する時、該解読器は「ブランチバイアス」ビ
ットを使って、該ブランチが取られるか否か予測する。

このバイアスは、そのブランチの過去の履歴を観察する
ことによって統計的に決定することが出来るものである
。この方法による予測は、ブランチ命令がバイアスに反
して分岐する時は常に誤っており、従ってその予測は、
分岐が取られる確立と取られない確立とがほぼ同じであ
る場合には大して役に立たない。

「履歴保存」と称する第２のブランチ予測方法は、キャ
ッシュメモリーに格納されている命令に余分のビットを
付加する。これらのビットは、命令のブランチ履歴に基
づいてセット又はリセットされる。例えば、２個の余分
のビットを使うことが出来る：その一つ（ブランチビッ
ト）は最後のブランチが取られたか否かを示し、他の一
つ（誤りビット）は、先の予測が正しかったか否かを示
す。この「ブランチ」ビットは、次の順番の命令（先の
ブランチが取られなかった場合）を取り出すべきか或は
ブランチ目標（先のブランチが取られた場合）を取り出
すべきかを決定するために検査される。ブランチの実際
の状態が計算されブランチ決定がなされる時、「誤り」
ビットは、予測が正しかったか否かを反映する様に更新
される。

若し最後の予測と現在の予測とが共に誤っていれば、該
ブランチ命令についての「バイアス」の変化を示すべく
「ブランチ」ビットは否定される。

もう一つのブランチ予測方法は、「ブランチ準備ｊ方式
で「ブランチ目標バッファー」を使う。

予測メカニズム以外に、該ブランチの目標命令を指すア
ドレスが保存される。ブランチが取られると予測された
時には、このブランチ目標バッフブーに内蔵されている
目標アドレスを使ってその目標命令を取り出し、これに
より、有効アドレス計算を行なうのに要する時間を節約
することが出来る。ブランチ命令がキャッシュに留まっ
ている限りは、目標の有効アドレスの計算は、該ブラン
チに最初に遭遇した時に１回だけ計算されなければなら
ない。

命令解読プロセスの複数のステップにおいて、なるべく
速くブランチ予測を提供し、該ブランチが取るべき方向
をなるべく速く解明するために、パイプライン方式ディ
ジタルコンピューターは、パイプライン・ステージと整
合させられていて、他の種類の命令を解読し実行するの
に必要な遅れを予期又は迂回するブランチ予測装置を包
含している。

（発明の概要） 本発明の第１の側面によると、付随するブランチ履歴情
報を求めてキャッシュメモリーを探索することにより、
ブランチ命令についてブランチ予測を行なう、若しその
関連又は付随情報がキャッシュ内に発見されないならば
、そのブランチ命令の命令コードについての所定ブラン
チバイアスに基づいて該ブランチが予測される；そうで
ない場合には、該付随情報はキャッシュから読み出され
る。付随情報が、先のブランチが取られなかったことを
示していれば、そのブランチは取られないと予測される
。付随情報が、先のブランチが取られたことを示してい
れば、該ブランチは取られると予測される。

本発明の他の面によると、ブランチ脂層キャッシュは、
先に使われた変位情報と目標アドレスとを格納する。若
し付随情報がキャッシュ内に発見され、ブランチが取ら
れると予測されれば、付随する変位情報をそのブランチ
命令についての変位情報と比較して、付随する目標アド
レスが該ブランチ命令について妥当か否かを判定する。

若し付随目標アドレスが妥当であると判定されれば、該
ブランチにおける命令の前処理は、付随目標アドレスに
ある命令から直ちに始まる。そうでない場合には、目標
アドレスが計算される。キャッシュからの目標アドレス
が使われるのは、変位情報の比較によって、計算された
目標アドレスが同一であると保証される場合だけである
ので、キャッシュの所要の大きさを最小限にするために
、新しい「ブランチが取られる」項目又は誤って予測さ
れたブランチについての項目のみが該キャッシュに書き
込まれる。

本発明の別の面によるると、パイプラインプロセッサー
の実行装置は、ブランチ判定を解明することの出来る命
令を待ち、可能な時にはそのブランチ判定を少な（とも
１実行サイクル先に解明する。

命令解読、目標アドレス計算、及びブランチ判定の順序
に拘らずブランチ予測を実行するために、−次状態、二
次状態（「マーカー」と称する）、及び状態変化を判定
する状態信号を有する順次状態機械を使う。

複数のブランチ命令についてブランチ予測を行なうため
に、それぞれのブランチについての情報が一群のレジス
ターに格納され、該順次状態機械には、任意の時に両方
のブランチ予測の状態を識別する追加の一次状態と、保
留されている各条件付きブランチ予測についてのマーカ
ーの追加の組とが設けられる。本発明の他の目的及び利
点は、添付図面を参照して以下の記述を読むことから明
らかとなろう。

（実施例） 本発明は色々に修正、変形することの出来るものである
が、特定の実施例のみを図面に示した。

これについて以下に詳しく説明する。しかし、開示した
特別の形態のみに本発明を限定する意図は無く、むしろ
、特許請求の範囲の欄で定義された発明の範囲に属する
あらゆる修正、同等物及び代替物を網羅するべきもので
ある。

図面の第１図を先ず参照すると、この図はディジタルコ
ンピューターシステムを示しており、このシステムは、
主メモリー１０と、メモリー−ＣＰＩＪ間インタインタ
ーフエース装置１１なくとも１個のＣＰＵとを包含し、
このＣＰＵは命令装置１２と実行装置１３とから成る。

この様なシステムにおいては、主メモリー１０を共有す
ることによって追加のＣＰＵを使うことが出来ることを
理解するべきである０例えば、４個に上るＣＰＵを同時
に作動させ且つ共有の主メモリー１０を通して効率的に
通信させることは実際的である。データと、そのデータ
を処理するための命令との両方が主メモリー１０内のア
ドレス指定可能な記憶場所に格納される。命令は、ＣＰ
Ｕにより実行されるべき動作を符号化された形で指定す
る命令コード（オプコードと称する）と、オペランドの
場所を示すための情報を提供するオペランド指定子とを
含む。

個々の命令は、複数の、より小さなタスクに分解される
。これらのタクスは、その目的に最適化された専用の、
別個の、且つ独立の、機能単位によって実行される。

各命令は結局は別々の動作を行なうものであるが、その
命令を分解して得られる小さなタスクの多くは全ての命
令に共通である。一般に、命令の実行中、次のステップ
即ち、命令取り出し、命令解読、オペランド取り出し、
実行、及び結果格納、が行なわれる。そこで、専用のハ
ードウェアステージを使うことによって、それらのステ
ップをパイプライン方式動作で重ね合わせ、命令処理総
量を増大させることが出来る。

該パイプラインを通るデータ経路は、各パイプラインス
テージの結果を次のパイプラインステージへ転送するた
めの、それぞれのレジスターの組を含む。これらの転送
レジスターは、共通のシステムクロワクに応じてクロッ
クされる。例えば、第１クロツクサイクルにおいて第１
の命令が命令取り出し専用のハードウェアによって取り
出される。第２クロフクサイクルにおいては、その取り
出された命令が転送され、命令解読ハードウェアによっ
て解読されるが、同時に、次の命令が該命令取り出しハ
ードウェアによって取り出される。

第３クロツクサイクルにおいて、各命令が該パイプライ
ンの次のステージヘシフトされると共に、新しい命令が
取り出される。この様にして、該パイプラインが満たさ
れた後は、各クロックサイクルの終了時に一つの命令が
完全に実行され終る。

このプロセスは、製造環境における組み立てラインに似
ている。各労働者は、その作業ステージを通過する各製
品に単一の作業を行なう。各々の作業が行なわれてゆく
に従って、製品は完成に近づいてゆく。最終ステージで
は、労働者がその割当の仕事を行なう毎に、完成した製
品が該組立体ラインから出てゆく。

第１図に示されているシステムにおいては、インターフ
ェース装置１ｆｆｉｌｌは主キャッシュ１４を含み、こ
のキャッシュは、平均では、命令装置１２及び実行装置
１３が主メモリー１０のアクセス時間より速くデータを
処理することを可能にする。

このキャッシュ１４は、データ要素の選択された予め画
定されたブロックを格納する手段と、指定されたデータ
要素にアクセスする翻訳バッファー１５を介して命令装
置１２から要求を受は取る手段と、該キャッシュに格納
されたブロック内にデータ要素があるか否かを検査する
手段と、指定されたデータ要素を含むブロックについて
のデータがその様に格納されていない時に、指定された
データのブロックを主メモリー１０から読み出してその
データブロックをキャッシュ１４に格納する手段とを包
含する。換言すると、該キャッシュは、主メモリーへの
「窓」を提供し、命令装置及び実行装置が必要とするか
も知れないデータを内蔵する。

命令装置１２及び実行装置１３が必要とするデータ要素
がキャッシュ１４内に発見されなければ、該データ要素
は主メモリー１０から得られるが、そのプロセスにおい
ては、追加のデータを包含するブロック全体が主メモリ
ー１０から得られてキャッシュ１４に書き込まれる０時
間及び記憶スペースにおける局在性の原理により、命令
装置及び実行装置が次にデータ要素を希望する時には、
先にアドレス指定されたデータ要素を包含するブロック
内にそのデータ要素が見出される可能性が高い。従って
、命令装置１２及び実行装置１３が要求したデータ要素
をキャッシュ１４が既に包含している可能性が大きい。

一般に、キャッシュ１４は主メモリー１０より溝かに高
速でアクセスされるので、主メモリーは、データ処理シ
ステムの平均性能を実質的に低下させずに、それに応じ
てキャッシュより遅いアクセス時間を持つことが出来る
。従って、主メモリー１０を低速で安価な記憶素子で構
成することが出来る。

翻訳バッファー１５は、最近使われた仮想アドレスから
物理的アドレスへの翻訳を格納する高速連想記憶装置で
ある。連想記憶システムでは、単一の仮想アドレスへの
参照が、所望の情報が使用可能となる前に数回のメモリ
ー参照を引き起こすことがある。しかし、翻訳バッファ
ー１５が使われる場合には、翻訳は、単に翻訳バッファ
ー１５内で「ヒツト」を発見することに還元される。

コマンド及び入力データをシステムに送り、システムか
ら出力データを受は取るためにＩ１０バス１６が主メモ
リー１０及び主キャッシュ１４に接続されている。

命令装置１２はプログラムカウンター１７と、主キャッ
シュ１４から命令を取り出すための命令キャッシュ１８
とを包含する。プログラムカウンター１７は、好ましく
は、仮想記憶場所ではなくて主メモリー１０及びキャッ
シュ１４の物理的記憶場所をアドレス指定する。そこで
、プログラムカウンター１７の仮想アドレスを、命令を
検索する前に主メモリーｌＯの物理的アドレスに翻訳し
なければならない。従って、プログラムカウンター１７
の内容はインターフェース装置１１に転送され、ここで
翻訳バッファー１５はアドレス変換を行なう。命令は、
その変換されたアドレスを使うことにより、キャッシュ
１４内のその命令の物理的記憶場所から検索される。キ
ャッシュ１４は、その命令を、データ戻りラインを介し
て命令キャッシュ１８へ送る。キャッシュ１４及び翻訳
バッファー１５の構成及び動作については、Ｌｅｖｙ氏
及びＥｃｈｈｏｕｓｅ　Ｊｒ、氏の著作「コンピユー　
ター　７’　ロクラミング及びアーキテクチャ」の第１
１章（ｃｈａｐｔｅｒｌ　１　ｏｆ　Ｌｅｖｙ　ａｎｄ
　Ｅｃｋｈｏｕｓｅ、　Ｊｒ、、　ＣｏｍｐｕｔｅｒＰ
ｒｏｇｒａｍｍｉｎｇ　ａｎｄ　Ａｒｃｈｉｔｅｃｔｕ
ｒｅ、　Ｔｈｅ　ＶＡＸ　−１１＋Ｄｉｇｉｔａｌ　ｆ
！ｑｕｉｐｍｅｎｔ　Ｃｏｒｐｏｒａｔｉｏｎ、　ｐｐ
、　３５１−３６８　　（１９８０））に更に記載され
ている。

殆どの時間、命令キャッシュは、プログラムカウンター
１７が指定したアドレスの命令をその中に予め格納して
おり、アドレス指定された命令は直ちに命令バッファー
１９の中に転送することが出来る。バッファー１９から
、アドレス指定された命令は、オプコード（命令コード
）及び指定子の両方を解読する命令解読器２０に送られ
る。オペランド処理装置（ＯＰＵ）２１は、指定された
オペランドを取り出し、これを実行装置１３に供給する
。

０ＰＵ２１は仮想アドレスも生成する。特に、０ＰＵ２
　ｉはメモリーソース（読み出し）オペランド及び宛先
（書き込み）オペランドについての仮想アドレスを生成
する。少な（ともメモリー読み出しオペランドについて
は、０ＰＵ２１は、これらの仮想アドレスをインターフ
ェース装置１１に送らなければならず、ここで該仮想ア
ドレスは物理的アドレスに翻訳される。キャッシュ１４
の物理的記憶場所は、メモリーソースオペランドについ
てオペランドを取り出すためにアクセスされる。

各命令において、第１バイトはオプコードを包含し、後
続のバイトは解読されるべきオペランド指定子である。

各指定子の第１バイトは、その指定子についてのアドレ
ス指定モードを示す。このバイトは普通は半分と半分に
分けられ、一方の半分はアドレス指定モードを指定し、
他方の半分は、アドレス指定に使われるべきレジスター
を指定する。５ｔｒｅｃｋｅｒ氏外に１９８０年１２月
２３日に発行された米国特許筒４，２４１．３９７号に
開示されている様に、命令は、好ましくは可変の長さを
有し、色々な種類の指定子を同じオブコードと共に使う
ことが出来る。

命令を処理する第１ステツプは、命令の「オプコード」
部分を解読することである。各命令の第１部分は、該命
令で実行されるべき動作を指定するオプコードから成っ
ている。解読は、命令解読器２０においてテーブル参照
法を使って行なわれる。該命令解読器は参照テーブルに
おいて命令を実行するためのマイクロコード開始アドレ
スを見出し、その開始アドレスを実行装置１３へ送る。

その後、該実行装置は、予め格納されてあったマイクロ
コードを、指示された開始アドレカから実行してゆくこ
とによって、指定された動作を行なう。また、該解読器
は、ソースオペランド指定子及び宛先オペランド指定子
が該命令内のどこに存在するかを判定し、これらの指定
子を、該命令の実行前に前処理させるべく０ＰＵ２１に
送る。

参照テーブルは、各々複数の項目を有する複数のブロッ
クのアレイとして構成される。各項目を、そのブロック
及び項目インデックスによってアドレス指定することが
出来る。オプコード・バイトは該ブロックをアドレス指
定し、（該命令内の現、在の指定子の位置を指示する）
実行点カウンターからのポインターは、該ブロック内の
特定の項目を選択する。参照テーブルの出力は、各指定
子についてデータ文脈（バイト、ワード等）、データの
種類（アドレス、整数、等）及びアクセス・モード（読
み出し、書き込み、修飾、等）を指定すると共に、マイ
クロコード指名アドレスを実行装置に提供する。

命令が解読された後、０ＰＵ２１はオペランド指定子を
分解してその有効アドレスを計算する：このプロセスは
、ＧＰＲの読み出しと、場合によっては自動インクリメ
ント又は自動デクレメントによるＧＰＲの内容の修正と
を包含する。その後、該オペランドはこれらの有効アド
レスから取り出されて実行装置１３に送られ、該実行装
置は該命令を実行し、その結果を、その命令についての
宛先ポインターにより特定された宛先に書き込む。

命令が実行装置に送られる毎に、該命令装置はマイクロ
コード指名アドレスと、（１）実行装置レジスター内の
、ソースオペランドを発見することの出来る場所と、（
２）結果を格納するべき場所とについてのポインターの
組とを送る。実行装置内において、キュー２３の組は、
該マイクロコード指名アドレスを格納するフォーク・キ
ューと、ソース・オペランド記憶場所を格納するソース
・ポインター・キューと、宛先場所を格納する宛先ポイ
ンター・キューとを包含する。これらのキューは、各々
、複数の命令についてデータを保持する容量を持ったＦ
ＩＦＯバッファーである。

実行装置１３は、ソース・リスト２４も持っており、こ
れはＧＰＲのコピーとソース・オペランドのリストとを
内蔵する、複数のボートを持ったレジスターファイルで
ある。そこで、ソース・ポインター・キュー内の項目は
、レジスター・オペランドについてのＧＰＲ記憶場所又
はメモリー・オペランド及びリテラル・オペランドにつ
いてのソース・リストを指す。インターフェース装置１
１及び命令装置１２は共に項目をソース・リスト２４に
書き込み、実行装置１３は、命令を実行するのに必要な
オペランドをソース・リストから読み出す。命令を実行
するために、実行装置１３は、発令装置２５と、マイク
ロコード実行装置２６と、算術論理装置（ＡＬＵ）２２
と、リタイア装置２７とをも包含する。

本発明は、パイプライン方式プロセスに適用すると特に
有益である。上述した様に、パイプライン方式プロセス
においては、該プロセスの命令取り出しハードウェアが
一つの命令を取り出しつつある時に、他のハードウェア
が第２の命令の命令コードを解読し、第３の命令のオペ
ランドを取り出し、第４の命令を実行し、第５の命令の
処理済みデータを格納している、ということがある。第
２図は、 ＡＤＤＬ３　　ＲＯ，Ｂ１２（Ｒ１）、Ｒ２等の典型的
命令についてのパイプラインを示す。

これは、変位モードのアドレス指定を使う長ワード加法
である。

この命令のパイプライン方式による実行の第１ステツプ
において、該命令のプログラム・カラン）　（ＰＣ）が
生成される。これは、普通は、先の命令からプログラム
カウンターをインクリメントし、或はブランチ命令の目
標アドレスを使うことによって達成される。次に、パイ
プラインの第２ステージにおいて、このＰＣを使って命
令キャッシュ１８にアクセスする。

パイプラインの第３ステージにおいて、命令データは、
キャッシュ１８から命令解読器２０により利用され、或
は命令バッファー１９にロードされる。詳しく後述する
様に、命令解読器２０は単一のサイクルでオブコードと
３個の指定子とを解読する。Ｒ１数はバイト変位と共に
解読サイクル終了時に０ＰＵ２１に送られる。

ステージ４において、ＲＯポインター及びＲ２ポインタ
ーがキュー装置２３に送られる。また、オペランド装置
２１は、そのＧＰＲレジスターファイルの記憶場所Ｒ１
の内容を読み出し、その値を指定された変位（１２）に
加え、その結果としてのアドレスを、アドレス生成ステ
ージ終了時に０ＰＲＥＡＤ要求と共にインターフェース
装置１１内の翻訳バッファー１５に送る。第２オペラン
ドを受は取るためのソース・リストの留保されている場
所へのポインターがキュー装置２３に送られる。ＯＰ　
　ＲＥＡＤ要求が処理される時、メモリーから読み出さ
れた第２のオペランドがソース・リストの留保されてい
る場所に転送される。

ステージ５において、インターフェース装置１１は、ス
テージ４で生成されたアドレスを実行のために選択する
。翻訳バッファー１５を使って、インターフェース装置
１１はアドレス翻訳ステージにおいて仮想アドレスを物
理的アドレスに翻訳する０次に、該物理的アドレスを使
ってキャッシュ１４をアドレス指定するが、これはパイ
プラインのステージ６において読み出される。

パイプラインのステージ７において、該命令はＡＬＵ２
２に発せられ、該ＡＬＵは２個のオペランドを加え合わ
せて、その結果をリタイア装置２７に送る。ステージ４
において、Ｒ１及びＲ２についてのレジスタ一番号と、
メモリーデータについてのソース・リスト記憶場所への
ポインターとが実行装置に送られてポインター・キュー
に格納された。その後、キャッシュ読み出しステージに
おいて、実行装置はソース・リスト内の２個のソース・
オペランドを探し始めた。この特別の例においては、該
実行装置は、ＲＯにレジスター・データのみを発見する
が、このステージの終了時に該メモリ′−・データが到
着し、レジスター・ファイルの無効にされた読み出しと
置換される。この様にして、命令実行ステージにおいて
両方のオペランドが使用可能となる。

パイプラインのリタイアステージ８において、結果デー
タがリタイアキュー内の次の項目と対にされる。この時
に条件コード（ブランチ判定はこれに基づく）も使用可
能となる。数個の機能実行装置が同時に作動中となるこ
とがあるが、単一のサイクルで唯一の命令を退役（リタ
イア）させることが出来る。

図示のパイプラインの最後のステージ９において、デー
タは実行装置１３及び命令装置１２の両方のレジスター
ファイルのＧＰＲ部分に書き込まれる。

上記した様に、パイプラインにおける機能停止又は「ギ
ャップ」の衝撃を最小限にするために、条件付きブラン
チ判定の結果を予測するメカニズムをパイプライン方式
プロセッサーに設けることが望ましい。第１図のパイプ
ライン方式プロセッサーについては、キュー２３は多数
の命令の中間結果を格納することが出来るので、これが
特に重要である。機能停止又はギャップが生じた時、該
キューは、該プロセッサーの処理量を増大させる上での
有効性を失う。しかし、パイプラインの深さは、誤った
予測がなされた場合、ハードウェアや実行時間に関して
命令シーケンスの「巻き戻し」のコストを一層増大させ
る原因となる０巻き戻しは、誤って予測されたブランチ
に続く誤った経路における命令からの情報をパイプライ
ンから排除すること、及び実行を正しい経路に添って向
は直すこと、を必然的に伴う。

第１図に示されている様に、パイプラインプロセッサー
の命令装置１２にはブランチ予測装置２８が設けられて
いる。このブランチ予測装置２８の機能は、プログラム
カウンター１７がブランチ命令をアドレス指定した後に
取る値（ＰＲＨＤＩＣ−ＴＩＯＮ　　ＰＣ）を決定又は
選択することである。

この値又は選択値は、バス２９を介してブランチ予測装
置２８からプログラムカウンター装置１７へ送られる。

ブランチ予測装置２８は、４個の主な入力信号に応答す
る。命令解読器２０がブランチ・オブコードを命令バッ
ファー１９から受は取る時、ブランチ・オプコード情報
及びブランチ・オプコード・ストローブ信号（ＢＳＩ（
ＯＰ）が入力バス３０を介してブランチ予測装置に送ら
れる。同時に、ブランチ命令のアドレス（ＤＥＣＯＤＲ
ＰＣ）がプログラムカウンター装２１７から入力バス３
１において受信される。ブランチ命令の目標アドレス（
ＴＡＲＧＥＴ　　ＰＯ）及び目標アドレス・ストロープ
信号（ＴＡＲＧＥＴ　　ＶＡＬ　Ｉ　Ｄ）はオペランド
装置２１から入力バス３２において受信される。例えば
、オペランド装置２１は、ブランチ命令に従って該ブラ
ンチ命令内の変位指定子の値を該命令のアドレスに加え
て目標アドレスを計算する。条件付きブランチについて
は、ブランチ判定がなされ、実行袋Ｗ１３からバス３３
でデータ信号（ＢＲＡＮＣＨＤＥＣＩ　Ｓ　ｌ０Ｎ）と
共に受信される妥当信号（Ｂ　ＲＡ　Ｎ　ＣＨＶ　Ａ　
Ｌ　Ｉ　Ｄ　）により予測が妥当であることがＴＪｆ確
認される。

殆どの命令シーケンスの実行中に、ブランチ予測装置２
８は、最初にブランチ・オプコード及びこれに対応する
アドレスを受取り、次に対応する目標アドレスを受取り
、最後に妥当性信号受は取る。更に後述する様に、ブラ
ンチ予測装置２８は、この典型的シーケンスに応答して
、ブランチ・オブコード及びこれに対応するアドレスが
受信された直後にブランチ予測を行なう。好ましくは、
これは、ブランチ命令のアドレスの最下位ビットにより
アドレス指定される「ブランチ履歴」キャッシュメモリ
ー（第４図の７９）を読取ることによってなされる。該
キャッシュ内に格納されているアドレス指定された情報
が該ブランチ命令と関連していることを確かめるために
、該アドレスの残部についてタグ突き合わせが行なわれ
る。オペランド処理装置が目標アドレスを計算するのを
待つことを避けるために、ブランチ命令の先に計算され
た目標アドレスもブランチ履歴キャッシュに格納される
。

ブランチ命令に以前に遭遇したことが無いか又はそのブ
ランチ履歴がキャッシュ上で異なる命令のブランチ履歴
に書き換えられてあったためにタグ突き合わせが目標を
達成しないことがある。いずれの場合にも、ブランチ予
測は該命令のオブコードに基づいてなされる。ブランチ
命令は、各々、コンピュータープログラムの実行中不変
に保たれる所定のバイアスを持っている。「ブランチが
取られる」予測がブランチ・バイアスに基づいてなされ
る時、プログラムカウンターが取る値（ＰＲＥＤＩＣＴ
ＩＯＮ　　ＰＣ）は、オペランド装Ｗ２１により計算さ
れる目標アドレス（ＴＡＲＧＥＴ　　ＰＯ）である。該
目標アドレスが使用可能になると、ブランチ予測装置は
、それをプログラムカウンター装置に向ける。この目標
アドレスは、同じブランチ命令に再び遭遇した場合にそ
れを使用可能にするためにブランチ履歴キャッシュにも
書き込まれる。

「ブランチ取られず」判定がなされる時は、プログラム
カウンターは当然に該ブランチ命令の直後に次の命令に
進むので、目標アドレスを待つ必要は無い。また、「ブ
ランチ取られず」予測を記録する必要もない。その理由
は、それが同じ命令についての後の予測の結果を変えも
しないし、また、その後の予測を速やかに行なうことを
可能にするわけでもないからである。

ブランチ予測装置が条件付きブランチ命令についてブラ
ンチ予測を行なう時は、該ブランチ予測が誤っているこ
とが分かった場合には、プログラムカウンター装置１７
を元に戻すために、それが取らなかった代替経路の開始
アドレス（ＰＣＵＮＷＩＮＤ）が保存される。

条件付きブランチ命令についてのブランチ予測を有効に
する好適な方法は、命令解読器内のオプコード情報に、
該ブランチが取られると予測されたか否かを示す「予測
」ビットを付けることである。上記した様に、命令解読
器２０は参照テーブル（「フォーク」テーブル）により
オブコードを解読して、マイクロコード実行装置２６に
より実行されるマイクロコード内の対応する入口点アド
レスを得る。この入口点アドレスに該予測ビットが付け
られ、従って該予測ビットはキュー２３及び発令装置２
８を通過する。マイクロコード実行装置２６は、命令に
ついてのマイクロコードを実行する時、ブランチ判定を
支配するそれぞれの条件と予測ビットとを比較して、妥
当性信号（ＢＲＡＮＣＩＩＶＡＬＩＤ）を生成し、ブラ
ンチ予測装置にライン３３を介してＢＲＡＮＣＨＤＥＣ
ＩＳＩＯＮ信号を送る。

単純な条件付きブランチについての妥当性検査プロセス
を高速化するために、マイクロコード実行装置はそのマ
イクロコートドを介して「先を見」て、次の命令が単純
な条件付きブランチ命令であるか否かを判断する様にプ
ログラムされており、若しそうであれば、該実行装置は
、その現在の命令の実行の終了時に妥当性信号（ＢＲＡ
ＮＣＨＶＡＬＩＤ）を生成し送信する。同じ論理が複雑
なブランチ命令について同じ様に使用されるが、この場
合には分岐するべき旨の判定は該ブランチ命令自体の実
行により支配される。それ自体の実行により実際上その
それぞれの条件を変化させる。この場合「先を見る」論
理は、ブランチ検査を行なうべき旨の次のマイクロ命令
を探し、条件コードが決定されると直ちに妥当性信号（
ＢＲＡＮＣＨＶＡＬＩＤ）が送信される。複雑なブラン
チ命令の一つの例はｒＡＣＢｘＪである。この命令は、
実行された時、数Ａを数Ｃに加え、その和を数Ｂと比較
して分岐するべきか否かを判定する。

第１図のプロセッサーが仮想アドレス−物理的アドレス
・翻訳バッファー１５を使っているので、複雑なブラン
チ命令の中途で「ページ誤り」が生じる可能性がある。

変位指定子は最後の指定子で、実行装置には送られない
ので、変位が誤っても実行装置は該ブランチ命令を完全
に実行することが出来る。この誤りを訂正する普通の方
法は、現在のプログラムを中断して情報の新しいページ
を主メモリー１０にロードすることによりページ誤りを
治癒することが出来る様に、処理装置が部分的に完了し
た複雑なブランチ命令の結果を捨てて、その誤りの原因
となった命令が解読のために命令バッファー１９にロー
ドされる直前の該プロセッサーの状態即ち命令境界を回
復することである。

この新しい情報は、例えばＩ１０バス１６に接続された
大量記憶装置（図示せず）から読み出される。この様に
してページ誤りが治癒された後、該ブランチ命令が解読
され、再びその全部が実行される。

単純なブランチは機械状態を変化させないので、妥当性
信号は成るべく速く実行装置によって送られる。若し変
位指定子がページ誤りを起こせば、ブランチ命令を再実
行することが出来る。しかし、複雑なブランチは機械状
態（ＧＰＲ又はメモリー）を変化させ、ブランチ条件を
チエツクする。若し変位指定子が複雑なブランチの実行
及び妥当性検査の後にページ誤りを起こせば、機械状態
が既に変化しているので、それを再実行することは出来
ない。従って、複雑なブランチでは、実行と、その後の
妥当性検査とは、変位指定子がページ誤りを起こさなか
ったことが実行装置に通知されるまで延期される。

若し条件付きブランチ命令が妥当と確認されれば、実行
は正常に継続する。そうでなくて、ブランチ判定が予測
と−敗しなければ、「巻き戻し」動作が行なわれる。こ
れは、該判定をブランチ履歴キャッシュに記録すること
と、その後に命令ストリームを向は直すことを伴う。中
央処理装置の状態を、予測がなされた時に存在していた
状態に戻し、次に該ブランチ命令からの交互の実行経路
の初めから実行を再開することによって該命令ストリー
ムを向は直す。実行は、例えば、先に保存された「巻き
戻し」アドレス（ＩＩ　Ｎ　Ｗ　Ｉ　Ｎ　Ｄ　　Ｐ　Ｃ
”）から再開される。

ここで第３図を参照すると、この図は命令解読、目標ア
ドレス計算及びブランチ判定又は妥当性検査の普通のシ
ーケンスについての本発明の好適なブランチ予測方法の
フローチャートを示す、この方法は、保留されているブ
ランチ予測が無いアイドル時に始まると仮定される。第
１ステツプ４２で、ブランチ命令が解読される時にブラ
ンチ予測が開始される。ブランチ履歴キャッシュメモリ
ーをアドレス指定するためにブランチ命令のアドレスの
最下位部分が使われ、該キャッシュから読み出された付
随のタグが該ブランチ命令のアドレスの最上位部分と比
較される。若し釣り合うタグがキャッシュ内に見出され
れば、該キャッシュについての項目は該ブランチ命令の
先のブランチ履歴に恐らく対応する。

しかし、本発明の重要な面に従って、新しいコンピュー
タープログラムがロードされる時にキャッシュはクリア
されない：還元すれば、キャッシュは、文脈転換時にク
リアされない。その結果、キャッシュをクリアするのに
必要な大量の回路又はプロセッサー時間を無くすことが
出来る。キャッシュがクリアされないので、非常に小さ
いけれども潜在的には重要な、該ブランチ命令アドレス
に付随するキャッシュ内の情報が不当であるという可能
性がある。しかし、ブランチが取られるか否か判定する
目的上、該ブランチ命令アドレスに付随する如何なる情
報も、予測の基礎を形成するには充分に信頬することが
出来る。従って、ステップ４４において、ブランチ命令
アドレスに付随するキャッシュ内の情報に応じてブラン
チが取られるか取られないか予測がなされる。

若しブランチが取られると予測されれば、ステップ４５
において、キャッシュ内の項目を生成した先のブランチ
命令についてキャッシュ内に格納されている目標アドレ
スがステップ４２で解読された現在のブランチ命令につ
いて計算されている目標アドレスと同じであるか否か判
定するために、該ブランチ命令についての変位情報が、
該命令アドレスに付随するキャッシュ内の変位情報と比
較される。若しステップ４５の比較によって変位情報が
矛盾しないことが示されれば、キャッシュからの付随す
る目標アドレスは該ブランチ命令の目標アドレスであり
、該ブランチの前処理が、キャッシュから得られた目標
アドレスから直ちに始まる。この場合、ステップ４６に
おいて、命令バフファーはクリアされ、プログラムカウ
ンターは、目標アドレスから取り出し命令及び前処理命
令を始める様に目標プログラム・カウンターにセットさ
れる。また、該ブランチ命令の直後の命令の値（ＮＥＸ
Ｔ　　ＰＣ）は、後にブランチ予測が正しくないと分か
った時に該命令ストリームを巻き戻すのに使用されるべ
く保存される。

ステップ４７において、ブランチ予測装置は、ブランチ
が実行装置によって決定されるまで待つ。

これが行なわれると、予測は妥当と確認されるか又はス
テップ４８において誤っていることが見出される。若し
予測が正しければ、ブランチ予測装置はそのアイドル状
態４１に戻る。さもなければ、ステップ４９において、
命令解読器、オペランド装置及びキューから前処理の結
果を排除し、次にプログラムカウンターを、巻き戻しの
ために先に保留されていた値（ＵＮＷＩＮＤ　　ＰＣ）
にセットすることによって、前処理済みの命令ストリー
ムを巻き戻す必要がある。また、予測はキャッシュから
取られ、今、正しくないことが分かったので、ステップ
５０において少なくとも該命令が「ループ・ブランチ」
命令でなければ、キャッシュ項目の予測ビットを反転さ
せなければならない。

ループ・ブランチ命令は、コンパイラがソース言語プロ
グラムのループを実施するのに非常に頻繁に使う成る命
令コードを有する命令である。斯かるループ命令の一つ
の例は、ＡとＣとを加えあわせて、その結果をＢと比較
して分岐するべきか否かを判定するｒＡｃＢＸＪである
。この命令は、Ｄｏ　　１００　１＝１．１０」の形ｒ
ＤＯＬＯＯＰ　　Ｊを実施するＦＯＲＴＲＡＮコンパイ
ラに使用される。この場合、命令のループを１０回実行
させるためにインデックスＫが繰り返し１に加えられ、
和が１０と比較される。還元すると、「ループ・ブラン
チ」命令についてのブランチは１０回取られ、該ループ
についての処理の終了時に１回だけ「取られない」、そ
の結果、ループ命令は常に取られると予測される。

このことをキャッシュ内の予測ビットに正確に反映させ
るために、若し現在の命令が「ループ・ブランチ」命令
であれば、ステップ５０においてこのビットを反転させ
ない。しかし、「ループ・ブランチ」命令についてのブ
ランチが予測される時にはキャッシュから読み出された
予測がＯＲゲートにより１にセットされるので、キャッ
シュ内の予測がループ・ブランチ命令についての予測を
正確に反映することは必ずしも必要ではない。ループ・
ブランチ及び無条件ブランチについてのキャッシュ内の
予測は常に「取られる」である。無条件ブランチ又はル
ープ・ブランチが解読されつつあって予測ビットが「取
られない」ことを示せば、Ｂ　Ｐ−ＨＩ　Ｔ信号がアサ
ート解除される。この場合、そのキャッシュに格納され
ている情報は、解読されるブランチについての情報では
あり得ない。無条件ブランチの場合に成るべく速く正し
い予測を行なうために、このチエツクがなされる。

このメカニズムも、ループ・ブランチが常に取られると
予測されることを保証するものである。

ここでステップ４３に戻って、若し釣り合うタグがブラ
ンチ履歴キャッシュから読み出されなければ、該命令の
先の履歴に顛ることなく予測を行なわなければならない
。この場合、ブランチ予測を行なう好適な方法は、該ブ
ランチ命令の命令コードに基づいて予め決定されてあっ
た「ブランチ・バイアス」を使うことである。無条件ブ
ランチ命令は全て取られると予測される。条件付きブラ
ンチ命令は、コンピューターが初期化されるか、或は新
しいコンピュータープログラムが文脈転換時にロードさ
れる時に選択された値にセットされることの出来るバイ
アスを有する。従づて、それぞれの条件付きブランチ・
オブコードについてのバイアスを、そのオプコードにつ
いての分岐の統計的頻度と、コンピューターで走らせる
べきプログラムの種類とに基づいて予め決定することが
出来る。例えば、特定のコンパイラでコンパイルされた
ＦＯＲＴＲＡＮプログラムをコンピューターが実行する
べき時には、そのコンパイラでコンパイルされた数個の
代表的ＦＯＲＴＲＡＮプログラムムの実行時における各
オプコードについてブランチが取られたり取られなかっ
たりした頻度により、各オプコードについてのブランチ
・バイアスを決定することが出来る。

ブランチが恐らく取られないであろうことをブランチ・
バイアスが示せば、該予測法はステップ５１からステッ
プ５２へ続く。また、ブランチが取られることは殆どな
いであろうことをキャッシュ内の予測情報が示せば、実
行はステップ４４からステップ５２へ分岐する。ステッ
プ５２において、計算された目標アドレスをステップ５
３で巻き戻しアドレス（ＵＮＷＩＮＤ　　ＰＣ）として
使うことが出来る様に該ブランチ命令の目標アドレスに
ついての値が計算されるまでブランチ予測装置は待機す
る。次に、ステップ５４において、ブランチが取られる
か否かを実行装置が判定することが出来る様になるまで
ブランチ予測装置は待機する。ブランチが判定されると
、ステップ５５において該予測方法は、予測が正しいか
否かに応じて分岐する。若し正しければ、ブランチ予測
装置はステップ４１のアイドル状態に戻る。そうでなけ
れば、ステップ５６において、命令ストリームの前処理
が巻き戻され、プログラムカウンターは巻き戻し値（Ｕ
ＮＷＩＮＤ　　ＰＣ）にセットされる。次に、ステップ
５７において、ブランチが取られたことを記憶する項目
がブランチ履歴キャッシュに書き込まれ、巻き戻しアド
レス（ＩＪＮＷＩＮＤ　ＰＣ）が該ブランチ命令につい
ての目標アドレスとして該キャッシュに書き込まれ、ブ
ランチ予測装置はアイドル状８４１に戻る。

第３図の好適な手順においてはブランチ命令が取られな
いであろうことを予測するためにキャッシュに新しい項
目を作る必要はないので、ステップ５３ではキャッシュ
項目は前辺て書き込まれない。従って、取られると予測
されるべきブランチについてのみ新しい項目を作ること
により、キャッシュメモリーの大きさを、その様にしな
い場合の様に大きくする必要が無くなる。

ブランチがステップ５１で取られると予測されるか、又
はステップ４４で取られると予測されたがステップ４５
でキャッシュ内の変位情報が該命令についての変位情報
と矛盾することが分かったならば、ステップ５８で該ブ
ランチ命令についての目標アドレスを計算しなければな
らない。目標アドレスが計算されると、次にステップ５
９において新しい項目をキャッシュに書き込むことが出
来、或は該ブランチが取られるであろうと予測するブラ
ンチ予測情報と共に該目標アドレスをキャッシュに書き
込むことによって、矛盾する項目を固定することが出来
る。予測を確認するブランチ判定を待たずに直ちにキャ
ッシュを更新するのが好ましいが、その理由は、その様
にしなければ、計算された目標アドレスを確認ステップ
までレジスターに保留することが必要となるからである
。

ブランチが取られると予測されるので、ステップ６０に
おいて命令バッファーはクリアされ、ブロダラムカウン
ターは計算された目標アドレスの値にセットされ、巻き
戻しアドレスは、該ブランチ命令の直後の命令のアドレ
スの値（Ｎ　Ｅ　Ｘ　Ｔ　　Ｐ　Ｃ）にセットされる。

該ブランチ予測法は、次に、ステップ４７において予測
の妥当性を確認し、若しその予測が誤りであると分かれ
ば、キャッシュ内の予測情報を訂正する。

ここで第４図を参照すると、この図は複数のブランチを
同時に予測することの出来ない単純なブランチ予測装置
７０の略図である。即ち、予測された経路内の命令が解
読されている時、該解読器は、ブランチ命令を認めると
機能停止する。第４図の単純なブランチ予測装置の動作
が分かれば、第９図ないし第１８図に記載されている好
適なブランチ予測装置の動作を容易に理解することが出
来るであろう。

ブランチ予測装置７０は新しい命令が解読される時命令
解読器からライン７１でオプコード・ストローブ信号を
受は取る。命令解読器は、該オプコードがブランチ命令
であるか否かを示すと共に、該オブコードが無条件ブラ
ンチ命令を指定するか或はループ・ブランチ命令を指定
するかを示すオプコード解読器７２を包含する。該命令
解読器は、走査クロック信号によってレジスター７３が
クロックされる時にそれぞれの条件付きブランチ命令の
命令コードについてのバイアスビットを順に受は取るシ
フトレジスター７３も包含する。該プロセッサーに電源
が投入された時、走査システムを使ってこのレジスター
で各条件付きブランチについての「バイアス・ビット」
が確立される。該命令解読器が無条件ブランチ命令を認
めた時、オブコード解読器７２は、レジスター７３から
それぞれのバイアス・ビットを選択するマルチプレクサ
７４を作動させる。

命令解読器がブランチ命令を完全に解読すると、ブラン
チ予測装置７０内のゲート７５はブランチ・オプコード
・ストローブ（ＢＳＨＯＰ）を生成する。ゲート７５は
、ライン７１上のオプコード・ストローブ信号と、オブ
コード解読器７２によるブランチ・オブコードの解読と
、ブランチ予測装置７０がアイドル状態にあることを示
す信号とが一致した時に作動する。ブランチ・オプコー
ド・ストローブ（ＢＳＨＯＰ）は、予測されるブランチ
命令に関する情報を受は取るランチ７６をストローブす
る。ラッチ７６は、命令解読器が予測された経路の後続
の命令を解読している間、この情報を保持する。しかし
、ブランチ予測装置７０がアイドル状態にない時に、予
測された経路において後続のブランチ命令が認められる
と、該命令解読器は、第４図のこの単純な実施例ではゲ
ート７７からの信号により機能停止させられる。

ブランチ・オプコード・ストローブ（ＢＳＨＯＰ）は、
そのブランチが予測されたブランチ命令のアドレスを保
持するラッチ７８もストローブする。

このアドレスの最下位部分は、命令長さ、命令変位、ブ
ランチ予測ビット、及び、アドレスに関連する目標アド
レスを格納するブランチ履歴キャッシュメモリー７９を
アドレス指定するのに使われる。特に、該キャッシュは
、比較器８０により命令アドレスの最上位部分と比較さ
れるそれぞれのタグを格納する連想記憶装置として構成
される。

即ち、比較器８０は、該キャッシュが、長さと、変位と
、予測ビットと、当該ブランチ命令のアドレスに関連さ
せられた目標アドレスとを保持しているか否かを示す。

ブランチ命令についての変位情報と矛盾しない関連の変
位情報を該キャッシュが内蔵しているか否かを判定する
ために、該キャッシュに格納されている変位を該命令に
ついての変位と比較する比較器８１と、該キャッシュに
格納されている命令長さを該ブランチ命令の長さと比較
する他の比較器８２とが設けられている。第４図のブラ
ンチ予測装置７０については、該命令についての命令長
さと変位とは、ブランチ・オプコード・ストローブの１
サイクル後に受信される。即ち、該ブランチ命令につい
ての変位は該命令に明示的に包含されている。若しこれ
が真であれば、その命令は「キャッシュ可能なＪ　（ｃ
ｈａｃｈｅａｂｌｅ″）命令であり得る。

処理の際に命令長さ及び変位を保持するために、ブラン
チ予測装置７０はブランチ変位ストローブ（Ｂ　Ｓ　Ｈ
Ｄ）によってストローブされるラッチ８３を包含してお
り、このストローブは、命令解読器が命令の長さと変位
とを得るのに要する時間だけ該ブランチ・オプコード・
ストローブを遅延させる遅延フリップフロップ８４によ
って提供される。

第４図において、キャッシュ７９は情報をブランチ命令
のアドレスと関連させる様に構成されている。この場合
、与えられたブランチ命令についての目標アドレスは、
長さ及び変位の両方を該ブランチ命令のアドレスに加え
ることによって計算される。従って、キャッシュに格納
されている、与えられたブランチ命令と関連させられた
変位情報は、該キャッシュに格納されている長さが該命
令の長さと一致し且つ該キャッシュに格納されている関
連の変位が該命令についての変位と一致する時は、該ブ
ランチ命令についての変位情報と矛盾しない。

第４図の回路については、次の命令のアドレス（ＮＥＸ
Ｔ　　ＰＯ）は、該ブランチ・オプコード・ストローブ
が生じるサイクルにおいてキャッシュ７９が最初にアド
レス指定されるのと同時に加算器８５によって計算され
る。比較器８０は、第３図のステップ４３に対応して、
整合するタグがキャッシュメモリー内に見出されたか否
かを示す。

整合するタグがある時にキャッシュから予測を選択しく
第３図のステップ４４に対応）、整合するタグが無い時
にバイアスを選択する（第３図のステップ５１に対応）
マルチプレクサ８６を作動させるために比較器８０の出
力が使われる。いずれの場合にも、ＯＲゲート８７によ
り保証された通りに、ループ・ブランチ及び無条件ブラ
ンチは共に常に取られると予測される。

ブランチが取られると予測され、且つ整合するタグがキ
ャッシュ内に見出されたならば、キヤ。

シュ内の変位情報が現在のブランチ命令についての変位
情報と矛盾するか否か判定しなければならない、この目
的のために、比較器８１８２の出力は、ラッチされた変
位妥当信号（ＤＶ）、比較器８０の出力、及びＢＳＨＤ
信号と共にＮＡＮＤゲート８８に供給され、該ＮＡＮＤ
ゲートは、キャッシュからの関連の目標を、保留されて
いるブランチ命令についての目標アドレスに使うべきが
否かを判定する。予測「取られる」信号及び調整された
キャッシュピット信号は、組み合わせ論理９１、−次状
態レジスター９２、及びマーカー・レジスター９３を包
含する順次状態機械に供給される。組み合わせ論理９１
は、計算された目標アドレスがオペランド装置（第１図
の２１）から受信された時を示す目標妥当信号と、ブラ
ンチが判定され又はその妥当性が確認された時を示す実
行装置（第１図の１３）からのブランチ判定信号と共に
、ブランチ・オプコード・ストローブ（ＢＳＨＯＰ）を
受は取る。−待状態レシスター９２の現在の状態とマー
カー・レジスター９３の状態とに応じて、組み合わせ論
理９１は、ブランチ・オプコード・ストローブ、目標妥
当信号、及び、保留されているブランチ命令についての
ブランチ判定信号の順序に依存して一時状態しシスター
９２についての次の状態を決定する。特に、ブランチ・
オプコード・ストローブに応じて、該組み合わせ論理は
、目標妥当信号がアサートされた時にオペランド装置か
ら受信される計算された目標アドレス（ＴＡＲＧＥＴＰ
Ｃ）に何をするべきかを判定するために「取られる予測
」信号と「キャッシュ目標使用」信号とに基づいてマー
カー・レジスター９３をセットする。

マルチプレクサ９４は、キャッシュ７９からの目標又は
オペランド装置からの目標を選ぶ、マルチプレクサ９５
．９６は、マルチプレクサ９４が選んだ目標を選ぶ。特
に、若しブランチが取られると予測されたならば、マル
チプレクサ９４に選ばれた目標がマルチプレクサ ムカウンターへ送られ、該ブランチ命令の直後の命令の
アドレス（ＮＥＸＴ　　ＰＣ）がマルチプレクサ９６を
介して巻き戻しラッチ９７に送られる。

また、ブランチが取られないと予測されたならば、マル
チプレクサ９６は選択された目標を巻き戻しラッチ９７
に送り、マルチプレクサ９５はＮＥＸＴ　ＰＣをプログ
ラムカウンターへ送る。

代表的シーケンスにおいては、レジスター内のマーカー
の組は、ブランチ・オブコード・ストローブ（ＢＳＨＯ
Ｐ）がアサートされた後に「取られる予測」信号及び「
キャッシュ目標使用」信号に応じてセットされる。妥当
な目標がオペランド装置から受信されると、この計算さ
れた目標はマーカー・レジスター９３の状態により指示
される方法で使用される。特に、若しブランチが取られ
るがキュッシエからの目標が使用されるべきでないなら
ば、「取られる」予測は、オペランド装置からの計算さ
れた目標と共にキャッシュに書き込まれる。この目的の
ために、組み合わせ論理９１はマルチプレクサ９８を作
動させて、キャッシュに書き込まれるべき目標をオペラ
ンド装置から選択させ、マルチプレクサ９９はブランチ
履歴キャッシュの予測ビットに書き込まれるべき「取ら
れる」の論理値をアサートする。しかし、ＡＮＤゲー）
１００は、保留されているブランチ命令が「キャッシュ
可能」である場合に限って項目がキャッシュ７９に書き
込まれることを保証する。

目標が受信され、そして、ブランチが取られるけれども
計算された目標を保存するべきであることをマーカーが
示しているならば、組み合わせ論理９１は巻き戻しラッ
チ９７をストローブしてオペランド装置から目標を受は
取らせる。そうでない場合、若しブランチが取られると
予測されれば、巻き戻しラッチ９７はＮＥＸＴ　　ＰＣ
を受取り、マルチプレクサ９４により選択された目標は
、マルチプレクサ９５及び他のマルチプレクサ１０１を
通してプログラムカウンターを通して送られる。

「キャッシュ目標使用」信号がアサートされた時、又は
、計算された目標がオペランド装置から受信された時、
組み合わせ論理９１は命令バッファー（第１図の１９）
をクリアする信号を送るゲート１０３ヘライン１０２を
介して信号を送り、マルチプレクサ１０１に選択された
ＰＲＥＤＩＣＴＩＯＮ　ＰＣ値をプログラムカウンター
（第１図の１７）にロードする。従って、若しキャツシ
ュヒツトがあり、ブランチが取られると予測され、且つ
キャッシュ内の関連の変位情報が該命令についての変位
と矛盾しないならば、組み合わせ論理９１は該ブランチ
の命令の前処理を開始する信号をライン１０２に発する
前にオペランド装置からの妥当な目標を待つ必要はない
。

普通の命令シーケンスでは、実行装置は、予測された経
路の成る命令の前処理後にブランチ予測の妥当性を確認
する。若し該ブランチ予測が妥当であることが分かれば
、ブランチ予測装置７０はそのアイドル状態に戻る。さ
もなければ、組み合わせ論理９１は命令シーケンスを巻
き戻す信号をライン１０４にアサートする。ライン１０
４上の信号は、マルチプレクサ１０１をして巻き戻しラ
ッチ９７からの巻き戻しアドレスをプログラムカウンタ
ーにロードせしめる・更に、組み合わせ論理９１は、ブ
ランチ判定の取る経路を反映する様にキャッシュ７９を
更新する。若しブランチが取られないであろうと誤って
予測されたならば、「取られる」の値がキャッシュ内の
関連の予測ビットに書き込まれる。さらに組み合わせ論
理はマルチプレクサ９８に作用して、巻き戻しランチか
らの巻き戻しアドレスをキャッシュ内の関連の目標に書
き込ませる。これにより、該ブランチ命令についてのバ
イアスに基づいてブランチが取られないと当初予測され
たのであれば、新しいキャッシュ項目が生成されること
になる。また、予測がキャッシュからの予測に基づいて
いたのであれば、目標アドレスが該ブランチ命令につい
て変化している可能性があるので、キャッシュ内の古い
項目は新しい目標アドレスで更新される。

誤った予測の内容が、ブランチが取られるであろうとい
うことであれば、「取られない」の値はその変位、長さ
及びタグと共にキャッシュ内の関連の予測ビットに書き
込まれる。この場合、目標は重要でない。更に、ゲート
１０６は、ループ・ブランチ命令については、或はブラ
ンチ命令がキャッシュ可能でなければ、予測ビットが変
更されないことを保証する。好適な実施例においては、
キャッシュ７９は１０２４個の項目を有し、各項目は２
２ビツトのタグ部分と、６ビツト長さ部分と、１６ビツ
ト変位部分と、１ビツト予測部分と、３２ビット目標部
分とを包含する。

以上、第４図の単純なブランチ予測装置７０の動作を命
令解読、目標アドレス計算、及びブランチ妥当性検査の
普通のシーケンスに関連させて説明した。本発明の重要
な面によると、ブランチ命令解読、目標アドレス計算、
及びブランチ妥当性検査は、各ブランチ命令についてど
の様な順序で行なわれても良い０組み合わせ論理９１は
、起こり得る如何なる順序にも最適の方法で答える様に
プログラムされる。第５図に示されている。これは、起
こり得る順序に対応し且つレジスター９２の状態により
指示されるブランチ予測装置の一次状態を定義すること
によってなされる。与えられた時に唯一のブランチ命令
が前処理されると仮定されるならば、アイドル状態を含
む６個の起こり得る状態があることになる。アイドル状
態以外の５個の状態は、組み合わせ論理９１がアイドル
状態に戻るために受信しなければならないストローブ信
号によって便利に命名される。第５図の状態図において
、目標妥当信号はＴＡＲと略され、ブランチ判定又は妥
当信号はＶＡＬと略されている。

第３図と関連して上記した普通のシーケンスでは、条件
付きブランチ命令が最初に解読され（ｃ−ＢＳＨＯＰ）
　、ブランチ予測装置はそのアイドル状態からそのＶＡ
Ｌ　　ＴＡＲ状態へ移る。次に、ブランチ予測装置は目
標（ＴＡＲ）を受は取ってそのＶＡＬ状態へ移る。最後
に、ブランチ予測装置は実行装置から妥当性検査信号（
ＶＡＬ）を受取り、そのアイドル状態に戻る。

普通のシーケンスは、無条件ブランチが実行装置により
妥当性検査される必要が無（、且つ好ましくは妥当性検
査されないので、無条件ブランチについては僅かに異な
る。従って、ブランチ予測装置が当初そのアイドル状態
にあって無条件ブランチ命令−（Ｕ−ＢＳＨＯＰ）が解
読される時、ブランチ予測装置はＴＡＲ状態に変化して
、計算された目標を待つ、計算された目標を受は取ると
、ブランチ予測装置はそのアイドル状態に戻る。この同
じシーケンスが、若しブランチ予測装置が条件付きブラ
ンチ命令を解読すると同時に妥当な目標を受信する場合
（ｃ−ＢＳＨＯＰ＆ＶＡＬ）　に生じる。

ブランチ予測装置は、キャッシュから妥当な目標を得て
も、計算された目標を待ってＴＡＲ状態に留まり、ブラ
ンチについて命令の前処理を始める。即ち、第５図に示
されている状態は一次状態であり、ブランチ予測装置は
レジスター９２が供給する一次状態以外の組み合わせ論
理９１への入力に応じて一次状態で異なる時に異なるこ
とを行なうことがある。

ブランチ予測装置は、命令ＪＳＢ　（サブルーチンへの
ジャンプ）等の、変位指定子後の変位指定子を意味して
いる成る無条件ブランチについてのみ到達される状［Ｂ
ＳＨＯＰ　　ＶＡＬを含む、これらの場合、命令が完全
に解読される前に妥当な目標が受信されることがあり得
る。従って、ブランチ予測装置は、無条件ブランチ命令
が解読されるまでは（Ｕ−ＢＳＨＯＰ）ＢＳＨＯＰ　　
ＶＡＬ状態に留まる。また、ブランチ予測装置は無条件
ブランチ命令を解読すると同時に妥当な目標を受は取る
ことがある（Ｕ−ＢＳ）（ＯＰ＆ＴＡＲ）。

また、ブランチ予測装置は、条件付きブランチ命令変位
がメモリーから取り出される前にブランチ妥当性検査信
号を受は取ることも出来る。これが起こると、ブランチ
予測装置はＢＳＨＯＰ　　ＴＡＲ状態に移って、条件付
きブランチ命令の解読が完了するのを待つ（ｃ−ＢＳＨ
ＯＰ）、上記した様に、ブランチ予測装置が行なう動作
は、マーカーの状態と共に、第５図に示されている一次
状態にも依存する。マーカーを使ってブランチ予測及び
ブランチ判定又は妥当性検査情報を記録する方法は幾通
りかある。第４図に示されている回路については、マー
カーは好ましくは第６図に示されている情報を記録する
。ブランチ予測装置がそのＴＡＲ状態にある時は、マー
カーは、計算された目標アドレスがオペランド装置から
受信された時に何がなされるべきかを示す。マーカー・
ビットＱＯは、第４図のマルチプレクサ９４による選択
に対応して、オペランド処理装置からの計算された目標
が使われるべきか否かを示す。２個のマーカービットＱ
１、ＱＯは、共同して、「クリア」状態、「巻き戻しに
格納」状態、「無視」状態、及び「解読に格納」状態と
称される４個の状態を定義する。

「クリア」状態は、何らのブランチ予測も判定もなされ
ていないことを示す、「巻き戻しに格納」状態は、ブラ
ンチが「取られない」と予測され、実行装置が該予測を
誤っていると判定した場合に前処理されている命令スト
リームを巻き戻すために、計算された目標を巻き戻しラ
ッチ９７に保存するべきことを示す、「無視」状態は、
キャッシュからの目標が使用されたか又は実行装置が該
ブランチが取られないと決定したので、計算された目標
を無視するべきことを示す。「解読に格納」状態は、計
算された目標アドレスがオペランド装置から受信された
時、命令バッファーがクリアされると共に、該ブランチ
が取られるという予測又は該ブランチを取るべき旨の判
定に応じて命令の前処理を始める計算された目標アドレ
スがプログラムカウンターにロードされるべきことを意
味する。

ブランチ予測装置の次の状態がアイドル状態である時は
、マーカーはクリアされるべきである。

マーカーは、（１）ブランチ予測がｒＢｓＨＯＰＪ信号
と同時になされる時、（２）目標アドレスがｒＴＡＲＪ
信号により示されている様に得られる時、又は（３）妥
当性検査信号ｒＶＡＬＪが信号ｒＢｓＨＯＰＪ前にアサ
ートされる時、変更される。

組み合わせ論理９１がＴＡＲ又はＶＡＬ信号より前にＢ
　Ｓ　ＨＯＰ　１８号又は「キャッシュ目標使用」信号
を受信すると、マーカーは、第７図に示されている様に
、「キャッシュ目標使用」信号及び「取られる予測信号
」に応じてセットされる。オペランド装置からの計算さ
れた目標アドレスは、ブランチが取られないと予測され
ていれば、受信された時に巻き戻しラッチに格納される
。若しブランチが取られると予測されれば、ブランチ履
歴キャッシュからの目標を使用するべきでないならば、
計算された目標は次の解読ｐｃとして格納される。即ち
、前処理は目標アドレスから始まる。

若しブランチが取られると予測され且つキャッシュから
の目標が使用されるべきであれば、計算された目標は無
視される。

ＴＡＲ信号に応じて、目標が実際にオペランド処理装置
（第１図の２１）から到着した時にマーカーがクリアさ
れる。

目標アドレスが受信される前に（ＴＡＲ）　、ブランチ
判定又は妥当性検査がなされた時は、マーカーはセット
又は修正されなければならない（ＶＡＬ）。

これは幾通りかの方法で行なわれ得るが、好適な方法が
第８図に示されている。いずれの場合にも、ブランチが
判定され又は妥当性を確認されているので、何も巻き戻
しラッチに格納する必要はない。

その結果、いずれの場合にも、第１マーカーＱ１の次の
状態Ｄ１は論理１である。

若しブランチ判定（ＶＡＬ）が予測（Ｂ　Ｓ　ＨＯＰ　
）前に行なわれたならば、第１に、マーカーは当初はク
リアであると仮定する。この場合、マーカーは、ブラン
チが取られるか否かに従ってセットされる。若しｒＰＲ
ＥＤＩＣＴ　　ＴＡＫＥＮＪ　　（取られる予測）が誤
っていて且つｒＢＲＡＮＣＨＶＡＬＩＤＪ　　（ブラン
チ妥当）が誤っているか、又は両方とも真であれば、マ
ーカーはｒ　５ＴＯＲＥＡＮＤ　　ＤＥＣＯＤＥＪ　　
（格納、解読）状態ニセットされる。

第８図のその他の場合、ブランチ判定により、先の予測
の妥当性が確認又は否定される。従って、第１マーカー
Ｑ１は、該ブランチが取られると予測された否かを示し
、ブランチ妥当信号とＱ１信号との排他的ＮＯＲは、該
ブランチが確かに取られるべきか否かを示す。若しブラ
ンチが取られるべきであるならば、オペランド装置から
の計算された目標が使用可能となったならば、それを使
用するべきである（キャッシュからの目標を先に使うこ
とが出来ないのならば）。従って、この状況ではＤｌ及
びＤＯの両方が、マーカーを「解読に格納」状態へ変化
させるべくセットされるべきである。従って、両方の状
況においてＤＯはプランチ妥当信号及びＱｌの排他的Ｎ
ＯＲである。

マーカーの状態を定義するための規則が確立された後、
第５図に示されている各々の起こり得る遷移を考慮して
組み合わせ論理９１を設計することが可能となる。例え
ば、第４図のブランチ予測装置７０が第３図の代表的シ
ーケンスを実行することを可能にする組み合わせ論理９
１を設計するために必要なのは、ブランチ予測装置がア
イドル状態からＶＡＬ　　ＴＡＲ状態へ、次にＶＡＬ状
態へ遷移し、次にアイドル状態に戻るのを考慮すること
だけである。基本ステップは、ハード配線論理に還元さ
れ、又は、組み合わせ論理９１を具現するメモリーのた
めのプログラミングに還元される標準的な積の和の形に
コンパイルされ得る高水準言語で定義され得る。例えば
、第３図のフローチャートに対応するプログラムを、以
下の様に符号化することが出来る。

ＩＤＬＥ： ０．０゜ Ｑ、＝０゜ （ＩＰ　　（ＮＯＴ　ＵＮＣ）　　ＡＮＤ　ＢＳＨＯＰ
ＴＩＩＥＮ　　Ｄｌ＝ＰＲＥＤＩＣＴ　　ＴＡＫＥＮＤ
ｏ・ｌ ５０＝Ｏ ＧＯＴＯＶＡＬ　　　ＴＡＲ ＥＬＳＥ　Ｄｏ＝Ｏ ＤＩ・０ ＧＯＴＯＩＤＬＥ） ＶＡＬ　　ＴＡＲ： ０ｏ＝Ｄ。

Ｑ、・Ｄ。

（ＩＦ　ＵＳＥ ＴＨＥＮ ＥＬＳＥ ＣＡＣＨＥ　　　ＴＡＲＧＥＴ　　ＡＮＤ　　５ｏ＝Ｏ
Ｄｌｌ＝Ｏ ｎｔ＝１ Ｓ０＝１ ＦＬＩＩＳＨＩＢＵＦ　　＆　　ＬＯＡＤ　　ＰＣＳＴ
ＲＯＢＥ　　ＵＮＷＩＮＤ　　ＬＡＴＣＨ（ＩＦ　ＴＡ
ＲＴＨＥＮ　ＧＯＴＯＶＡＬ）Ｄｏ＝Ｇ。

Ｄ＋Ｊ＋ （ＩＦ　ＴＡＲ ＴＨＥＮ （ＩＦ　Ｑ＋　　ＴＨＥＮ ＳＥＬＩＩＣＴ　　ＴＡＲＧＥＴ　　ＰＣＷＲＩＴＥＷ
ＲＩＴＥ　　ＣＡＣＨＩＩ！　　ＴＡＫＥＮＦＬＵＳＨ
ＩＢＵＦ　　＆　　ＬＯＡＤ　　ＰＣＳＴＲＯＢＥ　　
ＵＮＷＩＮＩ）　　ＬＡＴＣＨ）ＧＯＴＯＶＡＬ ＥＬＳＥ　ＧＯＴＯＶＡＬ　　ＴＡＲ））ＶＡＬ： 口０＝ＤＯ ＱＩ＝Ｄ１ （ＩＦ　　ＶＡＬ ＴＨＥＮ Ｄ０＝Ｏ Ｄ、・０ （ＩＦ　　（ＮＯＴ　ＢＲＡＮＣＨＶＡＬＩＤ）ＴＨＥ
Ｎ　　　　　ＵＮＷＩＮＤ （ＩＦＱｔ　　　　ＴＨＥＮＩＮＶＥＲＴ　　ＰＲＥ［
）　　ＩＮ　　ＣＡＣＨＥＬＳＥ ＳＥＬＥＣＴ　　ＵＮＷＩＮＤ　　ＰＣＷＲＩＴＥ　　
ＣＡＣＨＥ ＴＡＫＥＮ） ＧＯＴＯＩＤＬＥ ＥＬＳＥ Ｄｏ・Ｑ。

Ｄ＋＝Ｑ＋ ＧＯＴＯＶＡい その他の状態についてのシーケンスも同様にして容易に
決定される。

巻き戻し処理時の状態の復元を許す様に処理装置を設計
するには、幾つかの兼ね合いを必要とする。命令処理は
ブランチ予測後の選択された実行経路で継続し、幾つか
の後続の条件付きブランチ命令は該ブランチ予測の妥当
性検査以前に見出されるであろうから、これらの後続の
条件付きブランチ命令のうちのいずれかの分岐が予測さ
れ、追従され、必要に応じて巻き戻されるべきか否かと
いう問題がある。また、成る命令は通常は、実行される
前に汎用レジスターの状態を変化させることを許されて
いる。前述のＬｅｖｙ及びＥｃｋｈｏｕｓｅに記ＲＩＴ
Ｅ 載されているＶＡＸ命令アーキテクチャについては、斯
かる命令は、「レジスター・インクリメント」及び「レ
ジスター・デクリメント」指定子を含んでいるが、これ
は、該指定子がオペランド装置２１により評価された時
に、指定された汎用レジスターをインクリメント又はデ
クリメントさせるものである。

中央処理装置の状態を、ブランチ予測時に１対のレジス
ターに保存し、巻き戻し処理時にその１対のレジスター
からのデータの転送によって直ちに回復することが出来
る。中央処理装置の状態を格納し回復するためのブツシ
ュダウン・スタックとして多数の重複するレジスターを
設ければ、最初のブランチの妥当性が確認される前に任
意の個数の後続のブランチを再帰的に予測し、追従させ
、巻き戻すことが出来る。しかし、第１図の中央処理装
置については、ハードウェアの複雑さと実行処理量との
兼ね合いから、予測されたブランチに続く命令による汎
用レジスターの変更を、該ブランチの妥当性が確認され
るまでは許すべきでない。

即ち、オペランド装Ｗ２　ｔは、若し予測されたブラン
チ後に自動デクリメント又は自動インクリメント指定子
を受は取れば、その予測されたブランチの妥当性力身１
認されるまでは機能停止する。従って、汎用レジスター
を巻き戻し動作中に回復させる必要は無く、誤った経路
内の命令から情報のパイプラインをクリアすることによ
って処理装置の状態を容易に回復することが出来る。例
えば、キュー２３は、該キューからクリアされるべきデ
ータ要素の個数に対応する選択された数だけ除去ポイン
ターをインクリメントすることによってクリアされる。

その他のパイプライン・ステージは、データ要素が妥当
であるか否かを示すフラグをリセットすることによって
クリアされる。

第１図の中央処理装置については、ブランチ予測装置２
８は好ましくは単一レベルの再帰的ブランチ予測を可能
にするものである。換言すれば、命令装置１２は、最初
のブランチ予測の妥当性が確認される前に最初の条件付
きブランチ命令及び次の１個の条件付きブランチ命令に
続く予測された経路内の命令を解読することを許される
。複数のブランチ内の命令を同時に前処理することの出
来るブランチ予測装置を提供するためには、該ブランチ
予測装置内に保留されている各ブランチ命令に関連する
情報を格納するための複数のレジスター又はスタックを
設けること、並びに、同時に保留されている各条件付き
ブランチに関連するマーカー及びＵＮＷＩＮＤ　　ＰＣ
値のための複数のレジスター又はスタックを設けること
が必要である。

複数のブランチ命令を同時に予測するためには、ブラン
チ履歴キャッシュが第１ブランチ命令の直後の第２ブラ
ンチ命令について読み出されている間に該第１ブランチ
命令についての「キャッシュ目標使用」信号を判定する
ことが出来る様に、ブランチ予測論理を第９図に示され
ている様にパイプライン化することが望ましい。また、
キャッシュが読み出される時にブランチ予測情報でマー
カーをセットすること、並びに、キャッシュから読み出
された変位情報が該命令についての変位情報と矛盾しな
いか否かを判定する後続のサイクルでマーカーを変更す
ることも望ましい。

第９図に示されている様に、ＤＥＣＯＤＥ　　ＰＣの最
上位部分は比較器１２０でキャッシュタグと比較され、
キャツシュヒツト信号はマルチプレクサ１２１を作動さ
せてキャッシュからの予測ビット又はそれぞれのブラン
チ命令についてのバイアス・ビットを選択させる。しか
し、若しブランチ命令がループ・ブランチ又は無条件ブ
ランチを指定すれば、ＯＲゲート１２２は、これらのブ
ランチが取られると予測する。

後続の機械サイクルで「キャッシュ目標信号」を判定す
るために、パイプラインレジスター１２３は、ブランチ
履歴キャッシュから読み出された変位及び命令長さと共
に「取られる予測」信号及び「キャッシュヒント」信号
を受信する。後続のサイクル及びパイプラインの次のス
テージにおいて、比較器１２４は、第１ブランチ命令に
関連するキャッシュからの変位を第１ブランチ命令の変
位と比較し、他の比較器１２５は、第１ブランチ命令に
関するキャッシュからの命令長さを第１命令の長さと比
較する。ＡＮＤゲートは、該命令変位と命令長さとの両
方が一致するか否かを判定する。

ゲート１２６は更に「変位妥当」信号及びＢＳＨＤ信号
により作動可能にさせられて「キャッシュ目標使用」信
号を提供する。「キャッシュ目標使用」信号に応じて、
それぞれのマーカーは典型的には「解読に格納」状態に
変更される。

ここで第１０図を参照すると、この図は３個に上るブラ
ンチ命令に関連する情報を格納すると共に第２条件付き
ブランチ命令についての第２巻き戻しＰＣ値を格納する
複数のレジスターを含むデータ経路の概略を示す。これ
らのレジスターは、第１１図に示されている制御回路に
より制御されるラッチによって構成される。第１０図の
データ経路は、該ラッチの入力及び出力を選択する数個
のマルチプレクサも含む。

ラッチ１３０はＤＥＣＯＤＲＰＣの値を受は取る。この
値は、マルチプレクサ１３１により、ブランチの解読が
始まる時にはＴＡＲＧｌｌｉＴ　　ＰＣとして、解読が
次の後続の命令から始まる時にはＮＥＸＴ　　ＰＣとし
て選択される。若し解読されている命令がブランチ命令
ならば、マルチプレクサ１３２は、読み出しのためにブ
ランチ履歴キャッシュをアドレス指定するためにＤＥＣ
ＯＤＲＰＣを選択する。しかし、第１命令についてキャ
ッシュに書き込みをすることが必要となるまでに他のブ
ランチ命令が解読されてしまうこともあり得ることであ
る。従って、該ブランチについてのＤＥＣＯＤＥ　ＰＣ
は、該ブランチ命令に関する他の全ての情報と同様に、
第１ラツチ１３３、第２ランチ１３４及びマルチプレク
サ１３５を含む２レベル・スタックに格納されるが、こ
のマルチプレクサ１３５は、該第１ラツチ１３３に供給
するべくＤＥＣＯＤＲＰＣ又は第２ラツチ１３４の出力
を選択する。

ＮＥＸＴ　　ＰＣの値は、現在の命令の長さをＤＥＣＯ
ＤＲＰＣに加える加算器１３６により提供される。マル
チプレクサ１３７は、巻き戻しラッチ１３８にロードす
るべくＮＥＸＴ　　ＰＣ又はオペランド装置からの目標
アドレスを選択する。

２個の予測されたブランチについて命令が前処理される
ことがあるので、第２巻き戻しラッチ１３９も設けられ
ているが、これには単にＮｌ！ＸＴ　　ＰＣの値をロー
ドする必要があるに過ぎない、マルチプレクサ１３７は
、第２ＵＮＷＩＤＮ　　ＰＣを巻き戻しラッチ１３８に
転送するための追加の入力を持っている。

オペランド装置は、ブランチが命令バッファーの外ヘシ
フトされる前にその目標値を送ることが出来る。この場
合、ラッチ１４０は、ＴＡＲＧｆ！Ｔ　ＰＣを、それが
ＤＥＣＯＤＲＰＣとして使用されるべくラッチ１３０に
受信され得る様になるまで、保持する。ＴＡＲＧＥＴ　
　ＰＯは、マルチプレクサ１４１によりＵＮＷＩＮＤ　
　ＰＣ，オペランド装置からの目標アドレス、ラッチ１
４０からの遅延した目標アドレス、又はブランチ履歴キ
ャッシュから読み出された目標として選択される。プロ
グラムカウンター１７は、オーバーライド信号をマルチ
プレクサ１４１と他のマルチプレクサ１４２とに提供し
て該プログラムカウンターが実行装置により指定された
アドレスから実行を始めることを可能にするが、これは
、特別のアドレスから実行を開始するのを除いてブラン
チ予測装置の動作には適切でない。

第１１図の制御論理１５０を考察すると、該制御論理は
、マイクロコードメモリー１５１と、レジスター１５３
におけるマーカーの第１及び第２の組をセット、リセッ
トする論理１５２とに分割されていることが分かる。こ
の分割の結果として、制御装置１５０の一次状態の変化
を単に第１組のマーカーに依存させることのみが必要と
なるに過ぎないので、相当単純となる。

３個のブランチ（その内の２個は条件付きブランチであ
り得る）についての前処理を調停するために、−次状態
レジスター１５４は１６個の一次状態を定義する４個の
ビットを供給する。これら−次状態についての遷移は第
１２図ないし第１８図の状態図に示されている。該状態
図において、その間に１ブランチが保留される状態の状
態名は１ラインに書かれ、該状態名は第５図に示されて
いるのと同じである。２個のブランチを保留させる状態
の状態名は２本のラインに書かれ、その第１ラインは第
１の解読済みブランチ命令の処理を完了させるのに必要
なものを示し、第２ラインは第２の解読済みブランチ命
令の処理を完了させるのに必要なものを示す。−次状態
は更に、その間に３個のブランチ命令が保留される３個
の状態を含む。

第１１図に示されている様に、状態解読器１５５は、現
在の状態が２個の条件付きブランチを保留させているか
３個のブランチを保留させているかを示す。若し３個の
ブランチが保留されていて且つもう一つのブランチ命令
が解読されていれば、ゲート１５６は命令解読器を機能
停止させる信号を生成する。条件付きブランチが解読さ
れていて且つ２個の条件付きブランチが既に保留されて
いる時には他のゲート１５７が命令解読器を機能停止さ
せる信号を生成する。ゲート１５６．１５７の出力はＮ
ＯＲゲート１５８で組合わされて、命令解読器への機能
停止信号を生成する。状態解読器１５５は、妥当性が６
’ｆｆｌ　Ｕ’ｆｆｌされていない条件付きブランチが
保留されていることを示す信号をも提供する。この信号
はオペランド装置が、評価するべきレジスターインクリ
メント指定子又はレジスターデクリメント指定子を受信
する毎にオペランド装置を機能停止させるためにオペラ
ンド装置に供給される。

マーカー論理をマイクロコードメモリー１５１から完全
に分離するために、マイクロコードは「ブランチ妥当」
信号と、「ブランチ判定」信号と、その−次状態とを組
み合わせて、「ブランチ判定」信号が受信された時から
、計算された目標アドレスがオペランド装置から受信さ
れた時まで第８図に示されている様にマーカーをセット
するために使われる「ブランチ妥当ｊ信号を制限し拡張
するＢＲＡＮＣＨ０Ｋ（８号を決定する。ブランチの妥
当性検査が計算された目標アドレスの前に来た時になさ
れる予測（ＢＳＨＯＰ）の条件は、マイクロコードメモ
リー１５１からマーカー論理１５２への４個のモード選
択ライン１５９上の２進状態の特定の組み合わせ（ＳＥ
Ｌ＝０１００２）により示されるＴＡＲＣＡＳＥＳ動作
モードによって示される。ｒＴＡＲＣＡＳＥＳＪ選択に
応じて、マーカーは下記のテーブルに従ってセットされ
る。

０　　　　０ｄ　　　　無視（ｉｇｎｏｒｅ）１　　　
　０ｄ　　　　無視（ｉｇｎｏｒｅ）１　　　１　　１
　　　無視（ｉｇｎｏｒｅ）マーカー論理１５２は、「
キャッシュ目標使用」信号を受信すると、普通は第１ｍ
のマーカーを「無視」状態に変更する。しかし、若しマ
ーカーがクリアであるか又はクリアされるか又はロード
されるならば、「キャッシュ目標使用」信号は何の効果
も持たない。更に、若し１個のブランチ命令が他のブラ
ンチ命令に続けば、変化するマーカーは第１組のマーカ
ーから第２組のマーカーへとシフトしている。マイクロ
コードメモリー１５１は第１組のマーカーではなくて第
２組のマーカーが変更されるか又は「キャッシュ目標使
用」信号に関して適切であることをマーカー論理１５２
に知らせる信号ＳＥＣＭＡＲＫＳ　　ＩＮ　　ＵＳＥを
生成する。

４モ一ド選択ライン１５９はマーカー論理１５２の他の
数個の動作モードを提供する、Ｎ０ＯＰモード（ＳＥＬ
−００００□）では、マーカーの変化はない。

ＴＲｔＪＰ、モードでは（ＳＥＬ＝０００１□）、第１
マーカーは、若しブランチが取られないと予測されれば
（「取られない予測」＝０）、「巻き戻しに格納」にセ
ットされる。若しブランチが取られると予測されれば、
該ブランチがブランチ履歴キャッシュ内に無ければ「解
読に格納」にセットされる。若しブランチがブランチ予
測キャッシュ内にあり、且つ「取られる」と予測されれ
ば、マーカーは「無視」にセットされる。

ＦＡＬＳＥモード（ＳＥＬ＝００１０□）では、第１マ
ーカーがクリアされる。ＳＥＴ　　ＳＩＤモード（ＳＥ
Ｌ＝００１１ｇ　）では、第１マーカーは「解読に格納
」に変更される。このモードは、第１マーカーが「巻き
戻しに格納」状態にあり、「ブランチ判定信号」がアサ
ートされ、「ブランチ妥当」信号が該ブランチ予測が誤
っていたことを示している時に使われる。

ＦＲＯＭ　　５ＥＣＯＮＤモード（ｓａｔ、ｏｌｏｌｚ
）では、第１マーカーは第２マーカーの値にセットされ
、第２マーカーはクリアされる。この動作モードは、２
個のブランチが保留されていてブランチ予測装置が第１
のブランチの処理を終えようとしている時、即ち、現在
の一次状態が２個のブランチを保留にしていて次の一次
状態が１個のブランチを保留にしでいる時、に使われる
。

ＳＥＴ　　ＩＧモード（ＳＥＬ＝０１１０□）では、マ
ーカーの第１組は「解読に格納」から「ＰＣ無視」に転
換される。この動作モードは、「取られる予測」ブラン
チがオペランド装置からの目標アドレスを待っていて実
行装置が該予測が誤っていることを示している時に使わ
れる。

５ＥＣＯＮＤモード（ＳＥＬ＝　１０００ｘ　）では、
マーカーの第２の組が前述の「真」モードにセットされ
、マーカーの第１組はその先の値を保留する。

上記の他の動作モードでは、第２マーカーは、Ｎ０ＯＰ
モードの場合を除いて、クリアされる。

Ｎ０ＯＰモードでは、第２マーカーの次の状態はその現
在の状態と同じである（該マーカーが「キャッシュ目標
使用」信号により変更されなければ）。

ＰｔＪＳＨモード（ＳＥＬ＝１１０１□）では、第１マ
ーカーは第２マーカーの値にセットされ、第２マーカー
は「真」モードに従ってセットされる。

この動作モードは、−次状態ＶＡＬ　ＶＡＬ　ＴＡＲＵ
ＮＣＴＡＲに行（時に使わ４れる。

マーカー制御論理は第１９図に示されている。

ライン１５９の内の３本でのモード選択により、マーカ
ーレジスター１５３内のマーカーの第１＆ｌｌの次の状
態を決定するマルチプレクサ１７０が作動させられる。

ＴＡＲＣＡＳＥＳモードについての「取られる予測」信
号を選択的に反転させるために排他的Ｎ０Ｒ１７１が使
われる。

「キャツシュヒツト」の場合に、その後にキャッシュか
らの命令長さ又は経にか一致しないために「キャッシュ
目標使用」が無い場合にマーカーを修正するために、２
個の中間信号ｒ　ＤＥＭＯＴＥＦＩＲ３Ｔ　　ＭＡＲＫ
ＥＲ３ＪとｒＤＥＭＯＴＥＳＥＣＯＮＤ　　ＭＡＲＫＥ
Ｒ３Ｊとが設けられており、これらは２個のＡＮＤゲー
ト１７４．１７５により生成される。インバーター１７
６　ハ（を号ＳＥＣＭＡＲＫＳ　　ＴＮ　　ＵＳＥが真
であることにより示される様に第２マーカーが使用され
ているか否かによってどの信号がセットされるべきカラ
決定する。ＯＲゲー）１７７は、ｒ　ＤＥＭＯＴＥＦＩ
Ｒ３Ｔ　　ＭＡＲＫＥＲ３Ｊが真であればＭｏが常に真
となる様に第１マーカーを修正する。同様に、ＯＲゲー
ト１７８は第２マーカーを修正するために使われる。第
２マーカーの、５ＥＣＯＮＤ又はＰＵＳＨモードへのセ
ットは、第４の選択ライン１５９により示される。

Ｎ０ＯＰモードでは、ｒＤＥＭＯＴＨ５ＢＣＯＮＤ　　
Ｊ信号により強制されなければ、第２マーカーは、マル
チプレクサ１７９により選択されたその先の状態を受は
入れる。Ｎ０ＯＰモードはＡＮＤゲート１８０により解
読される。

第２０図を参照すると、実行されるブランチ命令を監視
する実行装置（第１図の１３）内の制御論理の略図が示
されている。この制御論理は一時に２個に及ぶマクロブ
ランチを監視しなければならない。第３マクロブランチ
は、第１マクロブランチが完了するのと同じサイクルに
おいて「発せられる」。この場合、第１のものの制御を
シフトアウトさせて新しいブランチのための余地を作る
ことが出来る。ＳＡＶ　　　ＢＲＡＮＣＨＵＣＯＤＥ（
ラッチ２６３の）は最新のマイクロコードであり、これ
はマルチプレクサ２６７により選択されて現在のブラン
チ命令の実行に使われることが出来る。現在のマイクロ
コードは、該ブランチが完了するまでランチ２６９に保
持される。単純なブランチ命令については、マイクロコ
ードラッチは１回ロードされる。成る複雑なブランチ（
ＶＡＸ命令ＢＢＸＸ等）については、マイクロコードは
第１組のコントロールを送ってブランチ方向をチエツク
するが、予測が誤っていればＥＢＯＸＢＲＡＮＣＨＶＡ
ＬＩＤを阻止する。ブランチ命令が実行しなければなら
ない書き込みが全て完了したことをマイクロコードがＶ
Ｉ！認した時は、それはマイクロコードラッチをロード
し直してＥＢＯＸＢＲＡＮＣＨ及びＥＢＯＸ　　ＢＲＡ
ＮＣＨＶＡＬＩＤを強制する。一つのブランチがなお処
理中である時に新しいブランチが発せられた時には、Ｎ
ＥＸＴ　　ＢＲＡＮＣＨＵＣＯＤＥラッチ（２６６）が
ロードされる。信号ＮＥＸＴ　　ＢＲＡＮＣＨＷＡＩＴ
ｒＮＧ（ラッチ２８６）がこれらのランチがロード済み
であることを示していれば、第１ブランチが完了する時
には、マルチプレクサ１６７はＮＥＸＴマイクロコード
を選択する。

同様に、各命令の開始時に、その命令についての命令装
置のブランチ予測をラッチしなければならない。進行中
のブランチが無ければ、５ＡＶＩＳＳｔＪＥ　　ＰＲＥ
ＤＩＣＴＩＯＮランチ（２７７）がロードされる。若し
実行装置が既にブランチに対して作用し初めていたなら
ば、ＮＥＸＴＩＳＳＵＥ　　ＰＲＥＤＩＣＴＩＯＮラッ
チ（２７３）がロードされる。信号ＮＥＸＴ　　ＰＲＥ
ＤＩＣＴＩＯＮＷＡＩＴＩＮＧ　（１９１）は、このラ
ッチがロードされてあるので、第１ブランチが完了した
時、マルチプレクサ１７８がＮＥＸＴ予測をとるであろ
うことを示す。

どのマイクロコードを使ってブランチ検査を行なうかを
ブランチ論理が知ると、該論理は可能なブランチ条件を
全て生成しなければならない。第２１図を参照すると、
全ての可能なブランチ条件を生成する実行装置内のこの
論理の略図が示されている。可能なブランチ条件は第２
２図に示されている。

単純なブランチは、先の命令により左のＰＳＬ条件コー
ドを検査する。先の命令は、ＵＣＣＫマイクロコードと
その命令の動作の結果としての条件コードとを使うこと
によって、これらのビットを「クロック」することが出
来る。先の命令は、その結果をＰＳＬ条件コードラッチ
に直接書き込むことも出来る。成る場合には、先の命令
は、分岐するであろう条件コードを変化させないので、
先の値即ちＰＳＬ　　Ｃ０ＮＤ　　Ｃ０ＤＥＳＤＬＹが
使われる。複雑なブランチについては、先のマイクロ命
令（ＩＮＴＥＲＮＡＬ　Ｃ０ＮＤＩＴＩＯＮ　　Ｃ０Ｄ
ＥＳ）から生じた条件が検査される。ブランチ検査を行
なう前にＰＳＬ条件コードをセットし、次にそれらをＩ
ＮＴＥＲＮＡＬ　　Ｃ０ＮＤＩＴＩＯＮ　　Ｃ０ＤＥＳ
と多重化するのには余りに長い時間を要するので、これ
らのステップは併合されてＢＲＡＮＣＨＣ０ＮＤ’　　
Ｓ（マルチプレクサ２９６）を形成する。

ブランチ条件が決定されると、正しい条件を選択し、且
つ、ブランチを取るべきであればＴＡＫＥＢＲＡＮＣＨ
（マルチプレクサ３０２）をセットするために現在のブ
ランチのマイクロコードが使われる。この値は、ＥＢＯ
Ｘ　　ＢＲＡＮＣＨ（３０３）をセットする（予測が誤
っていたことを意味する）ために命令装置の予測と比較
される。

このチエツクは、まさに結果が使用される場合に、各サ
イクルでなされる。

若し同じサイクルでブランチ検査を完了するのに充分な
速さでブランチ条件を生成することが出来なければ、特
別のブランチ検査論理の利点は失われる。その時は、次
のサイクルにおける整数機能単位においてブランチ検査
を行なうのとちょうど同じ速さとなる。先の命令の状態
に依存する非ブランチ命令は全て、実行される前に余分
のサイクルを待たなければならない。

ここで第３図を参照すると、第２１図のブランチ条件論
理の結果の妥当性の確認を行なう時を決定する実行装置
のブランチ制御論理が示されている。図示の第１状態即
ちＴＲＹＩＮＧ　　ＴＯＢＲＡＮＣＨ（ラッチ３０８）
は、ブランチが進行中である時には常にセットされる。

これは、新しいブランチが発せられる時（ゲート３０４
）、又は他のブランチが開始を待っている（ＮＥＸＴ　
　ＢＲＡＮＣＨＷＡ　Ｉ　Ｔ　Ｉ　ＮＧ）時にセットさ
れる。これは、ブランチの妥当性が確認される（ゲート
３０５）まで維持される。

複雑なブランチについては、ブランチ検査についてのマ
イクロコードと、動作を行なうマイクロコード（その結
果は検査を行なうために使われる）とは同時に発せられ
る。それゆえ、複雑なブランチは、検査が行なわれる前
に動作を完了させるために１サイクル待たなければなら
ない。「待機」サイクルがなされると直ちに状態ＷＡＩ
ＴＥＤＯＮ　　ＣＯＭＰＬＥＸ　（ラッチ３１７）がセ
ットされる。内部条件コードが妥当（動作がリタイアさ
せられたことを意味する）であれば、複雑なブランチ検
査を行なうことが出来る。

単純なブランチについては、先の命令が終了すると直ち
に検査を行なうことか出来る。実行装置内の結果キュー
は、実行装置が現在働き掛けている命令をリタイアさせ
る順序を監視する。若し結果キューが空ならば、先の命
令を仕上げなければならず、ブランチ検査を直に行なう
ことが出来る。

結果キューが空でなくて、ブランチが２番目から最後へ
のスロットにあれば、先の命令はリタイア寸前である。

その条件コードが妥当となったならば（リタイアが実際
に行なわれる）直ちに、ブランチ検査を行なうことが出
来る（ゲート３１０）。

これらの条件のいずれかが存在していて（ゲート３１１
）且つそれが単純なブランチであれば（ＵＣＯＭＰＬＥ
Ｘがセットされない）、そのブランチの妥当性を確認す
ることが出来る。これらの条件のいずれかが存在してい
て、且つそれが複雑なブランチであれば、「待機」サイ
クルが始まることが出来る。

単純なブランチは決して結果を書かないので、ブランチ
検査がなされると直ちに方向を報告することが出来る。

実際、予測が誤っていて、（誤っている）命令が単純な
分岐後にレジスター又はメモリーに書き込みを行なおう
と試みれば、その書き込みを停止させなければならない
。予測が誤っノ ていた時は、信号ＢＡＤ　　ＢＲＡＮＣＨ（ゲート３３
３）が励起されて、その命令のリタイアを止め、実行装
置のパイプラインをクリアする。しかし、複雑なブラン
チは、レジスター又はメモリーへの書き込みを必要とす
ることがある。これらについては、ブランチ妥当性検査
はリタイアする書き込みを待たなければならず、これは
ｌ５ＳＵＥ装置からのＲＥＳＱ　　ＵＬＡＳＴにより示
される（ゲー）３２５）。若し妥当性検査が待たなかっ
たならば、ＢＡＤ　　ＢＲＡＮＣＨがその書き込みを阻
止することが出来る。殆どの場合に、リタイアは直ちに
完了し、妥当性検査は遅延させられない。リタイアが停
止させられている時、ＨＯＬＤＣＯＭＰＬＥＸ　　ＢＲ
ＶＡＬＩＤ（ランチ３３０）がセットされるので、その
ブランチが忘れられることはない。

標準的な単純なブランチに単純な又は複雑なブランチが
続く時、２番目のブランチのタイミングは１番目のブラ
ンチとは無関係である。しかし、単純なブランチが複雑
なブランチの直後に続く時は、その単純なブランチの検
査は１サイクル遅延させられる。その理由は、複雑なブ
ランチはその「ブランチ」サイクル前に「待機」サイク
ルを持ち、単純なブランチが理想的には検査されている
時にブランチ検査をしているであろうからである。

実際、若し複雑なブランチの後に単純なブランチの−様
な流れが続く場合には、その単純なブランチの各々の検
査が遅延させられる。

ＥＢＯＸ　　ＢＲＡＮＣＨＶＡＬＩＤと単純なブランチ
のリタイアとの相対的タイミングが遅延させられる時は
、ｌ５ＳＵＥ装置に警告するためにイ言号ＳＩＭＰＬＥ
　　ＢＡＤ　　ＢＲＡＮＣＨ（ラッチ３３５）が必要と
される。Ｓ　ＩＭＰＬＥＢＡＤ　　ＲＡＮＣＨは、ＥＢ
ＯＸ　　ＢＲＡＮＣＨＶＡＬ　Ｉ　Ｄが遅延させられず
且つ予測が悪かった時（予測が良くて、ｌ５ＳＵＥ装置
が実際にはど（７）ＢＲＡＮＣＨＶＡＬＩＤ７！ｌ（ど
の命令と対応するのかを知ることを必要としない時）、
アサートされる。ＳＩＭＰＥ　　ＢＡＤ　　ＢＲＡＮＣ
Ｈは、複雑なブランチ（これは常に遅延させられる）と
、先の複雑なブランチによって遅延させられた単純なブ
ランチとについてはクリアされる。

同様に、若し複雑なブランチの直後に１サイクルの複雑
なブランチが続く場合には、２番目のブランチの「待機
」サイクルは１番目のブランチの「ブランチ」サイクル
と重なりあう。２番目のブランチについての二重待機を
阻止するために、信号ＤＯＮＴ　　ＷＡＩＴ　（ラッチ
３２３）が生成される。これと讐ＡＩＴＥＤ　　　ＯＮ
　　　ＣＯＭＰＬＥχ（ゲート３１７）とのＯＲが取ら
れてＷＡＩＴＤＯＮＥ　（ゲート３１８）がセットされ
、これによりその複雑なブランチの妥当性が確認される
。

著しくＲＥＳＱ−ＵＬＡＳＴが停止させられたために）
該ブランチが停止させられれば、待機が行なわれたとい
う事実がＷＡＩＴＥＤ　　ＯＮ　　ＣＯＭＰＬＥＸ論理
に保存される。

遅延させられたブランチに複数サイクルの複雑なブラン
チが続く時は、２番目のブランチの第１マイクロサイク
ルがブランチ検査論理を必要としないので２番目のフ゛
ランチは１番目のフ゛ランチから独立している。遅延さ
せられたブランチに１サイクルの複雑なブランチが続く
場合は、２番目のブランチの「待機」サイクルは１番目
のブランチの「ブランチ」サイクルと重なりあう。それ
故、２番目の複雑なブランチのタイミングはなお１番目
のブランチから独立している。

ブランチ予測が誤っている時、或は実行装置が他の何ら
かの理由で命令をクリアした時、命令装置が実行装置に
送るコントロールとデータとは、３サイクルが経過する
か又はＩＢＯＸ　　Ｃ０ＲＲＥＣＴＩＯＮがアサートさ
れるまではくどちらが先であるにしても）妥当とはなら
ない。実行装置が悪いデータを使うのを防止するために
、命令装置からデータを受は取る実行装置の全ての部分
にＩＧＮＯＲＥＩＢＯＸ（ランチ３３８）散布される。

以上から分かる様に、誤ったブランチ予測に起因する機
能停止の穎度を減らすべく複数のブランチ命令を同時に
予測し前処理するパイプライン方式コンピューター用ブ
ランチ予測装置が開示された。予測は、該コンピュータ
ーの実行又は類似のコンピュータープログラムの実行の
過去の履歴について使用可能な最も信頬出来る情報に基
づいて、成るべく早くになされる。ブランチ履歴キャッ
シュを使って先に計算された目標アドレスを格納するが
、キャッシュも関連の変位情報を格納し、この情報が、
キャッシュ内の目標アドレスが正しいことを確認するた
めに、予測されるブランチ命令についての実際の変位情
報と比較されるので、コンピュータープログラムの変更
の際にキャッシュをクリアする必要は無い。キャッシュ
の大きさを最小限にするために、新しい［ブランチが取
られるｊ項目のみがキャッシュに書き込まれる。ブラン
チ命令が解読され、その目標アドレスが計算され、その
ブランチ判定がなされる順序に拘らずになるべく早くブ
ランチ予測をなす制御論理も開示された。該制御論理を
、ブランチ予測及び判定を記録するマーカー論理と、命
令解読、目標アドレス計算、及びブランチ判定の順序に
応答するマイクロコードとに分割することによって、ブ
ランチ予測装置が単純化されている。更に、実行装置内
のブランチ解明論理は、ブランチ判定を成るべく早く行
なうことによって機能停止の穎度と長さとをさらに減少
させている。

【図面の簡単な説明】

第１図は、本発明を採用したパイプライン方式中央処理
装置を持ったディジタルコンピューターシステムのブロ
ック図である。 第２図は、命令を処理するために、第１図のパイプライ
ン方式命令処理装置により色々な命令について平行して
行なうことの出来る色々なステップを示す図である。 第３図は、命令解読、目標アドレス計算、及びブランチ
判定又は妥当性検査の普通の順序についての本発明の好
適なブランチ予測方法のフローチャートである。 第４図は、複数のブランチを同時に予測することの出来
ない単純化されたブランチ予測装置の略図である。 第５図は、第４図の単純化されたブランチ予測装置の一
次状態図についての状態図である。 第６図は、第４図の単純化されたブランチ予測装置にお
いてブランチ予測、判定又は妥当性検査情報を格納する
一組のマーカーの４個の状態を示す状態テーブルである
。 第７図は、第６図のマーカーがブランチ予測に応じてど
の様にセットされるかを示す状態テーブルである。 第８図は、第６図のマーカーがブランチ判定又は妥当性
検査に応じてどの様にセットされるかを示す状態テーブ
ルである。 第９図は、第１ブランチ命令に割当てられたマーカーの
第１の組がブランチ脂層キャッシュからの目標アドレス
の確認に応じて選択的に変更されるのと同時に第２のブ
ランチ命令に割り当てられたマーカーの第２の組がブラ
ンチ予測に応じてセットされることを可能にする様にパ
イプライン方式とされたブランチ予測・目標アドレス確
認理論の略図である。 第１０図は、ブランチ命令情報及び「巻き戻し」アドレ
スについてのスタックを含むデータ経路論理の略図であ
る。 第１１図は、同時に３個のブランチ命令（そのうちの２
個は条件付きブランチ命令であっても良い）を予測し前
処理することの出来るブランチ予測装置を構成するため
に第９図のブランチ予測・目標アドレス確認論理及び第
１１図のデータ経路論理と関連して使われる好適な制御
論理のブロック図である。 第１２図ないし第１８図は、第１１図の制御論理につい
ての状態遷移図を構成する。 第１９図は、第１１図の制御論理に使われるマーカー論
理の略図である。 第２０図は、実行されるブランチ命令を監視する第１図
のプロセッサーの実行装置における制御論理の略図であ
る。 第２１図は、全ての起こり得るブランチ条件を生成し、
実行されている現在の命令についての条件を選択する実
行装置内の論理の略図である。 第２２図は、起こり得るブランチ条件のテーブルである
。 第２３Ａ図及び第２３Ｂ図は、第２１図の論理によって
選択されたブランチ条件の妥当性を確認する時を決定す
る実行装置内の論理の略図である。 （フ ト

Claims (47)

【特許請求の範囲】
1. （１）コンピュータープログラムにおけるブランチ命令
   により指定されるブランチがディジタルコンピューター
   による前記命令の実行時に取られるか否かを予測する方
   法であって、前記コンピューターは前記命令の実行前に
   前記コンピュータープログラムの命令を前処理する命令
   解読器を有し、前記ブランチ命令は前記コンピューター
   プログラムにおてそれぞれの命令アドレスに位置し、前
   記ブランチ命令は予め定義された複数のブランチ命令コ
   ードのうちの特定の一つを包含し、前記ブランチ命令は
   、前記ブランチ命令が実行される前記ブランチが取られ
   る時に前記コンピュータープログラムの実行が分岐して
   行く対応目標アドレスを指定する様になっている方法で
   あって、 命令と関連したブランチが取られるべきか否かを示す、
   前記命令と関連した情報が予め格納されてあるキャッシ
   ュメモリーを探し、 該ブランチ命令に関連する情報が前記キャッシュメモリ
   ー内に見出されない時、該ブランチ命令のブランチ命令
   コードについての各所定ブランチ・バイアスに基づいて
   前記ブランチが取られるか否かを予測し、 該ブランチ命令に関連する情報が前記キャッシュメモリ
   ーに見出されない時、前記ブランチ命令に関連する前記
   情報が、該ブランチ命令に関連するブランチが取られる
   べきであることを示しているか否かに従って前記ブラン
   チが取られるか否かを予測し、 ブランチが取られると予測された時に該ブランチ命令に
   より指定される目標アドレスから前記コンピュータープ
   ログラムの命令を前処理してゆくステップから成ること
   を特徴とする方法。
2. （２）前記ブランチ命令は、前記対応目標アドレスの、
   前記コンピュータープログラム内の前記ブランチ命令の
   場所からの変位を指定し、前記キャッシュメモリーには
   、所定の変位情報と、前記命令に関連するブランチの目
   標アドレスとが予め格納されており、前記方法は更に、
   該ブランチ命令に関連する情報が該キャッシュメモリー
   に見出される時に前記ブランチ命令が指定する変位を該
   キャッシュメモリー内の関連変位情報と比較するステッ
   プを含み、前記コンピュータープログラムの該目標アド
   レスの命令を前処理する前記ステップは、前記キャッシ
   ュメモリー内の該関連目標アドレスが該ブランチ命令の
   指定する目標アドレスと同じであることが前記比較ステ
   ップによって示された時に該キャッシュメモリー内の該
   ブランチ命令に関連する各目標アドレスを、該ブランチ
   命令の指定する目標アドレスとして使うステップを包含
   することを特徴とする請求項１に記載の方法。
3. （３）前記ブランチ命令についての前記目標アドレスは
   、該ブランチ命令のアドレスと、該ブランチ命令の長さ
   と、該ブランチ命令内の変位指定子の値との和に等しく
   ；該キャッシュメモリーに格納されている該情報は命令
   アドレスに関連させられており；該キャッシュメモリー
   に格納されている該変位情報は、変位値と命令長さ値と
   を包含し；前記比較のステップは、該関連変位値を該ブ
   ランチ命令内の前記変位指定子の値と比較すると共に該
   関連長さ値を前記ブランチ命令の前記長さと比較するこ
   とを含み、前記比較のステップは、該関連長さ値が前記
   ブランチ命令の前記長さと同じで且つ該関連変位値が前
   記ブランチ命令内の前記変位指定子の値と同じである時
   には前記キャッシュメモリー内の該関連目標アドレスが
   該ブランチ命令の指定する目標アドレスと同じであるこ
   とを示すことを特徴とする請求項２に記載の方法。
4. （４）前記複数の所定命令コードは、実行中に時には取
   られるけれども常に取られると予測される「条件付き」
   ブランチ命令である或る「ループ・ブランチ命令」につ
   いてのコードを含むことを特徴とする請求項１に記載の
   方法。
5. （５）前記複数の所定命令コードは、実行時に常にとら
   れると共に常に取られると予測される或る「無条件」ブ
   ランチ命令についてのコードを含むことを特徴とする請
   求項１に記載の方法。
6. （６）前記各ブランチに基づいて前記ブランチが取られ
   るか否か予測するべく該ブランチ命令の命令コードに応
   じて選択される並列出力を有するブランチ・バイアス・
   レジスターへブランチ・バイアス情報を順次にシフトさ
   せる最初のステップを更に備えることを特徴とする請求
   項１に記載の方法。
7. （７）書き込まれるべき情報が該ブランチが取られるべ
   きことを示す時に限って、関連情報が既に該キャッシュ
   メモリーにない時に前記ブランチ命令に関連する情報を
   前記キャッシュメモリーに書き込むステップを更に備え
   ることを特徴とする請求項１に記載の方法。
8. （８）前記キャッシュメモリーへの書き込みの前記ステ
   ップは、前記のそれぞれのブランチ・バイアスに基づい
   て前記ブランチが取られると予測される時には該ブラン
   チの実行の前に、該ブランチが取られないと誤って予測
   されていたならば該ブランチ命令の実行の後に、行なわ
   れることを特徴とする請求項７に記載の方法。
9. （９）該ブランチが取られた後に該ブランチが取られる
   べきか否かを示す前記キャッシュメモリー内の情報を変
   更するステップを更に備え、前記の変更は、該ブランチ
   命令に関連する前記情報が既に該キャッシュメモリー内
   にあり、且つ該ブランチが取られると誤って予測された
   時に行なわれることを特徴とする請求項８に記載の方法
   。
10. （１０）前記のそれぞれのブランチ・バイアスに基づい
    て前記ブランチが取られると予測されている時に該ブラ
    ンチ命令の実行前に前記情報が既に前記キャッシュメモ
    リー内にない時に前記ブランチ命令に関連する情報を前
    記キャッシュメモリーに書き込むステップを更に備える
    ことを特徴とする請求項１に記載の方法。
11. （１１）前記キャッシュメモリーは、前記命令に関連す
    る変位情報を格納し、前記キャッシュメモリーは、第１
    期間内に前記ブランチ命令と関連する情報について前記
    キャッシュメモリーを探索し、関連変位情報が前記キャ
    ッシュメモリーから読み出され、その後の第２期間に、
    前記キャッシュメモリーが後続の命令に関連する情報に
    ついて探索されている間、前記キャッシュメモリーから
    読み出された該関連変位情報は該ブランチ命令により指
    定される変位情報と比較されることを特徴とする請求項
    １に記載の方法。
12. （１２）ブランチが取られると予測されるべきか否かを
    示す該関連情報は前記第１期間内に前記キャッシュメモ
    リーから読み出されて格納され、前記の格納された情報
    は該比較に基づいて前記第２期間に修正されることを特
    徴とする請求項１１に記載の方法。
13. （１３）該ブランチ命令についての情報が前記第１期間
    中に前記キャッシュメモリー内に発見されず、前記ブラ
    ンチが前記のそれぞれのブランチ・バイアスに基づいて
    取られると予測され、該ブランチ命令により指定される
    目標アドレスが前記第２期間に使用可能である時には、
    前記コンピュータープログラム内の命令を前処理する前
    記ステップは前記第２期間に行なわれることを特徴とす
    る請求項１１に記載の方法。
14. （１４）コンピュータープログラムにおけるブランチ命
    令により指定されるブランチがディジタルコンピュータ
    ーによる前記命令の実行時に取られるか否かを予測する
    方法であって、前記コンピューターは前記命令の実行前
    に前記コンピュータープログラムの命令を前処理する命
    令解読器を有し、前記ブランチ命令は前記コンピュータ
    ープログラムにおいてそれぞれの命令アドレスに位置し
    、前記ブランチ命令は予め定義された複数のブランチ命
    令コードのうちの特定の一つを包含し、前記ブランチ命
    令は、前記ブランチ命令が実行され且つ前記ブランチが
    取られる時に前記コンピュータープログラムの実行が分
    岐してゆく対応目標アドレスを決定するブランチ変位を
    指定する様に成っている方法であって、それぞれの命令
    に関連するブランチが取られるべきか否かを示す情報と
    、該ブランチについてのそれぞれの変位情報と、該それ
    ぞれの変位情報により決定されるそれぞれの目標アドレ
    スとが予め格納されてあるキャッシュメモリーを探索し
    、 該ブランチ命令に関連する情報が前記キャッシュメモリ
    ー内に見出される時は、 （ａ）前記ブランチが取られないと予測されるべきこと
    を前記情報が示している時は前記ブランチは取られない
    と予測し、 （ｂ）前記情報が、前記ブランチは取られると予測され
    るべきであることを示している時は、前記キャッシュメ
    モリー内の該関連変位情報を、該ブランチ命令の指定す
    る変位と比較し、且つ、その比較によって、該関連変位
    情報により決定される目標アドレスが該ブランチ命令に
    より指定される変位により決定される目標アドレスと同
    じであることが示された時には、前記ブランチが取られ
    ると予測し、且つ、前記コンピュータープログラム内の
    命令を、該ブランチ命令に関連する該キャッシュメモリ
    ー内のそれぞれの目標アドレスから前処理するステップ
    から成ることを特徴とする方法。
15. （１５）前記ブランチ命令についての前記目標アドレス
    は、該ブランチ命令のアドレスと、該ブランチ命令の長
    さと、該ブランチ命令内の変位指定子の値との和に等し
    く；該キャッシュメモリーに格納されている前記情報は
    命令アドレスに関連させられており；該キャッシュメモ
    リーに格納されているそれぞれの変位を示す情報は、変
    位値と命令長さ値とを包含し；前記比較は、該変位指定
    子の値が該キャッシュメモリーに格納されている変位値
    と同じで且つ該ブランチ命令の長さが該キャッシュメモ
    リーに格納されている該命令長さ値と同じである時には
    該関連変位情報により決定される目標アドレスが該ブラ
    ンチ命令により指定される変位により決定される目標ア
    ドレスと同じであることを示すことを特徴とする請求項
    １４に記載の方法。
16. （１６）前記複数の所定命令コードは、時には実行時に
    取られるが常に取られると予測される「条件付き」ブラ
    ンチ命令である或る「ループ・ブランチ命令」について
    のコードを含むことを特徴とする請求項１４に記載の方
    法。
17. （１７）前記複数の所定命令コードは、実行時に常にと
    られると共に常に取られると予測される或る「無条件」
    ブランチ命令についてのコードを含むことを特徴とする
    請求項１４に記載の方法。
18. （１８）前記各ブランチに基づいて前記ブランチが取ら
    れるか否か予測するべく該ブランチ命令の命令コードに
    応じて選択される並列出力を有するブランチ・バイアス
    ・レジスターへブランチ・バイアス情報を順次にシフト
    させる最初のステップを更に備えることを特徴とする請
    求項１４に記載の方法。
19. （１９）書き込まれるべき情報が該ブランチが取られる
    べきことを示す時に限って、関連情報が既に該キャッシ
    ュメモリーにない時に前記ブランチ命令に関連する情報
    を前記キャッシュメモリーに書き込むステップを更に備
    えることを特徴とする請求項１４に記載の方法。
20. （２０）前記キャッシュメモリーは、第１期間に、前記
    ブランチ命令に関連する情報について探索され、該関連
    情報が前記キャッシュメモリーから読み出されて格納さ
    れ、その後の第２期間に、該キャッシュメモリーから読
    み出されて格納されてあった関連変位情報が該ブランチ
    命令の指定する変位と比較されると共にその間に前記キ
    ャッシュメモリーは後続の命令に関連する情報について
    探索されることを特徴とする請求項１４に記載の方法。
21. （２１）ブランチが取られると予測されるべきか否かを
    示す情報は前記第１期間に前記キャッシュメモリーから
    読み出されて格納され、該ブランチ命令に関連するブラ
    ンチが取られるべきであるか否かを示す格納されてあっ
    た該関連情報は、前記第２期間に、該関連変位情報と、
    該ブランチ命令の指定する変位との該比較に基づいて修
    正されることを特徴とする請求項２０に記載の方法。
22. （２２）前記の探索、予測、比較及び前処理の前記ステ
    ップを繰り返しながら前記キャッシュメモリーをクリア
    せずに前記コンピュータープログラムを変える後続のス
    テップを更に備えることを特徴とする請求項１４に記載
    の方法。
23. （２３）コンピュータープログラムにおけるブランチ命
    令により指定されるブランチがディジタルコンピュータ
    ーによる前記命令の実行時に取られるか否かを予測する
    方法であって、前記コンピューターは前記命令の実行前
    に前記コンピュータープログラムの命令を前処理する命
    令装置を有し、前記ブランチ命令は前記コンピューター
    プログラムにおいてそれぞれの命令アドレスに位置し、
    前記ブランチ命令は予め定義された複数のブランチ命令
    コードのうちの特定の一つを包含し、前記ブランチ命令
    は、前記ブランチ命令が実行され且つ前記ブランチが取
    られる時に前記コンピュータープログラムの実行が分岐
    してゆく対応目標アドレスを決定するブランチ変位を指
    定し、前記命令装置は、第１期間には前記ブランチ命令
    の命令コード及びアドレスを提供し、第２期間には前記
    ブランチ命令のブランチ変位を提供し、第３期間には前
    記ブランチ変位から対応する目標アドレスを計算する様
    に成っている方法であって、 （ａ）該ブランチ命令が実行される時に前記ブランチ命
    令のブランチが取られるか否かを予測し、 （ｂ）前記第１期間に、前記ブランチ命令の前記アドレ
    スに関連する変位情報及び目標アドレスを前記キャッシ
    ュメモリーから得るために、命令アドレスに関連する目
    標アドレス及び変位情報を格納するキャッシュメモリー
    を探索し、 （ｃ）関連変位情報及び関連目標アドレスが前記キャッ
    シュメモリーから得られた時には、前記第２期間に、前
    記キャッシュメモリーから得られた該関連変位情報を前
    記ブランチ命令の該ブランチ変位と比較することによっ
    て該関連目標アドレスが前記第３期間に計算される該対
    応目標アドレスと同じであることを確認し、該関連目標
    アドレスがその様に確認され且つ前記ブランチが取られ
    ると予測された時には、前記目標アドレスから前記命令
    の前処理を開始し、 （ｄ）前記確認のステップによって、該関連目標アドレ
    スが前記第３期間に計算される該目標アドレスと同じで
    ないと判定され且つ前記ブランチが取られると予測され
    た時には、計算される該目標アドレスを待ち、前記第３
    期間にその計算された目標アドレスから前記命令の前処
    理を開始するステップから成ることを特徴とする方法。
24. （２４）前記予測のステップは、該ブランチが取られる
    と予測されるべきであるか否かを示す前記ブランチ命令
    のアドレスに関連する情報を前記キャッシュメモリーか
    ら読み出すことを含むことを特徴とする請求項２３に記
    載の方法。
25. （２５）前記の予測のステップは、該ブランチ命令に関
    連する情報が前記キャッシュメモリー内に発見されない
    時に該ブランチ命令の命令コードについて予め決められ
    るブランチ・バイアスに基づくことを特徴とする請求項
    ２４に記載の方法。
26. （２６）前記の予測のステップは、前記命令コードを解
    読して該命令コードが無条件ブランチ又はループ・ブラ
    ンチを指定するか否かを判定し、若しそうならば、該ブ
    ランチ命令のアドレスに関連する該キャッシュ内の如何
    なる情報にも拘らず前記ブランチが取られると予測する
    ことを含むことを特徴とする請求項２４に記載の方法。
27. （２７）なされた該予測は格納され、その格納された結
    果は前記の比較に基づいて選択的に変更されることを特
    徴とする請求項２３に記載の方法。
28. （２８）前記ブランチ予測はパイプライン方式回路の第
    １ステージでなされ、前記比較は前記パイプライン方式
    回路の後続の第２回路で行なわれることを特徴とする請
    求項２３に記載の方法。
29. （２９）前記比較が前記ブランチ命令について行なわれ
    る時、前記コンピュータープログラム内の後続のブラン
    チ命令についてブランチ予測がなされることを特徴とす
    る請求項２３に記載の方法。
30. （３０）コンピュータープログラムにおけるブランチ命
    令により指定されるブランチがディジタルコンピュータ
    ーによる前記命令の実行時に取られるか否かを予測する
    方法であって：前記コンピューターは前記命令の実行前
    に前記コンピュータープログラムの命令を前処理する命
    令装置と、前処理後に該命令を実行する実行装置とを有
    し；前記ブランチ命令は前記コンピュータープログラム
    においてそれぞれの命令アドレスに位置し、前記ブラン
    チ命令は予め定義された複数のブランチ命令コードのう
    ちの特定の一つを包含し、前記ブランチ命令は、前記ブ
    ランチ命令が実行され且つ前記ブランチが取られる時に
    前記コンピュータープログラムの実行が分岐してゆく対
    応目標アドレスを決定するブランチ変位を指定し；前記
    命令装置は、ブランチ命令の解読を示すブランチ信号を
    提供する命令を解読する手段と、該ブランチ命令に対応
    する目標アドレスを計算して、該目標アドレスの計算を
    示す目標信号を提供する手段とを含み；前記実行装置は
    、実行時にブランチが取られるか否かを示す妥当性信号
    を提供し、前記ブランチ信号、目標信号及び妥当性信号
    は、それぞれのブランチ命令の前処理及び実行について
    色々な順序で生じ；前記方法は、 （ａ）ブランチ信号、目標信号、及び妥当性信号の現在
    の順序を特徴付ける一次状態を決定し、（ｂ）前記ブラ
    ンチ信号に応じて、それぞれのブランチ命令が実行時に
    取られるか否かを予測し、目標アドレスが計算された後
    に該計算済み目標アドレスをどのように処置するべきか
    を示すマーカーをセットし、 （ｃ）前記妥当性信号と現在の一次状態とに応じて、ブ
    ランチがまだ予測されていなければ該ブランチが取られ
    るべきか否かに応じて前記マーカーをセットし、又は、
    ブランチが誤って予測された場合には間違っている経路
    の前処理された命令の結果を放棄して正しい経路を取る
    ことによって該命令装置を巻き戻し、（ｄ）前記目標信
    号に応じて、前記マーカーを指示する方法で該計算され
    た目標アドレスを処分するステップから成ることを特徴
    とする方法。
31. （３１）第１ブランチ命令は取られると予測され、そ目
    標アドレスから始まる命令は該第１ブランチ命令が実行
    される前に前処理され、前記命令は第２ブランチ命令を
    含んで前処理され、前記第２ブランチ命令は取られると
    予測され、その目標アドレスにある命令は該第１ブラン
    チ命令が実行される前に前処理されることを特徴とする
    請求項３０に記載の方法。
32. （３２）該第２ブランチ命令についての目標アドレスが
    計算された後にその計算された目標アドレスをどの様に
    処置するべきかを示すマーカーの第２の組をセットする
    ステップを更に備えることを特徴とする請求項３１に記
    載の方法。
33. （３３）次の一時状態が該マーカーの組の一方の現在の
    状態のみに依存することを特徴とする請求項３２に記載
    の方法。
34. （３４）前記コンピューターは、ブランチ命令に関連す
    る予測情報と目標アドレスとを格納するキャッシュメモ
    リーを包含し、前記ブランチ信号の受信後に前記キャッ
    シュを読んで、前記キャッシュから読み出された関連予
    測情報に応じて前記マーカーをセットし、その後、該キ
    ャッシュメモリーからの該関連目標アドレスが妥当であ
    るか否かを判定し、この判定に応じて選択的に前記マー
    カーを変更するステップを更に備えることを特徴とする
    請求項３０に記載の方法。
35. （３５）命令装置と実行装置とを有するパイプライン方
    式プロセッサーのためのブランチ予測方法であって、前
    記命令装置は、命令を解読して、前記命令の指定するオ
    ペランドを得る手段を包含し、前記実行装置は、前記命
    令を実行して、前記オペランドに対して指定された動作
    を行なってそれぞれの結果を得る手段を包含し、前記命
    令は、命令実行のシーケンスが分岐するべきか否かの決
    定が前記の結果に支配される条件付きブランチ命令を包
    含し、前記ブランチ予測方法は、 前記条件付きブランチ命令について分岐するか否かのそ
    れぞれの決定の結果を予測することと、 前記命令実行装置は、該条件付きブランチ命令に続く予
    測された命令のストリーム中の命令を解読することと、 前記実行装置は、前記予測手段による予測の妥当性を確
    認し、それぞれの結果が予測に反することが分った時、
    該条件付きブランチ命令に続く該予測された命令のスト
    リームの中の命令の解読から得られたオペランドを該プ
    ロセッサーから排除するために妥当性信号を生成するこ
    とと、 前記実行装置が現在の命令を実行している間に、該命令
    ストリーム中の次の命令を待って、前記次の命令が条件
    付きブランチ命令である場合には該命令についての妥当
    性信号を生成することとを含むことを特徴とする方法。
36. （３６）次の命令を待つ前記のステップは、前記の次の
    命令が条件付きブランチ命令であって、その実行により
    そのブランチ判定の基礎を成す結果が変更される場合に
    は、前記次の命令が現在の命令となって実行されるまで
    は前記次の命令についての妥当性信号の生成を送らせる
    ことを含むことを特徴とする請求項３５に記載のブラン
    チ予測方法。
37. （３７）次の命令を待つ前記のステップは、前記の現在
    の命令の実行によって、前記次の命令についてのブラン
    チ判定の基礎を成す結果が変更されない場合に、前記現
    在の命令以前の該命令ストリーム中の命令の実行の結果
    から、前記次の命令についてのブランチ判定の基礎を成
    す結果を選択し、前記現在の命令の実行により前記結果
    が変更される場合には前記結果を現在の命令の実行の結
    果の中から選択することを含むことを特徴とする請求項
    ３５に記載の方法。
38. （３８）前記の次の命令について前記妥当性信号を生成
    する前記ステップは、前記命令装置により解読可能な色
    々な種類の条件付きブランチ命令のブランチ判定の基礎
    を成す一組の起こり得る結果を生成することと、該次の
    命令についてのブランチ判定の基礎を成す結果を前記の
    起こり得る結果の組から選択することとを含むことを特
    徴とする請求項３５に記載の方法。
39. （３９）命令装置と実行装置とを有するパイプライン方
    式プロセッサーであって、前記命令装置は、命令を解読
    して、前記命令の指定するオペランドを得る手段を包含
    し、前記実行装置は、前記命令を実行して、前記オペラ
    ンドに対して指定された動作を行なってそれぞれの結果
    を得る手段を包含し、前記命令は、命令実行のシーケン
    スが分岐するべきか否かの決定が前記の結果に支配され
    るブランチ命令を包含し、前記命令装置は、前記ブラン
    チ命令についての分岐するべきか否かの判定の結果を予
    測して前記命令装置に該ブランチ命令後の予測された命
    令ストリーム中の命令の解読を行なわせるブランチ予測
    手段を包含しており、前記実行装置は、前記予測手段に
    よる予測の妥当性を確認して、結果が予測に反すると分
    かった場合に該条件付きブランチ命令後の予測された命
    令のストリーム中の命令の解読かれ得られたオペランド
    を該プロセッサーから排除するための妥当性信号を生成
    する手段を包含しており、前記ブランチ命令は前記命令
    ストリーム中のそれぞれの命令アドレスに位置し、前記
    ブランチ命令は複数の所定ブランチ命令コードのうちの
    それぞれの一つを包含し、前記ブランチ命令は、前記ブ
    ランチ命令が実行され且つ前記ブランチが取られる時に
    前記命令ストリームの実行が分岐して行く、それぞれに
    対応する目標アドレスを指定し、前記ブランチ予測手段
    は、 命令に関連するブランチが取られると予測されるべきか
    否かを示す、前記命令に関連する情報が予め格納されて
    あるキャッシュメモリーと、解読される現在のブランチ
    命令に関連する情報について前記キャッシュメモリーを
    探索する手段と、 該ブランチ命令に関連する情報が前記キャッシュメモリ
    ー内に見出されない時には該ブランチ命令のブランチ命
    令コードについて予め定められてあったブランチ・バイ
    アスに基づいて前記ブランチが取られるか否かを予測し
    、該ブランチ命令に関連する情報が前記キャッシュメモ
    リー内に見出された時には該ブランチ命令に関連するブ
    ランチが取られると予測されるべきであるか否かを示す
    前記ブランチ命令に関連する前記情報に従って前記ブラ
    ンチが取られる否かを予測する手段と、から成ることを
    特徴とするパイプライン方式プロセッサー。
40. （４０）前記ブランチ命令は、前記命令ストリーム内に
    おける前記ブランチ命令のそれぞれの位置からの前記対
    応目標アドレスの変位を指定し、前記キャッシュメモリ
    ーには、前記命令に関連するブランチの所定変位情報と
    目標アドレスとが予め格納されており、前記ブランチ予
    測手段は、更に、該ブランチ命令に関連する情報が該キ
    ャッシュメモリー内に見出される時には前記ブランチ命
    令により指定される変位を該キャッシュメモリー内の関
    連変位情報と比較する手段と、前記の比較によって、前
    記キャッシュメモリー内の関連目標アドレスが該ブラン
    チ命令の指定する目標アドレスと同じであることを示し
    た時に該キャッシュメモリー内の該ブランチ命令に関連
    する目標アドレスを該ブランチ命令の指定する目標アド
    レスとして選択する手段とを備えることを特徴とする請
    求項３９に記載のパイプライン方式プロセッサー。
41. （４１）前記ブランチ命令についての前記目標アドレス
    は、該ブランチ命令のアドレスと、該ブランチ命令の長
    さと、該ブランチ命令内の変位指定子の値との和に等し
    く；該キャッシュメモリーに格納されている情報は命令
    アドレスに関連し；該キャッシュメモリーに格納されて
    いる変位情報は変位値と命令長さ値とを包含し；前記比
    較手段は、該関連変位値を該ブランチ命令内の前記変位
    指定子の値と比較すると共に該関連長さ値を前記ブラン
    チ命令の前記長さと比較して、該関連長さ値が前記ブラ
    ンチ命令の前記長さと同じで且つ該関連変位値が前記ブ
    ランチ命令内の前記変位指定子の値と同じである時には
    前記キャッシュメモリー内の該関連目標アドレスが該ブ
    ランチ命令の指定する目標アドレスと同じであることを
    示す手段を含むことを特徴とする請求項４０に記載のパ
    イプライン方式プロセッサー。
42. （４２）前記ブランチ予測手段は、更に、少なくとも第
    １及び第２のブランチ命令についてのブランチ情報を待
    ち合わせさせて、前記第１ブランチ命令についての予測
    されたブランチ判定が前記実行装置により確認される間
    に前記第２ブランチ命令以後の予測された命令のストリ
    ームの中の命令を解読するために前記第２ブランチ命令
    についての該ブランチ判定を予測する手段を備えること
    を特徴とする請求項３９に記載のパイプライン方式プロ
    セッサー。
43. （４３）前記待ち合わせ手段は、１個の無条件ブランチ
    命令と２個の条件付きブランチ命令とを含む３個のブラ
    ンチ命令についてのブランチ情報を待ち合わせさせるこ
    とを特徴とする請求項４２に記載のパイプライン方式プ
    ロセッサー。
44. （４４）命令装置と実行装置とを有するパイプライン方
    式プロセッサーであって、前記命令装置は、命令を解読
    して、前記命令の指定するオペランドを得る手段を包含
    し、前記実行装置は、前記命令を実行して、前記オペラ
    ンドに対して指定された動作を行なってそれぞれの結果
    を得る手段を包含し、前記命令は、命令実行のシーケン
    スが分岐するべきか否かの決定が前記の結果に支配され
    る条件付きブランチ命令を包含し、前記命令装置は、前
    記条件付きブランチ命令についての分岐するべきか否か
    の判定の結果を予測して前記命令実行装置に該条件付き
    ブランチ命令後の予測された命令ストリーム中の命令の
    解読を行なわせるブランチ予測装置を包含しており、前
    記実行装置ま、前記予測手段による予測の妥当性を確認
    して、結果が予測に反すると分かった場合に該条件付き
    ブランチ命令後の予測された命令のストリーム中の命令
    の解読から得られたオペランドを該プロセッサーから排
    除するための妥当性信号を生成する手段を包含しており
    、 前記実行装置は、現在の命令の実行中に作動して該命令
    ストリーム中の次の命令を見て、前記次の命令が条件付
    きブランチ命令である場合に該次の命令について妥当性
    信号を生成する手段を包含することを特徴とするパイプ
    ライン方式プロセッサー。
45. （４５）前記現在の命令の実行中に作動する前記手段は
    、前記次の命令が条件付きブランチ命令であってそれ自
    体の実行が、そのブランチ判定の基礎を成す結果を変化
    させることとなる場合には前記次の命令が現在の命令と
    なって実行されるまで前記次の命令についての妥当性信
    号の生成を遅延させる手段を包含することを特徴とする
    請求項４４に記載のパイプライン方式プロセッサー。
46. （４６）前記現在の命令の実行中に作動する前記手段は
    、前記現在の命令の実行が前記結果を変化させない場合
    に前記現在の命令以前の該命令ストリーム中の命令の実
    行の結果から、該次の命令についてのブランチ判定の基
    礎を成す結果を選択し、前記現在の命令の実行が前記結
    果を変化させる場合には該現在の命令の実行の結果から
    前記結果を選択する手段を備えることを特徴とする請求
    項４４に記載のパイプライン方式プロセッサー。
47. （４７）前記現在の命令の実行中に作動する前記手段は
    、前記命令装置により解読される色々な種類の条件付き
    ブランチ命令のブランチ判定の基礎を成す一組の起こり
    得る結果を生成する手段と、次の命令についてのブラン
    チ判定の基礎を成す結果を前記の起こり得る結果の組か
    ら選択する手段とを備えることを特徴とする請求項４４
    に記載のパイプライン方式プロセッサー。