JPH05250220A - 実行アドレス生成回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 高度の先行フェッチ機能を有するプロセッサ
に対応できる実行アドレス生成回路を提供する。 【構成】 プロセッサ６より出力されるステータス・デ
ータならびにストローブ信号１０１を入力して、分岐先
フェッチ信号１０２、システム分岐信号１０５およびプ
ログラム分岐信号１０３を出力するステータス・デコー
ド回路１と、分岐先フェッチ信号１０２の入力に対応し
て、プロセッサ６のアドレス・バス２０１上のアドレス
・データを保持する保持回路２と、プログラム分岐信号
１０３の入力に対応し、保持回路２またはアドレス・バ
ス２０１の出力の何れかの選択回路３と、システム分岐
信号１０５とプログラム分岐信号１０３の論理和演算出
力で選択回路３の出力をプリセットし、キュー読出し信
号１０４でカウントアップするプリセッタブル・カウン
タ回路５と、を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は実行アドレス生成回路に
関し、特に、先行フェッチ機能を有するプロセッサのプ
ログラム開発時に、プログラム開発支援装置内において
使用される実行アドレス生成回路に関する。

【０００２】

【従来の技術】一般に、先行フェッチ機能を有するプロ
セッサにおいては、外見えの動作（命令フェッチ動作）
と、実際の命令実行動作とは異なっている。このため
に、これらのプロセッサを使用するプログラムの開発時
において使用されるプログラム開発支援装置において
は、プログラム実行過程を参照するためのリアルタイム
・トレーサ、プログラム実行の網羅度を検証するための
カバレッジ回路およびプログラム実行点を検出するため
の実行検出回路等に対応して、実際の命令実行アドレス
を生成する実行アドレス生成回路が設けられている。

【０００３】例えば、図３は従来の実行アドレス生成回
路の一例であるが、図３に示されるように、プロセッサ
９に対応して、ステータス・デコード回路７およびプリ
セッタブル・カウンタ回路８を備えて構成されている。
また、図４（ａ）、（ｂ）、（ｃ）、（ｄ）および
（ｅ）は、この従来例における各信号の動作タイミング
図である。

【０００４】図３において、プロセッサ９は、先行フェ
ッチ機能を有するプロセッサである。アドレス・バス２
０４は、先行フェッチおよびデータの読出し／書込み等
を行う際にアドレス情報を出力するバスであり、ステー
タス・バス２０５は、アドレス・バス２０４におけるア
ドレス情報が、プログラムの先行フェッチのための情報
か、先行フェッチの場合でも、分岐先をフェッチするた
めのアドレス情報か、或は、データの読出し／書込みの
ためのアドレス情報なのか等を示すためのステータス・
データを伝達するバスである。また、プロセッサ９より
ステータス・デコード回路７に入力されるストローブ信
号１０６（図４（ｂ）参照）は、ステータス・バス２０
５におけるステータス・データにより示される動作を実
行するためのタイミング信号である。ステータス・デコ
ード回路７は、ステータス・バス２０５におけるステー
タス・データおよびストローブ信号１０６により分岐フ
ェッチ信号１０７（図４（ｃ）参照）を生成する回路で
ある。分岐フェッチ信号１０７は、分岐命令の実行によ
り分岐先の先頭番地を先行フェッチする時にアクティブ
（０レベル）となる信号であり、キュー読出し信号１０
８（図４（ｄ）参照）は、先行フェッチした命令をプロ
セッサ９において実際に実行する際にアクティブ（０レ
ベル）となる信号である。

【０００５】図４（ａ）、（ｂ）、（ｃ）、（ｄ）およ
び（ｅ）は、上述のように、この従来例における各信号
の動作タイミング図であるが、図４（ａ）に示されるの
は、アドレス・バス２０４におけるアドレス情報を示し
ており、ｎ番地、（ｎ＋１）番地および（ｎ＋２）番地
と先行フェッチが行われた後に、ｍ番地に対する分岐が
行われ、その後、（ｍ＋１）番地、（ｍ＋２）番地、…
……、（ｍ＋６）番地と先行フェッチが行われることを
示している。以降、ｍ番地に対する分岐後における図３
の従来例の動作について説明する。

【０００６】図３において、（ｍ）番地に対する分岐が
行われると、プロセッサ９よりアドレス・バス２０４に
対して分岐先のアドレス（ｍ）が出力され（図４（ａ）
参照）、プリセッタブル・カウンタ回路８に入力される
とともに、分岐信号１０７（図４（ｃ）参照）はアクテ
ィブ（０レベル）になる。これにより、プリセッタブル
・カウンタ回路８においては、実行アドレス・バス２０
６に対して分岐先のアドレス（ｍ）が出力される（図４
（ｅ）参照）。この分岐先の命令が実際に実行される
と、プロセッサ９より出力されるキュー読出し信号１０
８（図４（ｄ）参照）がアクティブ（０レベル）にな
り、その後、このキュー読出し信号１０８がノンアクテ
ィブ（１レベル）になると、プリセッタブル・カウンタ
８においてはカウントアップが行われ、実行アドレス・
バス２０６にアドレス（ｍ＋１）が出力される（図４
（ｅ）参照）。このようにして、実行アドレス・バス２
０６およびキュー読出し信号１０８を介して、実際の命
令実行動作を参照することが可能となる。

【０００７】しかしながら、現在においては、処理の高
速化を目的として、先行フェッチ機能をより高度化させ
たプロセッサが登場するようになり、特に、従来の単純
な先行フェッチの場合には、分岐命令実行時において、
先行フェッチしていた分岐命令直後の命令が使用され
ず、再度分岐先よりフェッチを行わなければならないた
めに、先行フェッチ機能による処理高速化を期待するこ
とができないのが実情である。この対応策として、先行
フェッチ時に命令デコードを行い、分岐先が明示的な分
岐命令（例えば、絶対値番地への分岐命令）である場合
には、分岐命令直後の先行フェッチを停止させ、分岐先
の先行フェッチを行うことが考えられる。しかしなが
ら、条件付分岐命令では、分岐命令の直後の命令を実行
する場合と、分岐先の命令を実行する場合との二つのケ
ースがあり、一概に分岐先の先行フェッチのみを行って
も、高速化を期待することができないという場合があり
得る。

【０００８】このために、条件付分岐命令を先行フェッ
チした場合には、分岐命令直後と、分岐先の両方を先行
フェッチする機能を有するプロセッサが考え出されてい
る。このようなプロセッサにおいては、実際に分岐する
前に、或る程度分岐先の先行フェッチを行っておくの
で、実際に分岐した時点においては、既に先行フェッチ
してある分だけ処理が高速化されるという特徴がある。

【０００９】

【発明が解決しようとする課題】上述した従来の実行ア
ドレス生成回路においては、例えば、ｎ番地にある、ｍ
番地に対する条件付分岐命令を先行フェッチした場合
に、当該先行フェッチとしては、通常の先行フェッチ即
ち（ｎ＋１）番地からの先行フェッチと、分岐先の先行
フェッチ即ち（ｍ）番地からの先行フェッチとを並行し
て行う状態となる。この場合に、分岐先の先行フェッチ
が（ｍ＋α）番地まで行われたものとする。その後の時
点において、この条件付分岐命令の条件が満足され、実
際に分岐が行われると、（ｍ＋α＋１）番地からのフェ
ッチが開始される。この場合に、従来の実行アドレス生
成回路においては、実際に分岐が行われた時のアドレス
・バスを基準にしてカウントアップが行われるために、
（ｍ）〜（ｍ＋α）番地については、実行アドレスとし
て検出することができない状態となり、高度の専攻フェ
ッチ機能を有するプロセッサに対応することができない
という欠点がある。

【００１０】

【課題を解決するための手段】本発明の実行アドレス生
成回路は、条件付分岐命令を先行フェッチした場合に、
分岐命令直後と分岐先の両方を先行フェッチする機能を
有するプロセッサを対象とするプログラム開発支援装置
に含まれる実行アドレス生成回路において、前記プロセ
ッサより出力されるステータス・バス上のステータス・
データならびにストローブ信号を入力して、分岐先フェ
ッチ信号、システム分岐信号およびプログラム分岐信号
を含む３種類のフェッチ信号を出力するステータス・デ
コード回路と、前記分岐先フェッチ信号の入力に対応し
て、前記プロセッサのアドレス・バス上のアドレス・デ
ータを保持する保持回路と、前記保持回路の出力ならび
に前記アドレス・バスの出力を受けて、前記プログラム
分岐信号の入力に対応して、当該プログラム分岐信号の
レベルがアクティブであるか、またはノンアクティブで
あるかにより、前記保持回路の出力、または前記アドレ
ス・バスの出力の何れかを選択して出力する選択回路
と、前記選択回路の出力を入力して、前記システム分岐
信号と前記プログラム分岐信号の論理和演算出力を介し
て当該選択回路の出力をプリセットし、前記プロセッサ
より出力されるキュー読出し信号を介してカウントアッ
プするプリセッタブル・カウンタ回路と、を備えて構成
される。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１２】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、プロセッ
サ６に対応して、ステータス・デコード回路１と、保持
回路２と、選択回路３と、ＮＯＲ回路４と、プリセッタ
ブル・カウンタ回路５とを備えて構成される。また、図
２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および
（ｆ）は、この本実施例における各信号の動作タイミン
グ図である。

【００１３】図１において、プロセッサ６は、先行フェ
ッチ機能を有するプロセッサである。アドレス・バス２
０１は、先行フェッチおよびデータの読出し／書込み等
を行う際にアドレス情報を出力するバスであり、ステー
タス・バス２０２は、アドレス・バス２０１におけるア
ドレス情報が、プログラムの先行フェッチのための情報
か、先行フェッチの場合でも、分岐先をフェッチするた
めのアドレス情報か、或は、データの読出し／書込みの
ためのアドレス情報なのか等を示すためのステータス・
データを伝達するバスである。また、プロセッサ６より
ステータス・デコード回路１に入力されるストローブ信
号１０１（図２（ｂ）参照）は、ステータス・バス２０
２におけるステータス・データにより示される動作を実
行するためのタイミング信号である。また、ステータス
・デコード回路１は、プロセッサ６のステータス・バス
２０２におけるステータス・データおよびストローブ信
号１０１の入力を受けて、条件付分岐命令の先行フェッ
チによる通常の先行フェッチ時と、分岐先の先行フェッ
チが並行して実行された場合に、最初の分岐先の先行フ
ェッチ時にアクティブとなる分岐先フェッチ信号１０２
（図２（ｃ）参照）と、並行フェッチ後において、条件
付命令の実行により分岐された最初の通常フェッチ時に
アクティブとなるプログラム分岐信号１０３（図２
（ｄ）参照）と、分岐先の先行フェッチを伴なわない分
岐命令等による、最初の分岐先からの通常の先行フェッ
チ時においてアクティブになるシステム分岐信号１０５
を含む３種類のフェッチ信号を生成して出力する回路で
ある。なお、システム分岐信号１０５は、図３に示され
る従来例の場合の分岐フェッチ信号１０７と等価の信号
である。

【００１４】保持回路２は、分岐先フェッチ信号１０２
がアクティブ（０レベル）の時に、アドレス・バス２０
１のデータ内容を保持する機能を有しており、選択回路
３においては、アドレス・バス２０１のデータ内容なら
びに保持回路２のデータ内容を受けて、プリセッタブル
・カウンタ回路５に分岐先の先頭アドレスをセットする
際に、プログラム分岐信号１０２がアクティブ（０レベ
ル）の時には、保持回路２のデータ内容を出力し、ま
た、プログラム分岐信号１０２がアクティブ（０レベ
ル）以外の時には、アドレス・バス２０１のデータ内容
を出力する。

【００１５】以下、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）に示される各信号の動作タ
イミング図を参照しながら、図１の本実施例の動作につ
いて説明する。

【００１６】先ず、最初に、（ｎ）、（ｎ＋１）、（ｎ
＋２）番地の条件付分岐命令をストローブ信号１０１に
同期させて先行フェッチすると、プロセッサ６において
は、これらの条件付分岐命令がデコードされ、例えば、
（ｍ）番地に対する条件付分岐命令であるものと解釈さ
れる。これに対応して、プロセッサ６においては、（ｎ
＋３）番地以降の通常の先行フェッチと、（ｍ）番地以
降の分岐先の先行フェッチとの並行動作が開始される。
そして、最初の分岐先の先行フェッチ時、即ち（ｍ）番
地のフェッチ時において、分岐先フェッチ信号１０２が
アクティブ（０レベル）に設定される。これにより、保
持回路２においては、アドレス・バス２０１より（ｍ）
番地を受けて保持する。これ以降、通常（ｎ＋３、ｎ＋
４）ならびに分岐先（ｍ、ｍ＋１）に対応する並行フェ
ッチが行われる。

【００１７】次に、プロセッサ６において上記の条件付
分岐命令が実行され、条件が満足されたものとすると分
岐が行われる。そして、それまで並行して実行されてい
た、（ｎ＋３）番地以降のフェッチと、（ｍ）番地以降
のフェッチが中止され、（ｍ＋２）番地からの通常のフ
ェッチが開始される。プロセッサ６においては、この時
に、ステータス・デコード回路１を介して出力されるプ
ログラム分岐信号１０３をアクティブ（０レベル）にす
る。選択回路３においては、このアクティブなプログラ
ム分岐信号１０３を受けて、保持回路２において保持さ
れていた（ｍ）番地というアドレス値が選択され、プリ
セッタブル・カウンタ回路５に出力される。他方におい
て、ステータス・デコード回路１より出力されるシステ
ム分岐信号１０５とプログラム分岐信号１０３は、ＮＯ
Ｒ回路４に入力されて論理和がとられ、その出力レベル
はステータス・カウンタ回路５に入力されている。プリ
セッタブル・カウンタ回路５においては、上記のアクテ
ィブなプログラム分岐信号１０３を受けて、（ｍ）番地
というアドレス値がプリセットされ、それ以降において
は、プロセッサ６より送られてくるキュー読出し信号１
０４がアクティブ（０レベル）になり、またノンアクテ
ィブ（１レベル）になる度ごとに、カウントアップが行
われる。

【００１８】なお、分岐先の先行フェッチを伴なわない
分岐（リターン命令等、分岐先が命令コードから明示的
でない分岐命令および割込みによる分岐など）において
は、システム分岐信号１０５がアクティブ（０レベル）
になるが、この場合には、選択回路３により、保持回路
２がバイパスされて、図３に示される従来例の場合と同
一の動作状態となるので、その動作説明は省略する。

【００１９】

【発明の効果】以上説明したように、本発明は、条件付
分岐命令を先行フェッチした時に、分岐命令直後と、分
岐先の両方を先行フェッチする機能を有するプロセッサ
に対しても、実際の命令実行動作を参照することが可能
となり、高度の専攻フェッチ機能を有するプロセッサに
対応することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例における各信号のタイミング図であ
る。

【図３】従来例を示すブロック図である。

【図４】従来例における各信号のタイミング図である。

【符号の説明】

１、７ ステータス・デコード回路 ２ 保持回路 ３ 選択回路 ４ ＮＯＲ回路 ５、８ プリセッタブル・カウンタ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 条件付分岐命令を先行フェッチした場合
   に、分岐命令直後と分岐先の両方を先行フェッチする機
   能を有するプロセッサを対象とするプログラム開発支援
   装置に含まれる実行アドレス生成回路において、 前記プロセッサより出力されるステータス・バス上のス
   テータス・データならびにストローブ信号を入力して、
   分岐先フェッチ信号、システム分岐信号およびプログラ
   ム分岐信号を含む３種類のフェッチ信号を出力するステ
   ータス・デコード回路と、 前記分岐先フェッチ信号の入力に対応して、前記プロセ
   ッサのアドレス・バス上のアドレス・データを保持する
   保持回路と、 前記保持回路の出力ならびに前記アドレス・バスの出力
   を受けて、前記プログラム分岐信号の入力に対応して、
   当該プログラム分岐信号のレベルがアクティブである
   か、またはノンアクティブであるかにより、前記保持回
   路の出力、または前記アドレス・バスの出力の何れかを
   選択して出力する選択回路と、 前記選択回路の出力を入力して、前記システム分岐信号
   と前記プログラム分岐信号の論理和演算出力を介して当
   該選択回路の出力をプリセットし、前記プロセッサより
   出力されるキュー読出し信号を介してカウントアップす
   るプリセッタブル・カウンタ回路と、 を備えることを特徴とする実行アドレス生成回路。