JP2003036692A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 効率の良い冗長構成によりフラッシュメモリ
セルの使用効率を向上させた一括消去型の不揮発性半導
体記憶装置を提供する。 【解決手段】 セルブロック１１４ａ内の情報を記憶す
るために、メモリセルアレイ１０３内に消去ブロック単
位で少なくとも１つ設けられた冗長置換用ブロック１１
５と、不良セルブロックのアドレスを記憶するための冗
長アドレス記憶部１０４と、セルブロックおよび冗長置
換え記憶部から読み出したデータ、および冗長アドレス
記憶部からの不良セルブロックのアドレスに基づき、不
良セルブロックのデータを冗長置換え記憶部内に記憶さ
れている情報と置換制御する置換制御部１１０とを設け
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュ・メモ
リ等の一括消去可能な不揮発性半導体記憶装置に関し、
特に不揮発性半導体記憶装置内部の冗長構成に関する。
また、本発明は、かかる不揮発性半導体記憶装置を用い
た外部記憶システムに関する。

【０００２】

【従来の技術】ノートブック等の携帯可能なパーソナル
・コンピュータの普及に伴って、コンピュータ・システ
ムの小型軽量化、低消費電力化に対する要求が強くなっ
てきている。半導体メモリを用いた外部記憶システム
は、磁気ディスクのように駆動系を持たないため消費電
力が低く高速動作が可能である。また、小さなメモリ・
モジュールで構成されるため、磁気ディスクに比べて小
型で軽く、形状に自由度が高く、カード化も容易であ
る。これらの応用に向くメモリとして、一括消去型のフ
ラッシュ・メモリ（フラッシュＥＥＰＲＯＭとも呼ばれ
る）が開発されている。また、フラッシュ・メモリの大
容量化への要求も高まっている。特にフラッシュ・メモ
リは、従来のＥＰＲＯＭの大容量を損なうことなく、電
気的に消去を行うことが可能であり、磁気ディスク置き
換え用等に大容量メモリとしての要求が高い。

【０００３】フラッシュ・メモリは、ＤＲＡＭと同じ
く、トランジスタ１つで１ビット分の記憶素子（セル）
が構成され、高密度化が可能で、将来の市場次第でＤＲ
ＡＭと同等かそれ以下のビット単価（低コスト、大容
量）になることが期待されている。記憶素子は不揮発性
であり、電池バックアップの必要はない。メモリ・ビッ
トのプログラミングは一方通行で、データを“０”から
“１”または“１”から“０”へしか書き換えることが
できない。逆方向へデータを書き換えるには、一括消去
によってメモリ・ブロック全体をデータ“０”または
“１”にする必要がある。一括消去には、ベリファイな
どの特別な手順が必要とされる。

【０００４】ところで、従来のフラッシュ・メモリは、
通常のＲＯＭとの互換性をとる必要からランダム・アク
セスの出来ることが必要であった。このため、チップ内
の不良メモリ・セルの使用を回避する方法として、ＤＲ
ＡＭなどと同様に、不良メモリ・セルを含むワード線ま
たはビット線全体と他のワード線またはビット線とをア
ドレス変換回路により交換するような冗長回路が採用さ
れている。このような構成は、アドレス変換がすべてチ
ップ内部でハードウエアにより行われるため高速であ
り、ランダム・アクセス速度を重視するようなメモリ・
チップにおいては不可欠な技術となっている。チップ生
産時の歩留まり率は、この冗長回路による不良メモリ・
セルの救済効率に大きく左右されているのが現状であ
り、歩留まり向上のためには出来るだけ多くの冗長線を
搭載することが望ましい。

【０００５】次に、フラッシュ・メモリの動作について
説明する。

【０００６】フラッシュ・メモリは、ＥＰＲＯＭと同
様、フローティングゲートへのホットエレクトロン注入
でデータを書き込み、フローティングゲートから蓄積電
荷を、トンネル電流を用いて引き抜くことでデータを消
去する。なお、消去動作においては、まず全メモリセル
にデータ“１”を書き込んだ後、全セルからデータを消
去する。

【０００７】ノア（ＮＯＲ）型のフラッシュ・メモリセ
ルは、データ“０”、“１”を２つのしきい値Ｖｔｈ−
Ｈ、Ｖｔｈ−Ｌに対応させて記憶する。コントロールゲ
ートとチャネルの間に配置されたフローティングゲート
に電荷を蓄積した状態が“１”で、電荷を蓄積していな
い状態が“０”である。２つのしきい値Ｖｔｈ−ＨとＶ
ｔｈ−Ｌは、たとえば７Ｖ程度と３Ｖ程度である。

【０００８】ソースに０Ｖ、ドレインに１Ｖ、コントロ
ールゲートに５Ｖを印加すると、しきい値が高しきい値
Ｖｔｈ−Ｈであればチャネルはオンせず、低しきい値Ｖ
ｔｈ−Ｌであればチャネルはオンする。このようにして
データを読み出すことができる。なお、選択されていな
いドレインはフローティング、コントロールゲートは０
Ｖとされる。

【０００９】データ“１”書き込み時には、選択された
ドレインに７Ｖ、コントロールゲートに１５Ｖを印加す
る。これにより、電子がホット状態となってチャネル上
の酸化膜を突き抜けてフローティングゲートに注入さ
れ、データが書き込まれる。

【００１０】消去時には、全セルにデータ“１”を書き
込んだ後、全セルのコントロールゲートに０Ｖ、ソース
に２０Ｖを与え、ドレインはフローティングにする。コ
ントロールゲートに蓄積されている電子はトンネルで酸
化膜を通り抜けソースに引き出される。

【００１１】なお、メモリセルアレイにおいては、同一
の行（ロー）に配置されたセルのコントロールゲートは
同一のワード線に接続され、同一の列（カラム）に配置
されたドレインは同一のビット線に接続される。

【００１２】このようなフラッシュメモリにおいて、２
つのワード線が短絡してしまうことがある。この時消去
を行うと、所定のしきい値以外のしきい値を持つセルが
生じてしまう。すなわち、データ“０”のセルに“１”
を書き込むため、ワード線に１５Ｖを印加しても、短絡
している他のワード線には０Ｖが印加されている。その
ため、ワード線の電圧が十分高くならず、ワード線短絡
のメモリセルは書込不十分になる。

【００１３】次に、全セルを消去するため、全ワード線
（コントロールゲート）に０Ｖ、全ソースに２０Ｖが印
加される。書込不十分なメモリセルにおいては、フロー
ティングゲートから過度に電子が引き抜かれ、正に帯電
してしまう。これをオーバイレース（過消去）と呼ぶ。

【００１４】オーバイレースのセルに、次にデータ
“１”を書き込もうとしても、初期状態が０でなく正電
位であり、かつワード線に十分電圧を印加できないた
め、書込不十分となる。このようにワード線短絡を生じ
ている場合、そのワード線に接続された全メモリセルは
書込不能となってしまう。

【００１５】ワード線短絡に対しては、ワード線に接続
されるセルを冗長させても意味がない。従って、冗長を
行う場合は、ビット線（カラム側）に接続させるセル数
を冗長させている。

【００１６】ところで、あるメモリセルがオーバイレー
スを起こすと、オーバイレースを起こしたセルに接続さ
れているビット線に繋がっている他のセルも読み出し不
能となってしまう。

【００１７】オーバイレースによりしきい値が負にな
り、ワード線が選択されていず、０Ｖの時もトランジス
タがオンになり、ビット線に電流が流れてしまう。読み
出すべきセルのしきい値にかかわらず、ビット線に電流
が流れてしまう。

【００１８】

【発明が解決しようとする課題】しかしながら、従来の
構成では、一つのワード線またはビット線を交換するた
めに一つのアドレス変換回路を必要とするため、チップ
面積に対する影響が大きく、多くの冗長線を用意してお
くことは事実上不可能である。実際には、５１２本から
１０２４本のワード線またはビット線に対し、２本から
４本程度の冗長線が搭載されているにすぎず、十分な救
済効率が得られていない。

【００１９】また、救済できなかったワード線またはビ
ット線を無効化するといった手段が提供されていないた
め、一つでもそのような線が存在すればそのチップ全体
を不良品として廃棄することになる。

【００２０】上記のように、効率の良い冗長構成をメモ
リ・チップに施すかは、そのチップの生産歩留まり、ひ
いては生産コストにそのまま影響を与える重要な項目で
ある。また、より良い冗長構成、冗長方法が求められて
いる。

【００２１】よって、本発明の目的は、効率の良い冗長
構成によりフラッシュメモリセルの使用効率を向上させ
た一括消去型の不揮発性半導体記憶装置を提供すること
にある。

【００２２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の不揮発性半導体記憶装置は、ワ
ード線とビット線とによって動作電圧が設定されるメモ
リセルアレイからなり、メモリセルアレイが消去ブロッ
ク毎に分割された一括消去可能な不揮発性半導体記憶装
置であって、データを記憶するためのセルブロックと、
セルブロック内の情報を記憶するために、前記メモリセ
ルアレイ内に前記消去ブロック単位で少なくとも１つ設
けられた冗長置換え記憶部と、セルブロックのうちの不
良セルブロックのアドレスを記憶するための冗長アドレ
ス記憶部と、セルブロックおよび冗長置換え記憶部から
読み出したデータ、および冗長アドレス記憶部からの不
良セルブロックのアドレスに基づき、不良セルブロック
のデータを冗長置換え記憶部内に記憶されている情報と
置換制御する置換制御部とを備えたことを特徴とする。

【００２３】前記の目的を達成するため、本発明に係る
第２の不揮発性半導体記憶装置は、ワード線とビット線
とによって動作電圧が設定されるメモリセルアレイから
なり、メモリセルアレイがデータ入出力毎の消去ブロッ
クに分割された一括消去可能な不揮発性半導体記憶装置
であって、データを記憶するためのセルブロックと、セ
ルブロック内の情報を記憶するために、メモリセルアレ
イ内に消去ブロック単位で少なくとも１つ設けられた冗
長置換え記憶部と、セルブロックのうちの不良セルブロ
ックのアドレスを記憶するための冗長アドレス記憶部
と、セルブロックおよび冗長置換え記憶部から読み出し
たデータ、および冗長アドレス記憶部からの不良セルブ
ロックのアドレスに基づき、不良セルブロックのデータ
を冗長置換え記憶部内に記憶されている情報と置換制御
する置換制御部と、置換制御部による制御の下で、不良
セルブロックのデータを前記冗長置換え記憶部内に記憶
されている情報と置換して出力するデータ置換回路とを
備えたことを特徴とする。

【００２４】第１の不揮発性半導体記憶装置において、
消去セルブロックと冗長置換え記憶部は同一の記憶容量
を有することが好ましい。

【００２５】また、第１および第２の不揮発性半導体記
憶装置において、冗長アドレス記憶部はフラッシュメモ
リセルからなることが好ましい。

【００２６】この場合、冗長アドレス記憶部には不良セ
ルブロックのアドレス以外に複数のデータが格納される
ことが好ましい。

【００２７】また、第１および第２の不揮発性半導体記
憶装置の検査工程において、冗長アドレス記憶部の複数
の領域に同一内容の不良セルブロックのアドレスが格納
され、ストレス印加工程後に読み出され、読み出された
不良セルブロックのアドレスの多数決処理に基づいて、
不良セルブロックのアドレスが識別されることが好まし
い。

【００２８】上記の構成によれば、データを記憶するた
めのセルブロックに加え、不良セルブロックに記憶され
ているデータの情報を記憶するための冗長置換え記憶部
を設けることにより、セルブロックのいずれかが不良と
なった場合にも、他のセルブロックと冗長アドレス記憶
部、冗長置換え記憶部からの情報に基づいて、不良セル
ブロックのデータを置換することができる。

【００２９】これにより、メモリセルブロックを冗長す
ることなく、フラッシュメモリのブロック冗長を行うこ
とが可能になる。

【００３０】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照して説明する。

【００３１】（第１の実施形態）図１は、本発明の第１
の実施形態による不揮発性半導体記憶装置としてフラッ
シュメモリの一構成例を示すブロック図である。フラッ
シュメモリは消去単位毎に区切られた複数のセルブロッ
クを有して、データを記憶するためのメモリセルアレイ
のマトリックスで構成され、各メモリセルアレイは、ワ
ードライン（ＷＬ）側の制御を行うワードライン制御回
路およびビットライン（ＢＬ）側の制御を行うカラムデ
コーダを備えている。

【００３２】図１において、フラッシュメモリは、デー
タを記憶するための複数のセルブロック１１４ａおよび
不良セルブロックと置換される冗長置換用ブロック１１
５（冗長置き換え記憶部）を有するメモリセルアレイ１
０３で構成され、各セルブロック１１４ａおよび冗長置
換用ブロック１１５は、ワードライン制御回路１１３に
よりワード側が制御され、カラムゲート１０６によりビ
ット側が制御される。

【００３３】各セルブロック１１４ａのワード側に接続
されたワードライン制御回路１１３は、ローデコーダ１
０２に接続され、ローデコーダ１０２の制御を受ける。
また、各セルブロック１１４ａのビット側に接続された
カラムゲート１０６は、カラムデコーダ１０９に接続さ
れ、カラムデコーダ１０９の制御を受けると共にデータ
の受け渡し行う。ローデコーダ１０２は制御回路１０１
からローアドレス信号を受ける。カラムデコーダ１０９
は、制御回路１０１からカラムアドレス信号を受けると
共にデータ入力回路１０５からデータ信号を受け取る。

【００３４】各セルブロック１１４ａに対して、各セル
ブロックと同等の容量を有する冗長置換用ブロック１１
５が並列に、冗長アドレス記憶部（ヒューズ）１０４が
共通に設けられている。また、データラインに接続され
た置換制御回路１１０が、データの置換情報を算出し
て、それをローデコーダ１０２およびカラムデコーダ１
０９に出力する。ローデコーダ１０２およびカラムデコ
ーダ１０９に出力された置換情報は、冗長アドレス記憶
部１０４に転送され、冗長アドレス記憶部１０４は、置
換情報に基づいて、セルブロック１１４ａのいずれかが
不良の場合、そのブロックアドレスを記憶する。また、
不良セルブロックは冗長置換用ブロック１１５と置換さ
れ、不良セルブロックのデータが冗長置換用ブロック１
１５に記憶される。

【００３５】読み出し時に、読み出しアドレスが、冗長
アドレス記憶部１０４が記憶している不良セルブロック
に対応するブロックアドレスに一致する時は、不良セル
ブロックからの信号はデータとして採用せず、カラムゲ
ート１０６は、他のセルブロックから読み出した信号と
冗長置換用ブロック１１５から読み出した信号に基づ
き、データを修正して出力回路１０８に供給する。

【００３６】上記のような冗長置換用ブロック１１５
（冗長置き換え記憶部）を設けることにより、ブロック
冗長を実施することができる。

【００３７】図２は、図１のメモリセルアレイ１０３を
消去ブロック単位毎に区切った場合のセルブロック１１
４ａおよび冗長置換用ブロック１１５の構成を示す模式
図である。冗長置換用ブロック１１５は１１５ａ〜１１
５ｄで構成され、メモリセルアレイ１０３内で消去ブロ
ック単位毎に１つ以上設けられる（図２では、１１５
ａ、１１５ｂ、１１５ｃ、１１５ｄ）。仮に、あるセル
ブロックが書き込みまたは消去不良になった場合、その
不良になったセルブロックのアドレスが冗長アドレス記
憶部１０４に記憶され、不良セルブロックが冗長置換用
ブロックと交換される。よって、不良となったブロック
アドレスにアクセスしようとすると、自動的に冗長置換
用ブロック１１５ａ〜１１５ｄにアクセスすることにな
る。ただし、冗長置換用ブロック１１５ａ〜１１５ｄが
不良になっている場合や、不良セルブロック数が置換用
ブロック数以上の場合は、冗長することが出来ないため
不良品となる。図２に示すように、各メモリセルアレイ
は、Ｉ／Ｏ毎に構成されており、全てが冗長置換用ブロ
ック１１５ａ〜１１５ｄと置換されるような構成になっ
ている。

【００３８】（第２の実施形態）図３は、本発明の第２
の実施形態による不揮発性半導体記憶装置としてフラッ
シュメモリの一構成例を示すブロック図である。フラッ
シュメモリは消去単位毎に区切られた複数のセルブロッ
クを有して、データを記憶するためのメモリセルアレイ
のマトリックスで構成され、各メモリセルアレイは、ワ
ードライン（ＷＬ）側の制御を行うワードライン制御回
路およびビットライン（ＢＬ）側の制御を行うカラムデ
コーダを備えている。

【００３９】図３において、フラッシュメモリは、デー
タを記憶するための複数のセルブロック３１３ａ、３１
３ｂ、３１３ｃ、３１３ｄおよび不良セルブロックと置
換される冗長置換用ブロック３０４（冗長置き換え記憶
部）を有するメモリセルアレイ３０３で構成され、セル
ブロック３１３ａ、３１３ｂ、３１３ｃ、３１３ｄおよ
び冗長置換用ブロック３０４は、それぞれ、ワードライ
ン制御回路３１２ａ、３１２ｂ、３１２ｃ、３１２ｄ、
３１４によりワード側が制御され、共通のカラムゲート
３０６によりビット側が制御される。

【００４０】各セルブロックのワード側に接続されたワ
ードライン制御回路３１２ａ〜３１２ｄは、ローデコー
ダ３０２に接続され、ローデコーダ３０２の制御を受け
る。また、各セルブロックのビット側に接続されたカラ
ムゲート３０６は、カラムデコーダ３０９に接続され、
カラムデコーダ３０９の制御を受けると共にデータの受
け渡し行う。ローデコーダ３０２は制御回路３０１から
ローアドレス信号を受ける。カラムデコーダ３０９は制
御回路３０１からカラムアドレス信号を受けると共にデ
ータ入力回路３０５からデータ信号を受け取る。

【００４１】各セルブロック３１３ａ〜３１３ｄに対し
て、各セルブロックと同等の容量を有する冗長置換用ブ
ロック３０４と、冗長アドレス記憶部（ヒューズ）１０
４とが並列に設けられている。

【００４２】また、データラインに接続された置換制御
回路３１０が、データの置換情報を算出して、それをロ
ーデコーダ３０２およびカラムデコーダ３０９に出力す
る。ローデコーダ３０２およびカラムデコーダ３０９に
出力された置換情報は、ワードライン制御回路３１４に
よるワード線制御のもと、カラムゲート３０６を介して
冗長置換用ブロック３０４に供給され、冗長置換用ブロ
ック３０４に記憶される。

【００４３】冗長アドレス記憶部３１１は、セルブロッ
クのいずれかが不良の場合、そのアドレスを記憶する。
冗長アドレス記憶部３１１は、セルブロックを記憶する
機能があればよく、たとえばヒューズ等によって形成す
ることができる。冗長アドレス記憶部３１１からの不良
セルブロックのアドレスは、カラムデコーダ３０９およ
びデータ置換回路３０７に供給される。

【００４４】データ置換回路３０７は、カラムゲート３
０６および置換制御回路３１０に接続され、読出し時に
これらの回路から信号を受ける。読出アドレスが、冗長
アドレス記憶部３１１が記憶している不良セルブロック
のアドレスに一致する時は、不良セルブロックからの信
号はデータとして採用せず、他のセルブロックから読み
出した信号と冗長置換用ブロック３０４から読み出した
信号に基づき、データを修正して出力回路３０８ａ、３
０８ｂ、３０８ｃ、３０８ｄに供給する。

【００４５】上記のような冗長置換用ブロック３０４を
設けることにより、不良セルブロックの全データを置き
換えるセルブロックを持たなくても、ブロック冗長を実
施することができる。

【００４６】以下、例として、４つのセルブロック３１
３ａ、３１３ｂ、３１３ｃ、３１３ｄで構成された場合
の、ブロック冗長の動作について説明する。

【００４７】セルアドレスとしては、セルブロック、ロ
ーアドレス、カラムアドレスによって指定する。いま、
セルブロック３１３ｂが不良セルブロックであるとす
る。各セルブロックの（１１）番地にデータを記憶さ
せ、全体として（１１００）を記憶するとする。

【００４８】データとして（１１００）がデータ入力回
路３０５からカラムゲート３０６に供給され、（１）、
（１）、（０）、（０）がデータラインＤ１、Ｄ２、Ｄ
３、Ｄ４にも供給される。置換制御回路３１０は、供給
されるデータ（１１００）からパリティ“１”を作成
し、冗長置換用ブロック３０４の（１１）番地にパリテ
ィ“０”を記憶させる。

【００４９】セルブロック３１３ａ、３１３ｂ、３１３
ｃ、３１３ｄは、それぞれ、データ１、１、０、０を受
け取って記憶動作を行うが、セルブロック３１３ｂは不
良のため、適正な記憶は行われない。読み出し時には、
各セルブロック３１３ａ、３１３ｂ、３１３ｃ、３１３
ｄからデータが読み出され、カラムゲート３０６を介し
てデータ置換回路３０７に供給される。また、冗長置換
用ブロック３０４からもパリティデータ“０”が読み出
され、カラムゲート３０６を介してデータ置換回路３０
７に供給される。データ置換回路３０７は、各セルブロ
ック３１３ａ〜３１３ｄからのデータ読出信号および冗
長置換用ブロック３０４からのパリティ信号を受け取
り、また冗長アドレス記憶部３１１からセルブロック３
１３ｂが不良である旨を表わす信号を受け取る。

【００５０】データ置換回路３０７は、良品のセルブロ
ック３１３ａ、３１３ｃ、３１３ｄから読み出したデー
タとパリティ信号から、セルブロック３１３ｂに記憶さ
れるべきであったデータを作成し、良品セルブロックか
ら読み出したデータと合わせて、適正な出力データを出
力回路３０８ａ〜３０８ｄに供給する。このようにし
て、不良セルブロックが存在しても適正なメモリの書込
み、読み出しを行うことができる。

【００５１】なお、冗長アドレス記憶部３０４をカラム
デコーダ３０９に接続し、書き込み時に、不良セルブロ
ックには書き込みを行わないようにすることもできる。
なお、消去動作の際には、各セルブロック３１３ａ〜３
１３ｄおよび冗長置換用ブロック３０４の全セルの消去
を行う。

【００５２】（第３の実施形態）次に、本発明の第３の
実施形態に係る不揮発性半導体記憶装置としてフラッシ
ュメモリについて説明するが、その回路構成は、図３と
同様であり、そのメモリセルアレイ構成を図４に示す。
フラッシュメモリは消去単位毎に区切られた複数のセル
ブロックを有して、データを記憶するためのメモリセル
アレイのマトリックスで構成され、各メモリセルアレイ
は、ワードライン（ＷＬ）側の制御を行うワードライン
制御回路およびビットライン（ＢＬ）側の制御を行うカ
ラムデコーダを備えている。

【００５３】次に、図４について説明する。図４は、図
３のメモリセルアレイ構成を示したものである。各メモ
リセルアレイ３０３は、消去ブロック単位で区切られ、
各々Ｉ／Ｏ毎に構成されている。第１の実施形態では、
メモリセルアレイにおいて、冗長置換用ブロックが、消
去ブロック単位で１個ないし２個存在したのに対して、
第３の実施形態では、消去ブロック単位で区切られたメ
モリセルブロックの単位で複数の冗長置換用ブロックが
まとめて用意されている。

【００５４】この構成を用いれば、各メモリセルアレイ
毎に冗長置換用ブロックを用意する必要がなく、非常に
効率の良い冗長救済が可能になる。その理由は、各メモ
リセルアレイにおいて、冗長置換用ブロック数以上の書
込みまたは消去不良によって、不良セルブロックを置き
換える必要がある場合、各メモリセルアレイ毎に冗長置
換用ブロックを持っていると、その数以上の不良セルブ
ロックが発生した場合に対応することが出来ないためで
ある。

【００５５】本実施形態では、冗長置換用ブロックが、
通常のメモリセルアレイと同等な構成になっており、消
去ブロック単位をｎブロック集め、本体メモリセル領域
と同等の容量を確保している。これにより、面積効率は
良くないが、全ての不良セルブロックが置き換え可能に
なるので、格段の歩留り向上が見込まれる。フラッシュ
メモリように、微細化するにしたがって歩留りが低下す
るデバイスにとっては、多少面積が増加したとしても問
題ではない。冗長救済効率を高めることが優先される。

【００５６】（第４の実施形態）次に、本発明の第４の
実施形態に係る不揮発性半導体記憶装置としてフラッシ
ュメモリについて説明するが、その回路構成は図３に示
すものと同様である。ただし、第２の実施形態では、冗
長アドレス記憶部３１１にヒューズを用いたが、本実施
形態では、メモリセルアレイと同様のフラッシュメモリ
セルを用いる。

【００５７】これにより、ヒューズに比べ自由な情報を
書き込むことができる。また、ヒューズの場合、１度記
憶すると情報を変更することが出来ないため、データを
誤ってヒューズをカットしてしまった場合、救済するこ
とが出来ずチップ不良となってしまう。これに対して、
冗長アドレス記憶部３１１をフラッシュメモリセルのよ
うな書き換え可能なメモリセルにすることによって、ウ
ェーハ状態でのプローブ検査（Ｐ検）工程で不良になっ
たブロックの情報と、パッケージ封止後での検査（Ｆ
検）工程で不良になったブロックの情報の両方を記憶す
ることができ、冗長救済率をさらに高めることができ
る。

【００５８】（第５の実施形態）次に、本発明の第５の
実施形態について説明する。まず、図５は、本実施形態
のフラッシュメモリの検査工程を示す流れ図であり、通
常のフラッシュメモリセルの検査工程と概略同じであ
る。冗長置換は、メモリＰ検工程５０１の最終検査で不
良ブロックの判定を行い、冗長情報を冗長アドレス記憶
部に書き込む。工程５０２〜５０９は、冗長置換後のメ
モリセル領域に対して、検査および必要なスクリーニン
グストレス（ベーク工程５０２、バーンイン工程５０
６）を与える工程である。これらの工程５０２〜５０９
では、一定のストレスを与えてメモリセルに信頼性があ
るか否かが判定される。

【００５９】ここで、問題となるのは、メモリＰ検工程
５０１の最終検査で冗長情報を書き込むが、ベーク工程
５０２や組立て工程５０４においてストレスが加わるた
め、一旦書かれた冗長情報が変化してしまう可能性があ
る。本実施形態は、かかる検査工程における冗長情報の
変化を回避するものである。

【００６０】図６は、本実施形態によるフラッシュメモ
リの冗長アドレス記憶部６０２およびその周辺の構成を
示すブロック図である。図６において、６０１はワード
ライン制御回路、６０２は冗長アドレス記憶部、６０３
はカラムデコーダである。冗長アドレス記憶部６０２
は、冗長置換用ブロックまたはメモリセルブロックより
も容量が少なく、数ワードライン程度のデータ格納領域
を有する。

【００６１】冗長アドレス記憶部６０２はいくつものデ
ータを格納でき、回路定数（プリチャージ時間、トリミ
ング定数、チップＩＤ）をＰ検で書き込むことによっ
て、組立て後のサンプル追跡を容易にし、尚且つ回路定
数を変えることによって、マスク変更を行わずに、特性
を適切なものにすることが可能になる。

【００６２】（第６の実施形態）次に、本発明の第６の
実施形態に係る不揮発性半導体記憶装置としてフラッシ
ュメモリについて、図５および図７を用いて説明する。
図７は、図６の冗長アドレス記憶部６０２の記憶内容を
示す模式図である。なお、本実施形態では、検査工程に
おいて、冗長アドレス記憶部６０２の内容を読み出し
て、多数決処理により、冗長情報の変化を回避する。

【００６３】冗長アドレス記憶部６０２は、いくつかの
情報を記憶できる容量を有し、メモリＰ検工程５０１
（図５）での冗長情報を全体領域に同様な不良ブロック
アドレスとして書き込む。例えば、図７に示すように、
不良ブロックアドレスが２つある場合、同一の不良ブロ
ックアドレスＡおよびＢをワードラインＷＬ０、ＷＬ
１、ＷＬ２に対応した領域に書き込む。

【００６４】次に、Ｆ１検工程５０５で、冗長アドレス
記憶部６０２に書き込まれている不良ブロックアドレス
を再度読出し、図７のように、不良ブロックアドレス
Ａ、Ｂとして同一な情報が読み出せた場合に、冗長アド
レス記憶部６０２に再書込みを行う。これによって、ベ
ーク工程５０２、組立て工程５０４などにおけるストレ
スによってメモリセルのしきい値が変化した場合におい
ても、元の状態にすることができる。

【００６５】この動作は、バーイン工程５０６以降でも
同様であり、不良ブロックアドレスが検査工程中のスト
レスによって変化してしまう可能性がある場合に、再度
書き直しを行う。冗長アドレス記憶部をフラッシュメモ
リセルのような不揮発性メモリセルした場合は、上記の
ようなことが必要になる。

【００６６】

【発明の効果】以上説明したように、本発明によれば、
冗長置換用ブロックおよび冗長アドレス記憶部を設ける
ことにより、メモリセルブロックを冗長することなく、
フラッシュメモリのブロック冗長を行うことが可能にな
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係る不揮発性半導
体記憶装置としてフラッシュメモリの一構成例を示すブ
ロック図

【図２】 図１のフラッシュメモリのメモリ構成を示す
模式図

【図３】 本発明の第２および第４の実施形態に係る不
揮発性半導体記憶装置としてフラッシュメモリの一構成
例を示すブロック図

【図４】 本発明の第３の実施形態に係る不揮発性半導
体記憶装置としてフラッシュメモリのメモリ構成を示す
模式図

【図５】 フラッシュメモリセルの検査工程の概略図

【図６】 本発明の第５の実施形態に係る不揮発性半導
体記憶装置としてフラッシュメモリの冗長アドレス記憶
部６０２およびその周辺の構成を示すブロック図

【図７】 本発明の第６の実施形態に係る不揮発性半導
体記憶装置としてフラッシュメモリの冗長アドレス記憶
部６０２の記憶内容を示す模式図

【符号の説明】

１０１、３０１ 制御回路 １０２、３０２ ローデコーダ １０３、３０３ メモリセルアレイ １０４、３１１、６０２ 冗長アドレス記憶部 １０５、３０５ データ入力回路 １０６、３０６ カラムゲート １０８、３０８ａ〜３０８ｄ 出力回路 １０９、３０９、６０３ カラムデコーダ １１０、３１０ 置換制御回路 １１３、３１２ａ〜３１２ｄ、３１４、６０１ ワード
ライン制御回路 １１４ａ、３１３ａ〜３１３ｄ メモリセルブロック １１５、１１５ａ〜１１５ｄ、３０４、４０４ａ〜４０
４ｆ 冗長置換用ブロック（冗長置換え記憶部） ３０７ データ置換回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ワード線とビット線とによって動作電圧
   が設定されるメモリセルアレイからなり、前記メモリセ
   ルアレイが消去ブロック毎に分割された一括消去可能な
   不揮発性半導体記憶装置であって、 データを記憶するためのセルブロックと、 前記セルブロック内の情報を記憶するために、前記メモ
   リセルアレイ内に前記消去ブロック単位で少なくとも１
   つ設けられた冗長置換え記憶部と、 前記セルブロックのうちの不良セルブロックのアドレス
   を記憶するための冗長アドレス記憶部と、 前記セルブロックおよび前記冗長置換え記憶部から読み
   出したデータ、および前記冗長アドレス記憶部からの前
   記不良セルブロックのアドレスに基づき、前記不良セル
   ブロックのデータを前記冗長置換え記憶部内に記憶され
   ている情報と置換制御する置換制御部とを備えたことを
   特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 ワード線とビット線とによって動作電圧
   が設定されるメモリセルアレイからなり、前記メモリセ
   ルアレイがデータ入出力毎の消去ブロックに分割された
   一括消去可能な不揮発性半導体記憶装置であって、 データを記憶するためのセルブロックと、 前記セルブロック内の情報を記憶するために、前記メモ
   リセルアレイ内に前記消去ブロック単位で少なくとも１
   つ設けられた冗長置換え記憶部と、 前記セルブロックのうちの不良セルブロックのアドレス
   を記憶するための冗長アドレス記憶部と、 前記セルブロックおよび前記冗長置換え記憶部から読み
   出したデータ、および前記冗長アドレス記憶部からの前
   記不良セルブロックのアドレスに基づき、前記不良セル
   ブロックのデータを前記冗長置換え記憶部内に記憶され
   ている情報と置換制御する置換制御部と、 前記置換制御部による制御の下で、前記不良セルブロッ
   クのデータを前記冗長置換え記憶部内に記憶されている
   情報と置換して出力するデータ置換回路とを備えたこと
   を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 前記消去セルブロックと前記冗長置換え
   記憶部は同一の記憶容量を有する請求項１記載の不揮発
   性半導体記憶装置。
4. 【請求項４】 前記冗長アドレス記憶部はフラッシュメ
   モリセルからなる請求項１または２記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 前記冗長アドレス記憶部には前記不良セ
   ルブロックのアドレス以外に複数のデータが格納される
   請求項４記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記不揮発性半導体記憶装置の検査工程
   において、前記冗長アドレス記憶部の複数の領域に同一
   内容の前記不良セルブロックのアドレスが格納され、ス
   トレス印加工程後に読み出され、読み出された前記不良
   セルブロックのアドレスの多数決処理に基づいて、前記
   不良セルブロックのアドレスが識別される請求項４記載
   の不揮発性半導体記憶装置。