CN112187253A - 低功耗的强锁存结构电平转换器电路 - Google Patents

低功耗的强锁存结构电平转换器电路 Download PDF

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Abstract

本发明公开了一种低功耗的强锁存结构电平转换器电路，包括：依次连接的DLS逻辑输入反相器、强锁存电路、以及DLS逻辑输出反相器；其中，所述强锁存电路包括四个NMOS晶体管与四个PMOS晶体管构成的两部分结构；每一部分结构均包括两个NMOS晶体管与两个PMOS晶体管，由NMOS晶体管开始串联不同类型的晶体管；每一部分结构中间位置的PMOS晶体管漏极与NMOS晶体管漏极的连接节点均与底部PMOS晶体管的栅极连接，从而形成负反馈回路；并且，当前部分结构底部PMOS晶体管的栅极还连接另一部分结构中间位置的PMOS晶体管栅极。该电路采用DLS逻辑反相器构成输入反相器与输出反相器，并采用一种强锁存结构锁存电路，电压转换范围广且降低了静态功耗和每次转换的功耗。

Description

低功耗的强锁存结构电平转换器电路
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种低功耗的强锁存结构电平转换器电路。
背景技术
作为新兴信息产业的重要应用领域，物联网的万亿级别市场正在逐步形成，超万亿级的设备和节点将通过物联网技术实现万物互联和万物智联。受限于体积、重量和成本等因素，物联网节点(如可穿戴设备、智能家居节点、无线传感器节点、环境监测节点等)需要在微型电池进行供电的情况下，能够持续工作数年乃至十年以上，这对芯片提出了苛刻的低功耗要求。多电源电压技术在物联网芯片的低功耗设计中获得了广泛的应用，将电源电压降低到接近MOS晶体管的阈值电压是节省物联网节点电路功耗并延长电池寿命的有效方法。物联网应用领域高性能模块在较高的电源电压下运行以最大化速度和性能，而非关键性部分在较低的电源电压下运行以最小化功耗。因此，实现一个超低功耗，宽电压转换范围的电平转换器以连接这些多个电压供应物联网应用模块非常有意义。
如图1所示，传统的电平转换器拓扑是由输入反相器，半锁存结构，输出反相器组成。由于半锁存结构互补的上拉网络和下拉网络之间存在强大的竞争电流，尤其是当VDDL位于亚阈值区域时，目前有论文和实验表明，将信号从亚阈值电压转换为高于阈值电压需要将MN1和MN2晶体管的尺寸放大几个数量级，以克服上拉网络的强度，造成面积的额外消耗，这是不现实和不可接受的。同时图1采用传统CMOS作为输入反相器和输出反相器，它们的泄露功耗和信号翻转的过程中的短路功耗也造成很大的功耗浪费。
发明内容
本发明的目的是提供一种低功耗的强锁存结构电平转换器电路，该电路采用动态泄露抑制(DLS，Dynamic Leakage Suppression)逻辑反相器构成输入反相器与输出反相器，并采用一种强锁存结构锁存电路，电压转换范围广且降低了静态功耗和每次转换的功耗。
本发明的目的是通过以下技术方案实现的：
一种低功耗的强锁存结构电平转换器电路，包括：依次连接的DLS逻辑输入反相器、强锁存电路、以及DLS逻辑输出反相器；
其中，所述强锁存电路包括四个NMOS晶体管与四个PMOS晶体管构成的两部分结构；每一部分结构均包括两个NMOS晶体管与两个PMOS晶体管，由NMOS晶体管开始串联不同类型的晶体管；每一部分结构中间位置的PMOS晶体管漏极与NMOS晶体管漏极的连接节点均与底部PMOS晶体管的栅极连接，从而形成负反馈回路；并且，当前部分结构底部PMOS晶体管的栅极还连接另一部分结构中间位置的PMOS晶体管栅极。
由上述本发明提供的技术方案可以看出，利用DLS逻辑反相器相比于CMOS反相器具有更小的泄漏电流，解决了传统CMOS反相器泄露功耗和信号翻转的过程中的短路功耗大的问题，并采用一种强锁存结构锁存器进一步降低泄漏电流，具有电压转换范围广且静态功耗和每次转换的功耗低的特性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的传统电平转换器电路的结构示意图；
图2为本发明实施例提供的一种低功耗的强锁存结构电平转换器电路的结构示意图；
图3为本发明实施例所提供电平转换器电路的仿真结果图；
图4为本发明实施例所提供的电平转换器电路的静态功耗和每次转换的功耗数据图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种低功耗的强锁存结构电平转换器电路，如图2所示，其主要包括：依次连接的DLS逻辑输入反相器、强锁存电路、以及DLS逻辑输出反相器；
其中，所述强锁存电路包括四个NMOS晶体管与四个PMOS晶体管构成的两部分结构；每一部分结构均包括两个NMOS晶体管与两个PMOS晶体管，由NMOS晶体管开始串联不同类型的晶体管；每一部分结构中间位置的PMOS晶体管漏极与NMOS晶体管漏极的连接节点均与底部PMOS晶体管的栅极连接，从而形成负反馈回路；并且，当前部分结构底部PMOS晶体管的栅极还连接另一部分结构中间位置的PMOS晶体管栅极。
下面图2针对各部分的具体结构做详细说明。
一、DLS逻辑输入反相器。
如图2所示，所述DLS逻辑输入反相器主要包括：两个NMOS晶体管M1和M3、以及两个PMOS晶体管M2和M4；其中，NMOS晶体管M1是低阈值晶体管；NMOS晶体管M3是典型的晶体管；PMOS晶体管M2是典型阈值的晶体管；PMOS晶体管M4是低阈值晶体管；M1、M2、M3、M4依次串联，该DLS逻辑输入反相器的输入与输出分别与强锁存电路的差分输入相连，提供两个反相的低电压方波信号。
结构关系如下：NMOS晶体管M1的漏极与本地电源VDDL相连，NMOS晶体管M1和PMOS晶体管M4的栅极相连，并连接PMOS晶体管M2的漏极和NMOS晶体管M3的漏极，作为DLS逻辑输入反相器的输出端INB；NMOS晶体管M1的源极与PMOS晶体管M2的源极相连；PMOS晶体管M2和NMOS晶体管M3的栅极相连，作为DLS逻辑输入反相器的输入端IN；NMOS晶体管M3的源极和PMOS晶体管M4的源极相连；PMOS晶体管M4的漏级和衬底与本地GND相连。
本发明实施例所涉及的低阈值晶体管、典型阈值晶体管、深N型晶体管均为本领域常规器件，图2的左侧示出了三类晶体管的结构。
二、强锁存电路。
如图2所示，所述强锁存电路中包括四个NMOS晶体管M5、M7、M9和M11，四个PMOS晶体管M6、M8、M10和M12，其中，NMOS晶体管M5和M9是深N阱型晶体管；NMOS晶体管M7和M11是典型阈值的晶体管；PMOS晶体管M6和M10是典型阈值的晶体管；PMOS晶体管M8和M12是低阈值晶体管；左侧部分的M5、M6、M7、M8依次串联和右侧部分同样依次串联的M9、M10、M11、M12构成强锁存结构，M8和M12的栅极分别连接节点A和B形成负反馈回路，加快了转换速度，该强锁存结构锁存电路将输入反相器给进来的低电压方波信号转换为高电压方波信号，转换过程中利用晶体管超截止和正反馈机制大大减少了静态泄漏，功耗较低。
结构关系如下：
NMOS晶体管M5漏极和衬底相连，连接本地电源VDDH，NMOS晶体管M5栅极和NMOS晶体管M7的栅极相连，并连接DLS逻辑输入反相器的输出端INB；NMOS晶体管M5源极与PMOS晶体管M6的源极相连；PMOS晶体管M6的漏极与NMOS晶体管M7的漏极相连，并与PMOS晶体管M8以及PMOS晶体管M10的栅极连接；NMOS晶体管M7的源极和PMOS晶体管M8的源极相连；PMOS晶体管M8的漏极和衬底相连，连接本地GND；
NMOS晶体管M9漏极和衬底相连，连接本地电源VDDH，NMOS晶体管M9的栅极和NMOS晶体管M11的栅极相连，连接DLS逻辑输入反相器的输入端IN；NMOS晶体管M9源极与PMOS晶体管M10的源极相连；PMOS晶体管M10的漏极与NMOS晶体管M11的漏极相连，并与PMOS晶体管M12以及PMOS晶体管M6的栅极连接；NMOS晶体管M11的源极和PMOS晶体管M12的源极相连；PMOS晶体管M12的漏极和衬底相连，连接本地GND。
三、DLS逻辑输出反相器。
如图2所示，所述DLS逻辑输出反相器主要包括：两个NMOS晶体管M13和M15、以及两个PMOS晶体管M14和M16；其中，NMOS晶体管M13是低阈值晶体管；NMOS晶体管M15是典型阈值的晶体管；PMOS晶体管M14是典型阈值的晶体管；PMOS晶体管M16是低阈值晶体管；M13、M14、M15、M16依次串联，该DLS逻辑输出反相器的输出即为整个电平转换器电路的输出高电压方波信号。
结构关系如下：NMOS晶体管M13的漏极与本地电源VDDH相连，NMOS晶体管M13和PMOS晶体管M16的栅极相连，并连接PMOS晶体管M14的漏极和NMOS晶体管M15的漏极，作为DLS逻辑输出反相器的输出端OUT；NMOS晶体管M13的源极与PMOS晶体管M14的源极相连；PMOS晶体管M14和NMOS晶体管M15的栅极相连，作为DLS逻辑输出反相器的输入端，与强锁存结构所存电路节点B相连；NMOS晶体管M15的源极和PMOS晶体管M16的源极相连；PMOS晶体管M16的漏极和衬底与本地GND相连。
在本发明实施例所提供的低功耗的强锁存结构电平转换器电路原理如下：
DLS逻辑输入反相器与DLS逻辑输出反相器的输出电压被反馈到底部PMOS和顶部NMOS，从而所有泄漏晶体管处于超截止状态。所谓“超级截止”是指对于NMOS晶体管栅源电压为负值，对于PMOS晶体管栅源电压为正值，当输入信号为高(低)时，M1和M2(M3和M4)处于超级截止状态，M13和M14(M15和M16)也处于超级截止状态。因此，DLS逻辑输入反相器与DLS逻辑输出反相器的泄漏电流比常规反相器低得多，与常规CMOS反相器相比功耗降低了数倍。与DLS逻辑反相器相似，所述强锁存电路同样利用强超级截止和弱超级截止，分别在充电和放电时减小电流，有效的减少了能量消耗。
在所提出的强锁存结构锁存电路中，M5和M9处于超级截止状态，以减小锁存电流。但是，如果M5和M9正常连接，则锁存电流太小而无法使锁存结构翻转。为了解决这个问题，M5和M9的衬底连接到VDDH，并通过产生两个从主体到源极的额外电流通过来增强锁存电流。同时，M8和M12的衬底连接到GND以生成辅助下拉通道，并确保下拉和上拉能力处于同一水平。
强锁存结构锁存电路原理如下：当输入信号IN为低电平时，M5和M9处于超级截止状态，M7处于弱开状态，并且节点A的电压趋于下拉。由于从节点A到M8的栅极的正反馈，M8逐渐导通，并且使节点A的电压将迅速下拉。然后，M10打开，并且节点B的电压将被上拉。当节点B充电到高压时，M6快速关闭，这使得M7和M8放电更快。同时，M12处于强超截止状态，而M11处于弱超截止状态，这使得M9和M10充电更快，并且节点B将充电至高电压。最后，输出OUT将被快速有效地上拉。
上述是本发明实施例所提供电平转换器电路的基本工作原理，利用DLS逻辑反相器代替了CMOS反相器，很大程度减少了功耗；并且强锁存结构锁存电路利用强超级截止在充电和放电时减小电流，从而进一步减少能量的消耗。
如图3所示为本发明实施例所提供的电平转换器电路的仿真结果图，本实施例的电平转换器电路的最最大电压转换范围为200mV-1.8V，图3显示VDDL为0.28V，VDDH为1.5V，输入信号频率为1Khz方波信号，经过瞬态仿真的波形图。
如图4所示，图4展示了当VDDL为280mV且VDDH为1.5V时，相对于工作频率范围5Hz至1KHz的总功耗和每次转换的能耗。由于采用DLS逻辑反相器和强锁存结构所存电路，使得泄漏电流特别小，电路的静态功耗仅有12pW。根据实验仿真结果可知随着工作频率的上升，每次转换的能耗逐渐降低，输入信号频率在1Khz下，每次转换的能耗为29.6fJ，所以在物联网的准静态应用，显示出低功耗的优势。
综上所述，本发明实施例所述电平转换器电路是由DLS逻辑反相器和强锁存结构锁存电路组成，对输入低压方波信号进行处理，实现稳定的高压方波信号输出。所述的输入和输出DLS逻辑反相器的泄漏电流比常规反相器低得多，与常规CMOS反相器相比功耗降低了数倍。与DLS逻辑反相器相似，所述的强锁存结构锁存电路同样利用强超级截止和弱超级截止，分别在充电和放电时减小电流，有效的减少了能量消耗。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (4)

1.一种低功耗的强锁存结构电平转换器电路，其特征在于，包括：依次连接的DLS逻辑输入反相器、强锁存电路、以及DLS逻辑输出反相器；
其中，所述强锁存电路包括四个NMOS晶体管与四个PMOS晶体管构成的两部分结构；每一部分结构均包括两个NMOS晶体管与两个PMOS晶体管，由NMOS晶体管开始串联不同类型的晶体管；每一部分结构中间位置的PMOS晶体管漏极与NMOS晶体管漏极的连接节点均与底部PMOS晶体管的栅极连接，从而形成负反馈回路；并且，当前部分结构底部PMOS晶体管的栅极还连接另一部分结构中间位置的PMOS晶体管栅极。
2.根据权利要求1所述的一种低功耗的强锁存结构电平转换器电路，其特征在于，所述DLS逻辑输入反相器包括：两个NMOS晶体管M1和M3、以及两个PMOS晶体管M2和M4；其中：
NMOS晶体管M1的漏极与本地电源VDDL相连，NMOS晶体管M1和PMOS晶体管M4的栅极相连，并连接PMOS晶体管M2的漏极和NMOS晶体管M3的漏极，作为DLS逻辑输入反相器的输出端INB；NMOS晶体管M1的源极与PMOS晶体管M2的源极相连；PMOS晶体管M2和NMOS晶体管M3的栅极相连，作为DLS逻辑输入反相器的输入端IN；NMOS晶体管M3的源极和PMOS晶体管M4的源极相连；PMOS晶体管M4的漏级和衬底与本地GND相连。
3.根据权利要求1所述的一种低功耗的强锁存结构电平转换器电路，其特征在于，所述强锁存电路中，四个NMOS晶体管记为M5、M7、M9和M11，四个PMOS晶体管记为M6、M8、M10和M12；晶体管M5、M6、M7、M8依次串联构成第一部分结构，晶体管M9、M10、M11、M12依次串联构成第二部分结构；其中：
NMOS晶体管M5漏极和衬底相连，连接本地电源VDDH，NMOS晶体管M5栅极和NMOS晶体管M7的栅极相连，并连接DLS逻辑输入反相器的输出端INB；NMOS晶体管M5源极与PMOS晶体管M6的源极相连；PMOS晶体管M6的漏极与NMOS晶体管M7的漏极相连，并与PMOS晶体管M8以及PMOS晶体管M10的栅极连接；NMOS晶体管M7的源极和PMOS晶体管M8的源极相连；PMOS晶体管M8的漏极和衬底相连，连接本地GND；
NMOS晶体管M9漏极和衬底相连，连接本地电源VDDH，NMOS晶体管M9的栅极和NMOS晶体管M11的栅极相连，连接DLS逻辑输入反相器的输出端IN；NMOS晶体管M9源极与PMOS晶体管M10的源极相连；PMOS晶体管M10的漏极与NMOS晶体管M11的漏极相连，并与PMOS晶体管M12以及PMOS晶体管M6的栅极连接；NMOS晶体管M11的源极和PMOS晶体管M12的源极相连；PMOS晶体管M12的漏极和衬底相连，连接本地GND。
4.根据权利要求1所述的一种低功耗的强锁存结构电平转换器电路，其特征在于，所述DLS逻辑输出反相器包括：两个NMOS晶体管M13和M15、以及两个PMOS晶体管M14和M16；其中：
NMOS晶体管M13的漏极与本地电源VDDH相连，NMOS晶体管M13和PMOS晶体管M16的栅极相连，并连接PMOS晶体管M14的漏极和NMOS晶体管M15的漏极，作为DLS逻辑输出反相器的输出端OUT；NMOS晶体管M13的源极与PMOS晶体管M14的源极相连；PMOS晶体管M14和NMOS晶体管M15的栅极相连，作为DLS逻辑输出反相器的输入端；NMOS晶体管M15的源极和PMOS晶体管M16的源极相连；PMOS晶体管M16的漏极和衬底与本地GND相连。
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