KR20010004908A - 펄스 이퀄라이즈 발생 회로 - Google Patents

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Abstract

본 발명은 펄스 이퀄라이즈 발생 회로에 관한 것으로, 적어도, 각각의 어드레스 버퍼에서 발생된 어드레스 천이 검출 신호를 입력으로 하여 이중 하나의 어드레스 천이 검출 신호가 발생되더라도 이와 동일한 펄스폭을 갖는 신호를 발생시키는 펄스 발생 수단과, 칩 셀랙터바 버퍼의 출력 신호를 입력으로하여 일정폭으로 딜레이된 동일위상의 펄스 신호를 발생시키는 펄스 지연 수단과, 상기 펄스 발생 수단의 출력 신호와 상기 펄스 지연 수단의 출력 신호 및 상기 칩 셀랙터바 버퍼의 출력 신호를 입력으로하여 제 1 논리연산에 의해 펄스 이퀄라이즈 신호를 발생시키는 논리 수단으로 구성함으로써, 칩 셀렉트 액세스 타임(TACS)에서는 항상 칩 셀렉트바(/CS) 버퍼의 출력 신호(PCSB)에 의해서만 펄스 이퀄라이즈 신호를 발생시키도록 하여 센스 앰프와 출력 버퍼의 인에이블 시간을 어드레스 액세스 타임(TAA)과 동일한 시간에 인에이블시켜 주므로써 디바이스의 동작속도를 향상시킬 수 있는 효과가 있다.

Description

펄스 이퀄라이즈 발생 회로{CIRCUIT OF PULSE EQUALIZE GENERATOR}
본 발명은 펄스 이퀄라이즈 발생(PULSE EQUALIZE GENERATOR) 회로에 관한 것으로, 보다 상세하게는 칩 셀렉트 액세스 타임(TACS)에서는 항상 칩 셀렉트바(/CS) 버퍼의 출력 신호(PCSB)에 의해서만 펄스 이퀄라이즈 신호를 발생시키도록 하여 센스 앰프와 출력 버퍼의 인에이블 시간을 액세스 타임(TAA)과 동일한 시간에 인에이블시켜 주므로써 디바이스의 동작속도를 향상시킨 펄스 이퀄라이즈 발생 회로에 관한 기술이다.
일반적으로, 반도체 메모리 장치에서 새로운 어드레스가 어드레스 입력 버퍼에 인가되면 어드레스가 천이(transition)하는 것을 검출하여 어드레스 천이 검출 회로에서 일정 펄스폭을 가지는 어드레스 천이 검출 신호를 발생시키게 된다. 이러한 어드레스 천이 검출 신호들을 한 곳에 모아 여러개의 어드레스 천이 검출 신호중 하나의 어드레스 천이 검출 신호가 발생되더라도 이와 동일한 펄스폭을 갖는 신호를 발생시키도록 하는 것이 펄스 이퀄라이즈 발생 회로이다.
도 1은 종래 기술에 따른 펄스 이퀄라이즈 발생 회로를 도시한 것으로, 각각의 어드레스 버퍼에서 발생된 어드레스 천이 검출 신호(ATDn)와 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 합하여 펄스 이퀄라이즈 신호(PEQ)를 발생하게 된다.
도시한 바와 같이, 종래의 펄스 이퀄라이즈 발생 회로는, 어드레스 수(n개)와 동일한 어드레스 천이 검출 신호(ATDn)와 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 각각 입력으로 하는 n개의 NAND 게이트(NAn)와, 이들 NAND 게이트(NAn)의 출력 신호를 입력으로 하는 n개의 NOR 게이트(NRn)와, 이들 n개의 NOR 게이트(NRn)의 출력 신호들을 합하여 펄스 이퀄라이즈 신호(PEQ)를 출력하는 NAND 게이트(NA3)로 구성된다.
상기 펄스 이퀄라이즈 신호(PEQ)는 워드 라인을 액티브시키고 센스 앰프의 동작 및 센스 앰프에서 출력된 데이타 신호를 출력 버퍼를 통하여 출력핀으로 내보내게 되는데 이러한 일련의 동작들을 제어하는 역할을 한다.
칩 셀렉트 액세스 타임(TACS)에서는 칩 셀렉트바(/CS) 신호가 인에이블 된 후에 이 칩 셀렉트바(/CS) 입력에 의하여 모든 어드레스 버퍼들이 동작하게 된다. 칩 셀렉트바(/CS) 신호가 인에이블 되면서 칩 셀렉트바(/CS) 버퍼에서 발생한 pcsb 신호는 어드레스 버퍼의 동작시점에 발생한 어드레스 천이 검출 신호(ATD)들과 펄스 이퀄라이즈 발생 회로에서 합해져서 펄스 이퀄라이즈 신호(PEQ)를 발생한다.
그러나, 이와 같이 구성된 종래의 펄스 이퀄라이즈 발생 회로에 있어서는, 어드레스 액세스 타임(address access time : TAA)에서는 항상 일정한 펄스 이퀄라이즈 신호(PEQ)폭을 발생하게 되지만 칩 셀렉트 액세스 타임(chip select access time : TACS)에서는 펄스 폭이 증가하는 구조를 갖게 된다. 즉, 칩 셀렉트바(/CS) 버퍼의 출력 신호(PCSB)는 칩 셀렉트바 신호(/CS)가 인에이블 되면서 발생한 신호이고, 각각의 어드레스 버퍼에서 발생된 어드레스 천이 검출 신호(ATDn)는 상기 칩 셀렉트바(/CS) 신호에 의하여 어드레스 버퍼들이 인에이블 된 후에 발생한 것이기 때문에 상기 칩 셀렉트바(/CS) 버퍼의 출력 신호(PCSB)와 어드레스 천이 검출 신호(ATDn)들을 합하였을 때 칩 셀렉트 액세스 타임(TACS)에서 발생된 펄스의 폭이 어드레스 액세스 타임(TAA)에서 발생되는 펄스 폭보다 커지게 되어 센스 앰프와 출력 버퍼를 인에이블 신호가 그 만큼 늦게 되는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 칩 셀렉트 액세스 타임(TACS)에서는 항상 칩 셀렉트바(/CS) 버퍼의 출력 신호(PCSB)에 의해서만 펄스 이퀄라이즈 신호를 발생시키도록 하여 센스 앰프와 출력 버퍼의 인에이블 시간을 액세스 타임(TAA)과 동일한 시간에 인에이블시켜 주므로써 디바이스의 동작속도를 향상시킨 펄스 이퀄라이즈 발생 회로를 제공하는데 있다.
도 1은 종래기술에 따른 펄스 이퀄라이즈 발생 회로도
도 2는 본 발명에 의한 펄스 이퀄라이즈 발생 회로도
도 3은 본 발명에 의한 펄스 이퀄라이즈 발생 회로의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 펄스 이퀄라이즈 발생부 20 : 지연 회로부
30 : 논리 회로부
상기 목적을 달성하기 위하여, 본 발명의 펄스 이퀄라이즈 발생 회로는,
적어도, 각각의 어드레스 버퍼에서 발생된 어드레스 천이 검출 신호를 입력으로 하여 이중 하나의 어드레스 천이 검출 신호가 발생되더라도 이와 동일한 펄스폭을 갖는 신호를 발생시키는 펄스 발생 수단과,
칩 셀랙터바 버퍼의 출력 신호를 입력으로하여 일정폭으로 딜레이된 동일위상의 펄스 신호를 발생시키는 펄스 지연 수단과,
상기 펄스 발생 수단의 출력 신호와 상기 펄스 지연 수단의 출력 신호 및 상기 칩 셀랙터바 버퍼의 출력 신호를 입력으로하여 제 1 논리연산에 의해 펄스 이퀄라이즈 신호를 발생시키는 논리 수단을 구비하여 이루어진 것을 특징으로 한다.
여기서, 상기 펄스 발생 수단은 어드레스 수와 동일한 어드레스 천이 검출 신호를 각각 입력으로 하는 n개의 NAND 게이트와, 이들 NAND 게이트의 출력 신호를 입력으로 하는 n개의 NOR 게이트와, 이들 n개의 NOR 게이트의 출력 신호들을 합하여 펄스 이퀄라이즈 신호를 출력하는 NAND 게이트로 구성된 것이 바람직하다.
그리고, 상기 펄스 지연 수단은 상기 칩 셀랙터바 버퍼의 출력 신호를 입력하는 단자와 제 1 노드 사이에 직렬접속된 딜레이 회로단과, 이 딜레이 회로단의 출력 신호와 상기 칩 셀랙터바 버퍼의 출력 신호를 입력하는 NAND 게이트와, 이 NAND 게이트의 출력단에 접속된 인버터로 구성된 것이 바람직하다.
또한, 상기 논리 수단은 상기 펄스 발생 수단의 출력 신호와 상기 펄스 지연 수단의 출력 신호를 입력으로 하는 NAND 게이트와, 이 NAND 게이트의 출력 신호와 상기 칩 셀랙터바 버퍼의 출력 신호를 입력으로 하여 논리 조합한 후 펄스 이퀄라이즈 신호를 출력하는 NAND 게이트로 구성된 것이 바람직하다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 펄스 이퀄라이즈 발생 회로도로서, 각각의 어드레스 버퍼에서 발생된 어드레스 천이 검출 신호(ATDn)를 입력으로 하는 펄스 이퀄라이즈 신호 발생 회로부(10)와, 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 이용하여 그 출력 신호(PCSB)의 펄스폭을 증가시키는 지연 회로부(20)와, 상기 펄스 이퀄라이즈 신호 발생 회로부(10)의 출력 신호(PRE_PEQ)와 상기 지연 회로부(20)의 출력 신호(PCSBD) 및 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 입력으로 하여 논리연산에 의해 펄스 이퀄라이즈 신호(PEQ)를 출력하는 논리 회로부(30)로 구성된다.
상기 펄스 이퀄라이즈 발생 회로부(10)는, 어드레스 수(n개)와 동일한 어드레스 천이 검출 신호(ATDn)를 각각 입력으로 하는 n개의 NAND 게이트(NAn)와, 이들 NAND 게이트(NAn)의 출력 신호를 입력으로 하는 n개의 NOR 게이트(NRn)와, 이들 n개의 NOR 게이트(NRn)의 출력 신호들을 합하여 펄스 이퀄라이즈 신호(PEQ)를 출력하는 NAND 게이트(NA3)로 구성된다.
상기 지연 회로부(20)는, 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 입력하는 단자와 노드(Nd4) 사이에 직렬접속된 인버터(INV1)와 딜레이단(22) 및 인버터(INV2)로 구성되며, 이 인버터(INV2)의 출력 신호와 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 입력하는 NAND 게이트(INV3)와, 이 NAND 게이트(INV3)의 출력단에 접속되며 출력 신호(PCSBD)를 출력하는 인버터(INV3)로 구성된다.
상기 지연 회로부(20)에서 발생되는 출력 신호(PCSBD)의 펄스폭은 도 3d에 도시한 바와 같이, 칩 셀렉트 액세스 타임(TACS)에서 칩 셀렉트바(/CS) 신호(도 3a)가 '로우'로 액티브된 상태에서 시작되어 상기 펄스 이퀄라이즈 발생부(10)의 출력 신호(PRE_PEQ)가 천이되는 구간까지 딜레이 되도록 펄스폭을 조정하게 된다.
상기 논리 회로부(30)는, 상기 펄스 이퀄라이즈 발생부(10)의 출력 신호(PRE_PED)와 상기 지연 회로부(20)의 출력 신호(PCSBD)를 입력으로 하는 NAND 게이트(NA4)와, 이 NAND 게이트(NA4)의 출력 신호(Nd6)와 상기 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 입력으로 하여 논리 조합한 후 펄스 이퀄라이즈 신호(PEQ)를 출력하는 NAND 게이트(NA5)로 구성된다.
상기 NAND 게이트(NA4)는 상기 지연 회로부(20)의 출력 신호(PCSBD)가 '로우'일 때 상기 펄스 이퀄라이즈 발생부(10)의 출력 신호(PRE_PED)를 다음단으로 전달되지 못하도록 한다. 즉, 상기 지연 회로부(20)의 출력 신호(PCSBD)가 '로우' 상태일 때는 상기 NAND 게이트(NA4)의 출력이 항상 '하이'를 유지하게 되므로, 이 NAND 게이트(NA4)의 출력 신호를 제 1 입력으로 하고 상기 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 입력으로 하는 NAND 게이트(NA5)의 출력 신호는 상기 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)를 그대로 출력하게 된다.
또한, 칩 셀렉트 액세스 타임(TACS)이 아닌 액세스 타임(TAA)에서는 상기 칩 셀랙터바(/CS) 버퍼의 출력 신호(PCSB)는 항상 '하이' 상태를 유지하기 때문에 상기 지연 회로부(20)의 출력 신호(PCSBD) 또한 '하이' 상태를 유지하게되고, NAND 게이트(NA4)의 출력 신호는 상기 펄스 이퀄라이즈 발생부(10)의 출력 신호(PRE_PEQ)를 그대로 출력한다. 그리고, 상기 NAND 게이트(NA5)의 출력은 상기 지연 회로부(20)의 출력 신호(PCSBD)가 '하이' 상태를 유지하므로 상기 펄스 이퀄라이즈 발생부(10)의 출력 신호(PRE_PEQ)를 그대로 출력하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 펄스 이퀄라이즈 발생 회로에 의하면, 칩 셀렉트 액세스 타임(TACS)에서는 항상 칩 셀렉트바(/CS) 버퍼의 출력 신호(PCSB)에 의해서만 펄스 이퀄라이즈 신호를 발생시키도록 하여 센스 앰프와 출력 버퍼의 인에이블 시간을 액세스 타임(TAA)과 동일한 시간에 인에이블시켜 주므로써 디바이스의 동작속도를 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 메모리 장치에 있어서,
    적어도, 각각의 어드레스 버퍼에서 발생된 어드레스 천이 검출 신호를 입력으로 하여 이중 하나의 어드레스 천이 검출 신호가 발생되더라도 이와 동일한 펄스폭을 갖는 신호를 발생시키는 펄스 발생 수단과,
    칩 셀랙터바 버퍼의 출력 신호를 입력으로하여 일정폭으로 딜레이된 동일위상의 펄스 신호를 발생시키는 펄스 지연 수단과,
    상기 펄스 발생 수단의 출력 신호와 상기 펄스 지연 수단의 출력 신호 및 상기 칩 셀랙터바 버퍼의 출력 신호를 입력으로하여 제 1 논리연산에 의해 펄스 이퀄라이즈 신호를 발생시키는 논리 수단을 구비하여 이루어진 것을 특징으로 하는 펄스 이퀄라이즈 발생 회로.
  2. 제 1 항에 있어서,
    상기 펄스 발생 수단은, 어드레스 수와 동일한 어드레스 천이 검출 신호를 각각 입력으로 하는 n개의 NAND 게이트와, 이들 NAND 게이트의 출력 신호를 입력으로 하는 n개의 NOR 게이트와, 이들 n개의 NOR 게이트의 출력 신호들을 합하여 펄스 이퀄라이즈 신호를 출력하는 NAND 게이트로 구성된 것을 특징으로 하는 펄스 이퀄라이즈 발생 회로.
  3. 제 1 항에 있어서, 상기 펄스 지연 수단은,
    상기 칩 셀랙터바 버퍼의 출력 신호를 입력하는 단자와 제 1 노드 사이에 직렬접속된 딜레이 회로단과, 이 딜레이 회로단의 출력 신호와 상기 칩 셀랙터바 버퍼의 출력 신호를 입력하는 NAND 게이트와, 이 NAND 게이트의 출력단에 접속된 인버터로 구성된 것을 특징으로 하는 펄스 이퀄라이즈 발생 회로.
  4. 제 1 항에 있어서, 상기 논리 수단은,
    상기 펄스 발생 수단의 출력 신호와 상기 펄스 지연 수단의 출력 신호를 입력으로 하는 NAND 게이트와, 이 NAND 게이트의 출력 신호와 상기 칩 셀랙터바 버퍼의 출력 신호를 입력으로 하여 논리 조합한 후 펄스 이퀄라이즈 신호를 출력하는 NAND 게이트로 구성된 것을 특징으로 하는 펄스 이퀄라이즈 발생 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100780636B1 (ko) * 2005-09-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 장치
US7522467B2 (en) 2005-09-29 2009-04-21 Hynix Semiconductor Inc. Semiconductor memory device

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