CN103106157B - 存储器控制元件 - Google Patents

Abstract

本发明公开了一种存储器控制元件，用以控制一主要控制器以及一次要控制器对一快闪存储器进行存取。一汇流排切换器分别透过第一、第二及第三串列周边接口汇流排耦接于上述主要控制器、上述次要控制器以及上述快闪存储器。一选择单元选择性地将上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排以及上述第二串列周边接口汇流排之一者。当上述汇流排切换器经由上述第一串列周边接口汇流排接收到来自上述主要控制器的一存取请求时，上述选择单元将上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排。

Description

存储器控制元件

技术领域

本发明系关于一种存储器控制元件，特别是有关于一种串列周边接口(serialperipheralinterface，SPI)快闪存储器的存储器控制元件。

背景技术

快闪存储器(flashmemory)为主机板上常用的储存元件，并且已广泛地应用于个人电脑与笔记型电脑中。快闪存储器可以储存各种型态的数据，因此主机板上的芯片组(chipset)以及其他周边集成电路(integratedcircuit，IC)，都会利用快闪存储器来进行数据的存取，以完成使用者所下达的指令。

目前，大部分的电脑系统执行开机程序的数据(例如基本输入/输出系统(basicinput/outputsystem，BIOS))系储存在电脑系统的快闪存储器中。在主机板上，可透过嵌入式控制器来对快闪存储器内的数据进行存取。一般而言，嵌入式控制器与快闪存储器之间系透过串列周边接口(serialperipheralinterface，SPI)来进行连接。

在电脑系统中，SPI是一种允许在两种装置(一个称主装置(master)，另一个称从装置(slave))之间进行串列数据交换的接口。SPI汇流排主要由芯片选择(chipselect，CS)、时脉(clock)、主输出从输入(masteroutputslaveinput，MOSI)以及主输入从输出(masterinputslaveoutput，MISO)四种信号构成。当芯片选择信号CS动作时，SPI汇流排才可透过其他三条信号进行数据的接收和发送。

发明内容

本发明实施例提供一种存储器控制元件，用以控制一主要控制器以及一次要控制器对一快闪存储器进行存取。上述存储器控制元件包括一汇流排切换器，分别透过第一、第二及第三串列周边接口汇流排耦接于上述主要控制器、上述次要控制器以及上述快闪存储器。上述汇流排切换器包括一选择单元，用以选择性地将上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排以及上述第二串列周边接口汇流排之一者。当上述汇流排切换器经由上述第一串列周边接口汇流排接收到来自上述主要控制器的一存取请求时，上述选择单元将上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排，以便将来自上述主要控制器之一第一芯片选择信号、一第一时脉信号以及一第一主输出从输入信号传送至上述快闪存储器，以对上述快闪存储器进行存取，其中上述存取请求系由上述第一芯片选择信号所提供。

再者，本发明实施例提供另一种存储器控制元件，用以控制一主要控制器以及一次要控制器对一快闪存储器进行存取。上述存储器控制元件包括：一汇流排切换器，分别透过第一、第二及第三串列周边接口汇流排耦接于上述主要控制器、上述次要控制器以及上述快闪存储器，用以选择性地将上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排以及上述第二串列周边接口汇流排之一者，其中当上述第三串列周边接口汇流排耦接至上述第一串列周边接口汇流排时，上述主要控制器对上述存储器进行存取；一汇流排共用调整单元，用以当上述主要控制器对上述存储器进行存取时，判断上述次要控制器是否等待着对上述存储器进行存取，并计数一等候时间；以及一中断单元，用以当上述等候时间超过一特定时间时，发送一中断请求至上述主要控制器。相应于上述中断请求，上述主要控制器停止对上述存储器进行存取。

透过本发明上述实施例所述的内容，主要控制器及次要控制器可有效率地对快闪存储器进行存取。

附图说明

图1系显示根据本发明一实施例所述的使用存储器控制元件的电脑系统；

图2系显示根据本发明一实施例所述的汇流排切换器；

图3系显示图2中汇流排切换器的信号波形图；

图4系显示图2中汇流排切换器的信号的另一波形图；

图5系显示根据本发明另一实施例所述的汇流排切换器；

图6系显示根据本发明另一实施例所述的存储器控制元件；以及

图7系显示根据本发明一实施例所述的汇流排共用调整方法，适用一存储器控制元件。

主要元件符号说明：

10～芯片组；

100～电脑系统；

15～控制器；

20～超级输入输出集成电路；

25～控制器；

30～快闪存储器；

40、300～存储器控制元件；

50、200～汇流排切换器；

51～方向控制单元；

52、54、58～处理单元；

53～反相器；

55、57～输入输出控制单元；

56～选择单元；

60～汇流排共用调整单元；

70～中断单元；

BUS1、BUS2、BUS3～汇流排；

CS、CS_PRI、CS_SEC～芯片选择信号；

CS_1、MOSI_1、MOSI_OE、MOSI_OUT、MOSI_PRI_IN、MOSI_PRI_OE、MOSI_PRI_OUT、SCLK_1、SCLK_2～信号；

INT～中断请求；

MISO～主输入从输出信号；

MOSI、MOSI_PRI、MOSI_SEC～主输出从输入信号；

P1、P2、P3～周期

SCLK、SCLK_PRI、SCLK_SEC～时脉信号；

STOP～停止信号；

t1、t2、t3、t4～时间点；

T1、T2、TP～周期；

TD～延迟时间；以及

S702、S704、S706、S708、S710、S712、S714～步骤。

具体实施方式

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出实施例，并配合所附图式，作详细说明如下：

实施例：

图1系显示根据本发明一实施例所述的使用存储器控制元件的电脑系统100。电脑系统100包括芯片组(chipset)10、超级输入输出(superI/O)集成电路20以及快闪存储器30。在图1中，快闪存储器30为一串列周边接口(SPI)存储器，因此，芯片组10以及超级输入输出集成电路20皆以符合SPI标准的汇流排与快闪存储器30进行连接。芯片组10包括控制器15，用以对快闪存储器30进行存取，例如存取基本输入/输出系统(BIOS)。超级输入输出集成电路20包括控制器25，用以对快闪存储器30进行存取，例如存取唯读存储器码(ROMcode)。一般而言，芯片组10需要能够即时地存取快闪存储器30，而超级输入输出集成电路20需要与芯片组10共用快闪存储器30。因此，在此实施例中，控制器15以及控制器25为主装置(master)，而快闪存储器30为从装置(slave)。此外，芯片组10对快闪存储器30的存取优先性系高于超级输入输出集成电路20，因此控制器15与控制器25可分别视为主要控制器(primary)及次要控制器(secondary)。

在图1中，超级输入输出集成电路20更包括存储器控制元件40，其包括汇流排切换器50。汇流排切换器50可透过汇流排BUS1接收到来自控制器15的芯片选择信号CS_PRI、时脉信号SCLK_PRI及主输出从输入信号MOSI_PRI。此外，汇流排切换器50亦可透过汇流排BUS2接收到来自控制器25的芯片选择信号CS_SEC、时脉信号SCLK_SEC及主输出从输入信号MOSI_SEC。接着，汇流排切换器50会根据芯片选择信号CS_PRI以及芯片选择信号CS_SEC，将汇流排BUS3耦接至汇流排BUS1或是汇流排BUS2，以便将来自控制器15或控制器25的信号透过汇流排BUS3传送给快闪存储器30。举例来说，当控制器15欲存取快闪存储器30时，控制器15会透过芯片选择信号CS_PRI来传送一存取请求至汇流排切换器50，接着汇流排切换器50会将汇流排BUS3耦接至汇流排BUS1，并发送停止信号STOP至控制器25。在控制器15完成对快闪存储器30的存取之后且控制器25透过芯片选择信号CS_SEC传送一存取请求至汇流排切换器50时，汇流排切换器50会将汇流排BUS3耦接至汇流排BUS2，使得控制器25能对快闪存储器30继续进行存取。一般而言，主装置可透过一主输出从输入信号(MOSI)来传送指令、位址、数据等信息至从装置。举例来说，在写入操作时，控制器15可透过主输出从输入信号MOSI_PRI依序传送指令CMD、位址ADD及数据DAT等信息至快闪存储器30，以便将数据DAT写入至快闪存储器30中的位址ADD。此外，在读取操作时，控制器15可透过主输出从输入信号MOSI_PRI依序传送指令CMD及位址ADD至快闪存储器30，以便从快闪存储器30中读取出储存在位址ADD的数据。值得注意的是，控制器15与控制器25的主输入从输出信号系直接由快闪存储器30所提供，而不经由汇流排BUS1-BUS3。

图2系显示根据本发明一实施例所述的汇流排切换器50。汇流排切换器50包括处理单元52、处理单元54、选择单元56以及处理单元58。同时参考图1及图2，当汇流排切换器50接收到来自控制器15的存取请求时，处理单元52会对芯片选择信号CS_PRI、时脉信号SCLK_PRI及主输出从输入信号MOSI_PRI的时序(timing)进行调整，以分别产生信号CS_1、信号SCLK_1及信号MOSI_1。接着，处理单元54可进一步对信号SCLK_1的工作周期(dutycycle)进行调整，以产生信号SCLK_2。接着，选择单元56可根据芯片选择信号CS_PRI，选择将信号CS_1、信号SCLK_2及信号MOSI_1输出至汇流排BUS3，以作为欲传送至快闪存储器30的芯片选择信号CS、时脉信号SCLK及主输出从输入信号MOSI。在此实施例中，选择单元56为一多工器。因此，根据所接收到的信号，选择单元56可决定将第一组输入端A0-A2或是第二组输入端B0-B2耦接至输出端Y0-Y2以进行输出。此外，处理单元58可根据芯片选择信号CS_PRI而提供一停止信号STOP至控制器25。在此实施例中，处理单元58为一反相器。

图3系显示图2中汇流排切换器50的信号波形图，其仅是个例子，并非用以限定本发明。在图3中，芯片选择信号CS_PRI或CS_SEC为低逻辑位准时系表示芯片组10或是超级输入输出集成电路20发出存取请求。此外，主输出从输入信号MOSI_PRI及MOSI_SEC系以从最高有效位元(mostsignificantbit，MSB)至最低有效位元(leastsignificantbit，LSB)的方式来传送指令CMD、位址ADD及数据DAT等信息。同时参考第1-3图，首先，在周期P1，来自控制器15的芯片选择信号CS_PRI为高逻辑位准。因此，芯片组10并未对快闪存储器30进行存取。在时间点t1，来自控制器25的芯片选择信号CS_SEC从高逻辑位准变成低逻辑位准。于是，汇流排切换器50将汇流排BUS3耦接至汇流排BUS2，使得控制器25能对快闪存储器30进行存取。接着，控制器25会传送时脉信号SCLK_SEC以及主输出从输入信号MOSI_SEC至快闪存储器30。当控制器25正在传送指令信息CMD时，控制器15在时间点t2将芯片选择信号CS_PRI拉为低逻辑位准。于是，处理单元58会发出停止信号STOP至控制器25，而汇流排切换器50会将汇流排BUS3耦接至汇流排BUS1，使得控制器15能对快闪存储器30进行存取。在此实施例中，处理单元52会将芯片选择信号CS_PRI延迟一特定时间TD之后才传送至快闪存储器30，其中特定时间TD需符合快闪存储器的时序规格。同样地，处理单元52亦会将时脉信号SCLK_PRI及主输出从输入信号MOSI_PRI延迟了该特定时间TD才传送至快闪存储器30。例如，相较于芯片选择信号CS_PRI，汇流排切换器50延迟了特定时间TD才将欲传送至快闪存储器30的芯片选择信号CS由高逻辑位准变成低逻辑位准，如箭头301所表示。藉由延迟特定时间TD，可避免快闪存储器30发生时序违反(timingviolation)的情况。此外，相较于时脉信号SCLK_PRI及主输出从输入信号MOSI_PRI，汇流排切换器50亦延迟了特定时间TD才将欲传送至快闪存储器30的时脉信号SCLK及主输出从输入信号MOSI传送至快闪存储器30，分别如箭头302、303所表示。

值得注意的是，虽然在箭头302、303处，处理单元52延迟了时脉信号SCLK_PRI及主输出从输入信号MOSI_PRI。然而，在收到来自主输出从输入信号MOSI_PRI的指令信息CMD时，处理单元52会开始调整对应于指令信息CMD的时脉信号SCLK_PRI及主输出从输入信号MOSI_PRI的时序，使得快闪存储器30能同步地接收到来自控制器15的位址信息ADD及数据信息DAT。举例来说，指令信息CMD包括8个位元CMD7、CMD6、…、CMD0。在主输出从输入信号MOSI_PRI中，指令信息CMD的每一位元的周期为T1。为了让传送至快闪存储器30的位址信息ADD及数据信息DAT(即主输出从输入信号MOSI)能同步于由控制器15所提供的位址信息ADD及数据信息DAT(即主输出从输入信号MOSI_PRI)，处理单元52会将先前所延迟的特定时间TD于指令信息CMD处补偿回来，即处理单元52会透过汇流排BUS3的时脉信号SCLK及主输出从输入信号MOSI来加快传送指令信息CMD。换言之，在主输出从输入信号MOSI中，指令信息CMD的每一位元的周期T2系小于T1。在此实施例中，所延迟的特定时间TD系平均由指令信息CMD的每一位元所补偿，所以T2＝T1-TD/8。因此，在周期P3，汇流排BUS3上的时脉信号SCLK及主输出从输入信号MOSI就会同步于汇流排BUS1上的时脉信号SCLK_PRI及主输出从输入信号MOSI_PRI。接着，在时间点t3，来自控制器15的芯片选择信号CS_PRI会从低逻辑位准变成高逻辑位准，于是控制器15完成了对快闪存储器的存取。接着，在时间点t4，控制器25将芯片选择信号CS_SEC从高逻辑位准变成低逻辑位准，以发送存取请求至快闪存储器30。由于控制器15已结束对快闪存储器30的存取，所以汇流排切换器50会将汇流排BUS3耦接至汇流排BUS2。接着，控制器25便可传送时脉信号SCLK_SEC以及主输出从输入信号MOSI_SEC至快闪存储器30，以进行存取。

图4系显示图2中汇流排切换器50的信号的另一波形图，其系描述由处理单元54所调整的时脉信号的工作周期。同时参考第1、2与4图，在控制器15对快闪存储器30进行读取操作时，来自控制器15的芯片选择信号CS_PRI为低逻辑位准。在控制器15透过主输出从输入信号MOSI_PRI传送完读取指令以及读取位址之后，快闪存储器30会将储存在该读取位址的数据，透过汇流排BUS3的主输入从输出信号MISO传送至控制器15。在此实施例中，快闪存储器30会在所接收的时脉信号的下降边缘(fallingedge)将读取数据RDATA输出至汇流排BUS3上。因此，在接收到时脉信号SCLK_PRI的上升边缘(risingedge)时，汇流排切换器50亦会产生时脉信号SCLK的上升边缘至快闪存储器30。接着，汇流排切换器50会提前产生时脉信号SCLK的下降边缘至快闪存储器30，使得快闪存储器30会提前将读取数据RDATA7、RDATA6、RDATA5、RDATA4等输出至汇流排BUS3。如图4所显示，相较于SCLK_PRI的下降边缘，时脉信号SCLK的下降边缘提前了周期TP，于是可补偿信号通过集成电路时的输入/输出等待时间(I/Olatency)。因此，芯片组10可操作在较高的速度。

图5系显示根据本发明另一实施例所述的汇流排切换器200。在此实施例中，汇流排切换器200可应用在多位元的SPI快闪存储器，例如2位元(dual)及4位元(quad)，所以主装置及从装置的主输出从输入信号MOSI以及主输入从输出MISO为双向信号。相较于图2的汇流排切换器50，汇流排切换器200更包括方向控制单元51、反相器53以及输入输出(I/O)控制单元55和57。方向控制单元51可视为一解码器，用以控制汇流排BUS3上的主输出从输入信号MOSI以及汇流排BUS1上的主输出从输入信号MOSI_PRI传输方向，并产生信号MOSI_OE与信号MOSI_PRI_OE来控制输入输出控制单元55和57，以便将来自汇流排BUS1上的主输出从输入信号MOSI_PRI传送至汇流排BUS3或是将来自汇流排BUS3上的主输出从输入信号MOSI传送至汇流排BUS1。例如，在信号MOSI_PRI_OE的控制下，输入输出控制单元55会根据汇流排BUS1上的主输出从输入信号MOSI_PRI而提供信号MOSI_PRI_IN至处理单元52，而在信号MOSI_OE的控制下，输入输出控制单元57会根据选择器56的输出MOSI_OUT而提供信号MOSI至汇流排BUS3，于是来自芯片组的信号便可传送至快闪存储器。反之，在信号MOSI_OE的控制下，输入输出控制单元57会根据汇流排BUS3的信号MOSI提供信号MOSI_PRI_OUT至输入输出控制单元55，而在信号MOSI_PRI_OE的控制下，输入输出控制单元55会根据信号MOSI_PRI_OUT而提供信号主输出从输入信号MOSI_PRI至汇流排BUS1，于是来自快闪存储器的信号便可传送至芯片组。

图6系显示根据本发明另一实施例所述的存储器控制元件300。相较于图1的存储器控制元件40，存储器控制元件300更包括汇流排共用调整单元60以及中断单元70。一般而言，在正常操作下，芯片组10并不会频繁地存取快闪存储器30。然而，在遭遇到恶意软体(malicioussoftware，简称Malware)的攻击下，芯片组10可能会一直持续地对快闪存储器30进行存取，因此造成超级输入输出集成电路20无法对快闪存储器30进行存取。换言之，汇流排BUS3会一直被汇流排BUS1所占用。因此，当超级输入输出集成电路20等待着对快闪存储器30进行读取时，汇流排共用调整单元60会计数超级输入输出集成电路20所等待的时间。若等待的时间超过一预设时间，则汇流排共用调整单元60会通知中断单元70来发出中断请求INT至芯片组10，以通知芯片组10停止对快闪存储器30进行存取。在芯片组10停止对快闪存储器30进行存取之后，存储器控制元件300会将汇流排BUS3耦接至汇流排BUS2，于是超级输入输出集成电路20便可对快闪存储器30进行读取。此外，汇流排共用调整单元60会计数超级输入输出集成电路20所等待的时间Twait，并控制超级输入输出集成电路20可对快闪存储器30进行存取的时间为Twait，即先前所等待的时间，以平衡芯片组10与超级输入输出集成电路20使用快闪存储器30的时间。接着，汇流排共用调整单元60计数到超级输入输出集成电路20存取快闪存储器30的时间已到达时间Twait时，汇流排共用调整单元60会通知中断单元70来取消中断请求INT。于是，芯片组10便可继续对快闪存储器30进行存取。在一实施例中，亦可使用监视(watchdog)机制来发出中断请求INT。

图7系显示根据本发明一实施例所述的汇流排共用调整方法，适用一存储器控制元件(例如图6的存储器控制元件300)，其中存储器控制元件系以SPI汇流排连接至复数主装置以及一从装置。复数主装置包括一主要装置(例如图6的芯片组10)以及至少一次要装置(例如图6的超级输入输出集成电路20)，而从装置为一存储器(例如图6的快闪存储器30)。首先，在步骤S702，判断该次要装置是否等待着存取该存储器，即该存储器是否目前正被该主要装置所存取。若是，则将一计数器进行上数(countup)(步骤S704)，例如将该计数器的计数值加1。接着，在步骤S706，判断该计数器的计数值是否到达一临界值。若是，则发出中断请求至该主要装置(步骤S708)，使得该主要装置停止对该存储器进行存取，以便该次要装置能对该存储器进行存取。若否，则回到步骤S702。因此，若该主要装置一直对该存储器进行读取，例如先前所描述的恶意软体，则该计数器的计数值会到达该临界值。于是，该主要装置会停止存取该存储器以便该次要装置能对该存储器进行存取。反之，若在步骤S702中，判断出该次要装置并未等待着存取该存储器，则判断该计数器的计数值是否为零(步骤S710)。若否，则将该计数器进行下数(countdown)(步骤S714)，例如将该计数器的计数值减1。若是，则将先前所发出的中断请求进行解除(S712)，使得该主要装置能继续使用该存储器。因此，藉由将该计数器的计数值进行上数及下数，可将先前次要装置所等待的时间补偿回来。举例来说，若假设临界值为30，当该计数器的计数值计数到30时，则中断请求会被发送至该主要装置。然而，在接收到中断请求之后，该主要装置必须先将目前正在进行存取的数据完成之后，才会将该存储器释放给该次要装置。因此，当该次要装置开始存取该存储器时，该计数器的计数值可能已经计数到50了，即该次要装置实际上所等待的时间。因此，透过步骤S710、S712及S714，该计数器的计数值必须从50下数至0，才会将中断请求取消，于是先前所等待的时间便可补偿回来。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以本发明权利要求范围所界定者为准。

Claims (13)

1.一种存储器控制元件，用以控制一主要控制器以及一次要控制器对一快闪存储器进行存取，其特征在于，所述的存储器控制元件包括：

一汇流排切换器，分别透过第一、第二及第三串列周边接口汇流排耦接于所述的主要控制器、所述的次要控制器以及所述的快闪存储器，包括：

一选择单元，用以选择性地将所述的第三串列周边接口汇流排耦接至所述的第一串列周边接口汇流排以及所述的第二串列周边接口汇流排之一者；

其中当所述的汇流排切换器经由所述的第一串列周边接口汇流排接收到来自所述的主要控制器的一第一存取请求时，所述的选择单元将所述的第三串列周边接口汇流排耦接至所述的第一串列周边接口汇流排，以便将来自所述的主要控制器之一第一芯片选择信号、一第一时脉信号以及一第一主输出从输入信号传送至所述的快闪存储器，以对所述的快闪存储器进行存取，其中所述的第一存取请求系由所述的第一芯片选择信号所提供，所述的第一时脉信号的频率与所述的快闪存储器的时脉信号的频率相同；

所述的主要控制器的一第一主输入从输出信号以及所述的次要控制器的一第二主输入从输出信号系直接由所述的快闪存储器的一输出信号所提供，且不经由所述的第一、第二及第三串列周边接口汇流排；其中，

所述的第一主输出从输入信号包括一指令信息以及一位址信息，以及所述的汇流排切换器更包括：

一第一处理单元，耦接于所述的第一串列周边接口汇流排以及所述的选择单元之间，用以当透过所述的第一串列周边接口汇流排接收到来自所述的主要控制器的所述的第一存取请求时，将所述的第一芯片选择信号、所述的第一时脉信号以及所述的第一主输出从输入信号进行延迟，并将对应于所述的指令信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序进行调整，使得由所述的第一处理单元传送至所述的快闪存储器的对应于所述的位址信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序同步于由所述的主要控制器传送至所述的第一处理单元的对应于所述的位址信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序；

一第二处理单元，耦接于所述的第一处理单元以及所述的选择单元之间，用以对欲传送至所述的选择单元的所述的第一时脉信号的工作周期进行调整。

2.如权利要求1所述的存储器控制元件，其特征在于，当所述的第一芯片选择信号指示所述的主要控制器的所述的第一存取请求已完成且所述的汇流排切换器经由所述的第二串列周边接口汇流排接收到来自所述的次要控制器的一第二存取请求时，所述的选择单元将所述的第三串列周边接口汇流排耦接至所述的第二串列周边接口汇流排，以便将来自所述的次要控制器的一第二芯片选择信号、一第二时脉信号以及一第二主输出从输入信号传送至所述的快闪存储器，以对所述的快闪存储器进行存取。

3.如权利要求1所述的存储器控制元件，其特征在于，当所述的汇流排切换器经由所述的第一串列周边接口汇流排接收到来自所述的主要控制器的所述的第一存取请求时，所述的汇流排切换器更发送一停止信号至所述的次要控制器，以便通知所述的次要控制器停止对所述的快闪存储器进行存取。

4.如权利要求1所述的存储器控制元件，其特征在于，所述的存储器控制元件更包括：

一汇流排共用调整单元，用以当所述的主要控制器对所述的快闪存储器进行存取时，判断所述的次要控制器是否等待着对所述的快闪存储器进行存取，并计数一等候时间；以及

一中断单元，用以当所述的等候时间超过一特定时间时，发送一中断请求至所述的主要控制器，

其中，相应于所述的中断请求，所述的主要控制器停止对所述的快闪存储器进行存取。

5.如权利要求4所述的存储器控制元件，其特征在于，当所述的第一芯片选择信号指示所述的主要控制器已停止对所述的快闪存储器进行存取时，所述的汇流排切换器的所述的选择单元将所述的第三串列周边接口汇流排耦接至所述的第二串列周边接口汇流排，以便将来自所述的次要控制器的一第二芯片选择信号、一第二时脉信号以及一第二主输出从输入信号传送至所述的快闪存储器，以对所述的快闪存储器进行存取。

6.如权利要求5所述的存储器控制元件，其特征在于，当所述的选择单元将所述的第三串列周边接口汇流排耦接至所述的第二串列周边接口汇流排时，所述的汇流排共用调整单元将已计数的所述的等候时间设定为一存取时间，以及当所述的次要控制器对所述的快闪存储器进行存取到达所述的存取时间时，所述的中断单元停止发送所述的中断请求至所述的主要控制器。

7.如权利要求1所述的存储器控制元件，其特征在于，所述的主要控制器系设置在一芯片组内。

8.如权利要求1所述的存储器控制元件，其特征在于，所述的存储器控制元件以及所述的次要控制器系设置在一超级输入输出集成电路内。

9.一种存储器控制元件，用以控制一主要控制器以及一次要控制器对一快闪存储器进行存取，其特征在于，所述的存储器控制元件包括：

一汇流排切换器，分别透过第一、第二及第三串列周边接口汇流排耦接于所述的主要控制器、所述的次要控制器以及所述的快闪存储器，用以选择性地将所述的第三串列周边接口汇流排耦接至所述的第一串列周边接口汇流排以及所述的第二串列周边接口汇流排之一者，其中当所述的第三串列周边接口汇流排耦接至所述的第一串列周边接口汇流排时，所述的主要控制器对所述的快闪存储器进行存取；

一汇流排共用调整单元，用以当所述的主要控制器对所述的快闪存储器进行存取时，判断所述的次要控制器是否等待着对所述的快闪存储器进行存取，并计数一等候时间；以及

一中断单元，用以当所述的等候时间超过一特定时间时，发送一中断请求至所述的主要控制器，

其中，相应于所述的中断请求，所述的主要控制器停止对所述的快闪存储器进行存取所述的主要控制器的一第一主输入从输出信号以及所述的次要控制器的一第二主输入从输出信号系直接由所述的快闪存储器的一输出信号所提供，且不经由所述的第一、第二及第三串列周边接口汇流排；

所述的第一主输出从输入信号包括一指令信息以及一位址信息，以及所述的汇流排切换器更包括：

一第一处理单元，耦接于所述的第一串列周边接口汇流排以及所述的选择单元之间，用以当透过所述的第一串列周边接口汇流排接收到来自所述的主要控制器的一第一存取请求时，将一第一芯片选择信号、一第一时脉信号以及所述的第一主输出从输入信号进行延迟，并将对应于所述的指令信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序进行调整，使得由所述的第一处理单元传送至所述的快闪存储器的对应于所述的位址信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序同步于由所述的主要控制器传送至所述的第一处理单元的对应于所述的位址信息的所述的第一主输出从输入信号以及所述的第一时脉信号的时序；

一第二处理单元，耦接于所述的第一处理单元以及所述的选择单元之间，用以对欲传送至所述的选择单元的所述的第一时脉信号的工作周期进行调整。

10.如权利要求9所述的存储器控制元件，其特征在于，当所述的主要控制器已停止对所述的快闪存储器进行存取时，所述的汇流排切换器将所述的第三串列周边接口汇流排耦接至所述的第二串列周边接口汇流排，使得所述的次要控制器能对所述的快闪存储器进行存取。

11.如权利要求10所述的存储器控制元件，其特征在于，当所述的汇流排切换器将所述的第三串列周边接口汇流排耦接至所述的第二串列周边接口汇流排时，所述的汇流排共用调整单元将已计数的所述的等候时间设定为一存取时间，以及当所述的次要控制器对所述的快闪存储器进行存取到达所述的存取时间时，所述的中断单元停止发送所述的中断请求至所述的主要控制器。

12.如权利要求10所述的存储器控制元件，其特征在于，所述的主要控制器系设置在一芯片组内。

13.如权利要求10所述的存储器控制元件，其特征在于，所述的存储器控制元件以及所述的次要控制器系设置在一超级输入输出集成电路内。