CN101118526A - 用于控制猝发存储器存取的存储器接口及其控制方法 - Google Patents

Abstract

一种存取控制方法和存储器接口，即使猝发存储器具有不同于系统侧的编址功能，也允许在没有冗余总线周期的条件下存取。提供一种状态机，以便从系统内部寄存器读取存储器的编址模式信息，以及如果通过总线主控器的预定编址方案在系统地址处执行猝发存取，那么当存储器内部地址的编址方案不同于总线主控器的预定编址方案时，在存储器内部地址和系统地址之间有不匹配的地址转变位置处，猝发存取被首先中止，从对准地址重新开始猝发传送，然后存取剩余数据。

Description

用于控制猝发存储器存取的存储器接口及其控制方法

技术领域

本发明涉及一种存储器接口及其控制方法，具体涉及一种用于控制猝发存储器存取的存储器接口及控制方法。

近年来，在包括CPU的半导体器件中，响应于CPU速度的进步和复杂性的增加，需要可以大规模地执行更高速猝发存取的存储器，现在正研制多种这类存储器。

图1示出了通用计算机系统的范例视图。通常，图1的数据处理器1包括CPU(中央处理单元)13及其他功能块，以及设有控制DMA传送的DMAC(DMA控制器)14、存储器接口电路12等等。

存储器接口电路12经由内部总线(内部地址总线和内部数据总线)与CPU 13连接，通常包括控制存取周期的状态机10和总线接口11。在图1的存储器接口电路12中也可以安装稍后描述的本发明的状态机。

图2示出了由JP-A No.HEI8(1996)-77098公开的存储器接口电路。该存储器接口电路用于图1所示的通用计算机系统。图2的结构的必需特征是状态机10。

图2的状态机10从嵌入存储器接口内部的系统内部寄存器(未示出)接收有关端口大小、I-TYPE(猝发传送条件)以及ACK_EN(TA和AACK的允许，之后描述)的信息。

图2的状态机从外部储存器(图1的存储器21、22)接收AACK(地址确认)信号和TA(传送确认)信号。

状态机10从CPU(图1的13)接收包括高速缓存填充请求信号的控制信号。

状态机10从DMA控制器(图1的14)接收包括DMA请求信号和BDIPD信号(进行中的DMA猝发数据)的控制信号。

状态机10具有包括TS(传送开始)、BURST(猝发周期)、FIX(固定的猝发存取)和BDIP(进行中的猝发数据)/LAST(示出猝发的最后几拍)的输出信号。

图2的状态机10是经典的串行逻辑状态机，如图3(固定的猝发模式)或图4(可变的猝发模式)的时序图所示，信号TS、BURST、FIX、BDIP/LAST被状态机10所控制。图3和图4对应于JP-A No.HEI8(1996)-77098的图2和图3，由于相对于JP-A NO.HEI8(1996)-77098描述了该细节，因此这里将省略其描述。

图5是用于描述图2所示的现有技术的状态机的工作图。现有技术的状态机从总线主控器(CPU，DMAC等)接收猝发传送命令和地址数据，以及也接收存储器信息、总线大小和关于在系统内部寄存器中是否可以/不可以存储猝发的信息。在猝发传送命令中，包括了与猝发命令类型、开始(头部)地址和总线位大小相关的信息。

由于该状态机是经典的串行逻辑状态机，因此当没有传送时，它变为空闲状态。

如果从总线主控器发出的传送命令是单次传送，它改变为图5的单次状态。

从总线主控器发出的传送命令是猝发传送，而且当将被存取的存储器禁止猝发时，它变为单次状态，并以较小单位执行猝发传送作为多个单次传送。

另一方面，当将被存取的存储器允许猝发时，如果该存储器的端口大小是32位，那么它变为图5的32位总线猝发状态。在此情况下，为请求的数据字数，执行猝发传送。

当将被存取的存储器允许猝发时，如果存储器的端口大小是16位，那么它变为图5的16位总线猝发状态。在此情况下，根据猝发拆分决定状态首先确定开始地址是否是双字界或一个字界。例如，对于字单位中的编址，如果开始地址的最低有效位是“0”，那么它是双字界。对于字节单位中的编址，如果开始地址的两个最低有效位是“00”，那么它是双字界。

在双字界地址的情况下，它变为图5的猝发4态(16位×4)，传送将被重复2n(n是等于1或以上的整数)次。

另一方面，在一个字界地址的情况下，为了执行一个字数据的传送，它变为图5的猝发2态(16位×2)，然后它变为猝发4，双字界中的传送被执行多次。为了执行剩下的一个字数据的片段处理，它变为猝发2态，以及传送中止该传送序列的一个字数据。

总之，4字传送中的传送拍(周期)如下。

如果是32位总线，4拍×1；

如果是16位总线和双字界地址，那么4拍×2；

如果是16位总线和字边界地址，那么2拍×1，4拍×1以及2拍×1。

作为公知技术，最近在半导体器件中开始采用各种类型的存储器。例如，集中于猝发存储器的内部编址功能，还有仅仅响应于两种状态之一的存储器，即，增量编址或返转编址状态。

增量编址意味着存储器内部地址计数器一直按升序操作。

返转编址意味着重复操作(返转)，其中，如果存储器内部地址计数器计数到设定的最大值，那么它再次返回地址0。

在系统中的猝发传送命令中，可以取决于该系统发出这些编址命令之一。

JP-A No.HEI5(1993)-101644公开了一种返转计数器电路(RAS^*和CAS^*都是低电平，输入低电平时钟CK)，使用多个位的任意值作为预设值，该返转计数器电路与内部存取周期同步执行返转计算，连续地更新该预设值并输出它，具有返转存取模式，该模式通过来自地址锁存器的地址位代替从返转计数器电路输出的地址位，并将其提供到列地址解码器，以及通过返转从任意位置选择具有连续的多个地址的存储单元。

JP-A No.2003-509803公开了，当设置返转位时，猝发阅读器锁存当前的数据页，调整示出后面的数据字的字指针，然后用非顺序的猝发读取序列对其进行锁存/调整。

发明内容

存储器接口12中形成的现有技术的状态机10不考虑存储器侧上的编址功能。例如，存储器侧也可以假定返转操作，而不考虑系统侧上的编址功能。换句话说，既不是仅仅对不能执行地址返转的存储器增量的固定长度猝发传送的情况，也不是考虑当可以仅仅执行地址返转的存储器的固定长度猝发传送时相反地产生问题的情况。因此，系统和存储器侧之间发生编址功能的不匹配。

这里，将描述在传送到现有技术的状态机过程中可能发生问题的原因(基于本发明人进行的研究)。

首先，考虑对于不能执行地址返转的存储器(仅仅增量)的32位4字固定长度猝发传送，当开始地址与双字界未对准时，如图7(A)所示，系统地址(数据处理器侧上预期的地址)按A2-＞A3-＞A0-＞A1改变(由于数据处理器侧上的编址功能返转)，但是存储器内部地址将按A2-＞A3-＞A4-＞A5增加(由于存储器侧上的编址功能为增量)，将读取两个字的无效数据(无效数据D4，D5)。

在8字固定长度猝发传送的情况下，如图7(B)所示，将读取6个字的无效数据(无效数据D8-D13)。

另一方面，在向不能执行地址增量的存储器(仅仅返转)进行32位4字固定长度猝发传送时，在开始地址未与双字界对准的情况下，如图8(A)所示，系统地址变为A2-＞A3-＞A4-＞A5(由于系统侧上的编址功能为递增)，但是存储器内部地址将类似A2-＞A3-＞A0-＞A1一样返转，以及将读取2个字的无效数据。

同样，在8字固定长度猝发传送的情况下，如图8(B)所示，将读取6个字的无效数据。

如果该系统预先意识到存在无效的读出数据，那么它可以利用软件从变为无效的地址处进行第二次存取，以此做出响应，但是第一无效数据的传送周期将被浪费。

在此情况下，如果不通过软件执行适合的管理，那么，在最坏情况中，可能发生系统中断。

在本发明中，状态机也执行与存储器的编址功能有关的有条件判定。

根据本发明的第一方面的方法是，一种用于通过存储器接口控制总线主控器和存储器之间的猝发存储器存取的猝发存取控制方法，以及该方法包括以下步骤：

当从总线主控器以第一编址模式在系统地址执行猝发存取时，当存储器内部地址的编址方案是不同于第一编址模式的第二编址模式时，

在系统地址和存储器内部地址之间由于编址方案的差异而具有不匹配时，在第一周期中拆分猝发传送，以便将系统地址与存储器内部地址对准，在对准系统地址和存储器内部地址之后，重新开始猝发传送并存取剩余的数据。

根据本发明的实施例，即使当猝发存储器在存储器侧和系统侧上具有不同的编址功能时，由于存储控制器将系统侧上发出的猝发存取命令拆分并将其提供到存储器，因此可以在没有冗余总线周期的条件下执行存取。结果，可以实现高效的猝发传送。

由于即使当系统侧和存储器侧上的编址功能不同时，也可以消除冗余总线周期，因此没有必要关注猝发存储器编址，该猝发存储器编址可以被用于包括CPU的半导体器件，可以以更宽的数据处理器的选择来使用存储器，以及可以进一步提高产品灵活性。

附图说明

结合附图从某些优选实施例的以下描述将使本发明的上述及其他目的、优点和特点更明白，其中：

图1示出了普通的计算机系统；

图2示出了现有技术例子的存储器接口电路；

图3示出了现有技术例子中的固定长度猝发存取的时序操作；

图4示出了现有技术例子中的可变猝发存取的时序操作；

图5描述现有技术例子的状态机；

图6描述本发明的状态机；

图7示出了根据现有技术例子的猝发传送读操作的例1(当从CPU到增量编址存储器执行返转编址存取时)；

图8示出了根据现有技术例子的猝发传送读操作的例2(当从CPU到返转编址存储器执行增量编址存取时)；

图9示出了根据本实施例的猝发传送读操作的例1(当从CPU到增量编址存储器执行返转编址存取时)；

图10示出了根据本实施例的猝发传送读操作的例2(当从CPU到返转编址存储器执行增量编址存取时)；以及

图11示出了本发明的状态机的一个实施例。

图12示出了图7(A)的详细时序图。

图13示出了图9(A)的详细时序图。

具体实施方式

现在将参考说明性实施例描述本发明。本领域的技术人员将认识到，使用本发明的教导可以完成许多替换性实施例，以及本发明不局限于用于说明性目的而说明的实施例。现在将参考附图进一步详细描述本发明。本发明的方法涉及通过存储器接口(图1中的12)的总线主控器(CPU 13或DMAC 14)和存储器21、22之间的猝发存储器存取控制。执行控制，以使得，当通过返转编址方案从总线主控器到存储器在系统地址处执行猝发存取时，其中该存储器通过增量地址方案产生的存储器内部地址，由于该编址方案的差异，在地址转变位置处存在存储器内部地址和系统地址之间的不匹配，在中止猝发存取之后，系统地址与存储器内部地址对准(例如，图9(A)，图9(B)的存储器内部地址A0)，从对准的地址重新开始猝发传送，然后存取该数据的剩余字。

根据本发明的方法涉及通过存储器接口(图1中的12)的总线主控器(CPU或DMAC)和存储器之间的猝发存储器存取控制。执行控制，以便当利用增量编址方案在系统地址处从总线主控器到存储器执行猝发存取时，其中所述存储器利用返转编址方案产生存储器内部地址，由于该编址方案的差异，在地址转变位置处存在存储器内部地址和系统地址之间的不匹配，在中止猝发存取之后，系统地址与存储器内部地址对准(例如，图10(A)的存储器内部地址A4，或图10(B)的存储器内部地址A8)，从对准的地址重新开始猝发传送，然后存取该数据的剩余字。

具体地，在由于存储器编址方案和总线主控器编址方案而导致的地址改变不匹配被探测的位置，存储器接口12拆分从总线主控器(CPU13或DMAC 14)接收的猝发存取命令，通过将来自总线主控器的猝发存取命令拆分为多个猝发存取命令，消除编址方案中的差异。

此后，将参考具体实施例详细描述上述内容。

图6描述本发明的一个实施例的状态机。尽管未具体限制，但是在图1所示的存储器接口12中已安装该状态机的情况下，描述本发明的状态机。

该例子的状态机与上述现有技术的状态机的不同之处在于，从系统内部寄存器获得存储器侧上的编址模式信息(增量或返转)。

首先，假定该状态机处于空闲状态，且其等候来自总线主控器的猝发存取命令。

如果当它处于空闲状态时，从总线主控器发出的猝发存取命令(猝发传送命令)是单个传送，那么它将变为图6的单个状态(单个16位/32位)。即使从总线主控器发出的传送命令是猝发传送且将被存取的存储器禁止猝发，它也变为单个状态并将该猝发传送拆分为多个单个传送。

当可以通过猝发存取存储器时，在猝发传送的情况下，从系统内部寄存器中的信息读取总线大小，以及从空闲状态变为32位总线猝发或16位总线猝发状态。

接下来，将描述从系统内部寄存器中的信息读取存储器侧上的编址方案(编址模式)的情况，如果其不同于系统侧上的编址模式，那么它变为猝发拆分决定状态。

这里，取决于开始地址对准位置、传送命令类型(返转猝发或增量猝发)以及存储器侧上的编址模式类型，决定传送拆分频率和速率，例如，在8个字的情况下，它是否被拆分为2-6(拆分为2，2字和6字)，或1-6-1(拆分为3，1字，6字和1字)。

考虑特定条件，假定根据将被使用的猝发存储器的规格执行适当的优化。例如，在32位总线的情况下，执行的拆分为n+m+k(其中，n，m，k是整数)。

同样，在16位总线的情况下，拆分为r+s+t…(其中，r，s，t是2的幂)，但是由于总线宽度是32位总线的1/2，因此传送频率只不过是32-位的两倍。

图9和图10分别示出了本实施例中的猝发传送读操作的例子1、2，且用于描述从总线主控器发出猝发读取传送命令到与增量编址适应的存储器和与返转编址适应的存储器时的操作。

图9示出了在返转地址，从总线主控器到增量编址存储器执行猝发读访问时的时序操作的例子。

如图9(A)所示，在地址A2-＞A3-＞A0-＞A1的情况下，在4字猝发传送中，利用现有技术状态机，如图7(A)所示发生不匹配，但是在本实施例中，在地址转变位置A3-＞A0处首先中止猝发读访问，从地址A0重新开始猝发传送，以及剩余的2字数据(A0和A1)被读取。

换句话说，存储器接口12包括将从总线主控器输出的、从A2开始的4字猝发传送命令拆分为从A2开始的2字猝发传送命令和从A0开始的2字猝发传送命令，并提供所述2字猝发传送命令到存储器的状态机10。

具体地，在地址转变位置A3-＞A0处，存储器接口(图1的12)从存储器接收ACK信号TA，并中止从A2开始的4字猝发存取。当存储器接口(图1的12)接收该确认时，它基于猝发读取的长度和已经读取的字长认识到应在地址A3处中断传送，以及从地址A0重新开始剩余的2字数据的猝发读访问(发出从A0开始的2字猝发传送命令)。此外，存储器侧上的存储器内部地址与系统地址A0对准。

在存储器侧上，在图9(A)中，在存储器内部地址A3、系统地址A0以及用于执行地址对准的地址A0之间的一个时钟周期中不执行读操作。

这意味着，考虑系统地址，在地址A3之后，在地址A0处，读操作显然被执行了2个周期，且在下一个周期中读出地址A0处的数据D0。为了在地址转变位置的周期处中止猝发存取，存储器接口从存储器接收的信号可以是表示传送完成的就绪信号等。

同样，在8字节猝发传送中，在地址A6-＞A7-＞A0-＞A1-＞A2-＞A3-＞A4-＞A5的情况下，利用现有技术状态传送，如图7(B)所示，在A7-＞A0处发生地址转变位置不匹配，但是在该实施例中，在读出2个字(A6，A7)之后，存储器发送ACK信号TA到存储器接口，猝发存取首先被中止(总线主控器可以将其看成是WAIT)，从地址A0重新开始猝发传送，以及读出剩余的6字数据。换句话说，存储器接口将从总线主控器输出的从A6开始的8字猝发传送命令拆分为从A6开始的2字猝发传送命令，和从A0开始的6字猝发传送命令，并输出它们。

因此，通过来自总线主控器的一个猝发传送命令可以读出由总线主控器请求的地址处的全部有效数据。图12示出了相对于图7(A)的时序图的详细时序图。图13示出了相对于图9(A)的时序图的详细时序图。参考该图13(A)，在该实施例中，相对于猝发传送请求，在外部地址总线上输出两个猝发开始地址。例如，在图13(A)中，在外部总线上输出猝发开始地址A2。接下来，在外部总线上输出猝发开始地址A0。

接下来，将描述当通过总线主控器在增量地址时对返转编址存储器进行猝发读访问时的操作。

参考图10(A)，在从A2开始的4字猝发传送中，在地址A2-＞A3-＞A4-＞A5的情况下，在现有技术中，在地址转变位置A3-＞A4发生地址不匹配。但是，在该实施例中，在读出2个字(A2，A3)之后，猝发存取一度被中止(总线主控器可以将其看成是WAIT)，从地址A4重新开始猝发传送，以及数据的剩余2个字被读出。在地址转变位置A3-＞A4处，存储器接口(图1的12)从存储器接收ACK信号TA，并中止第一猝发存取。当存储器接口(图1的12)从存储器接收该确认TA时，其基于猝发读长度和已经读出的字长，从地址A4重新开始剩余的2字数据的猝发读访问。具体地，从总线主控器输出的从A2开始的4字猝发传送命令被存储器接口拆分为从A2开始的2字猝发传送命令和从A4开始的2字猝发传送命令，并被输出到存储器。在存储器侧上，在图10(A)中，在存储器内部地址A3、A4之间的一个时钟周期中不执行读操作。这意味着，考虑系统地址，在地址A3之后的地址A4处，读操作显然被执行了2个周期，以及在下一个周期中从地址A4读出数据D4。

同样，参考图10(B)，在8字猝发传送中，在地址A6-＞A7-＞A8-＞A9-＞A10-＞A11-＞A12-＞A13的情况下，在地址转变位置A7-＞A8发生不匹配，但是在读出2个字(A6，A7)之后，猝发存取被首先中止，然后从地址A8重新开始猝发传送，以及剩余的6字数据被读出。具体地，具有从总线主控器输出的起始地址为A6的8字猝发传送命令被存储器接口拆分为具有起始地址A6的2字猝发传送命令和具有起始地址A8的6字猝发传送命令，并提供给存储器。因此，通过从总线主控器输出的一个猝发传送命令可以读出由总线主控器请求的地址处的全部有效数据。

根据应用本发明的系统的规格，以上传送操作中的传送控制信号被任意地设置。

在执行普通猝发存储器存取的数据系统中，即使当存储器侧不能功能地响应总线主控器的请求地址时，如果该存储器接口设有本发明的状态机，那么可以根据猝发开始地址值和存储器侧上的编址功能来拆分猝发存取周期，因此可以在没有冗余传送周期的情况下执行存取。

在本发明的状态机中，如果提供了将编址模式判定设为固定的内部寄存器，那么它也能够用作与现有技术相同的状态机。因此，它可以被连接作为系统，甚至连接到不需要编址模式判定的猝发存储器。

图11示出了本发明的状态机的一个实施例的视图。该状态机设有条件识别解码电路101、状态计数器102、周期计数器103、32位总线传送电路104、16位总线传送电路105以及传送控制信号输出电路106。这些部件主要工作如下。

如参考图2所述，条件识别解码电路101从系统内部寄存器(未示出)接收寄存器信息(存储器的编址模式)，从如CPU或DMAC的总线主控器接收传送请求内容，以及从存储器接收传送ACK(TA)，对其进行解码，产生传送信息解码信号，并将其提供给状态计数器102和周期计数器103。尽管未具体限制，但是在图6的空闲状态中，条件识别解码电路101产生传送信息解码信号，所产生的传送信息解码信号被输入到状态计数器102和周期计数器103。

在状态计数器102中，状态机中的改变状态信息(图6的状态转变图)被转换为计数器值并被输出。在周期计数器103中，对大量传送周期进行计数。

基于状态计数器102和周期计数器103的值，通过32位总线传送电路104或16位总线传送电路105决定控制信号的允许/禁止时序。基于来自32位总线传送电路104或16位总线传送电路105的控制信号的允许/禁止，传送控制信号输出电路106输出控制信号(传送开始、传送停止等)。

条件识别解码电路101从系统内部寄存器中的信息读取存储器侧上的编址模式，以及当其不同于系统侧上的编址模式时，它变为猝发拆分决定状态，并执行控制，以变为猝发拆分决定状态。状态计数器102、周期计数器103、32位总线传送电路104或16位总线传送电路105控制拆分频率和速率，诸如32位×k、32位×m、32位×n(图6(A))的拆分频率和速率以及诸如16位×r、16位×s、16位×t(图6(B))的拆分频率和速率。

在本发明中，可以消除猝发存储器存取过程中的冗余总线周期，可以拓宽由包括CPU的半导体器件使用的猝发存储器的选择范围，以及提高产品的灵活性。

在上述实施例中，读猝发操作被描述为例子，但是写猝发操作的情况也是一样的。在上述实施例中，在系统内部寄存器中预先写入与编址模式相关的信息，但是当存储器被连接时，用户可以基于系统内部寄存器中的存储器编址方案写入信息，或如果当存储器被连接时，在存储器中写入表示编址模式的数据，该数据可以被读取，以及基于该数据，在系统内部寄存器中有或者没有写入它的情况下确定编址方案。

本发明已经参考具体实施例进行了描述，但是应当理解本发明不允许被解释为被任何实施例限制，在附加权利要求范围和精神内各种改进和改正都是可能的。很显然本发明不局限于上述实施例，而是可以在不脱离本发明的范围和精神的条件下进行修改和改变。

Claims (17)

1.一种存储器接口，包括：

总线接口，其接收从总线主控器的猝发传送指令输出，用于利用存储器执行猝发传送，以及输出第一猝发传送指令到所述存储器；

状态机，当所述总线主控器和所述存储器的所述编址模式不同时，基于所述猝发传送指令以及所述总线主控器和所述存储器的编址模式，产生所述第一猝发传送指令。

2.根据权利要求1的存储器接口，其中基于来自所述总线主控器的所述猝发传送指令以及所述总线主控器和所述存储器的所述编址模式，所述状态机设置所述第一猝发传送指令的开始地址和多个次数。

3.根据权利要求1的存储器接口，其中所述第一猝发传送指令包括多个猝发传送指令，该多个猝发传送指令是所述状态机划分所述猝发传送指令而得到的。

4.根据权利要求3的存储器接口，其中所述状态机接收控制信号，该控制信号是当基于所述多个猝发传送指令中的一个的猝发传送被完成时由所述存储器输出的，以及响应于所述控制信号，所述总线接口输出猝发传送指令，用于执行所完成的猝发传送的下一个猝发传送，作为所述第一猝发传送指令。

5.根据权利要求3的存储器接口，其中所述状态机基于如下条件将所述猝发传送指令划分为所述多个猝发传送指令，作为所述第一猝发传送指令，所述条件是：所述总线主控器和所述存储器的所述编址模式的差异，以及所述猝发传送指令指示的猝发传送的多次中的至少任意一次，所述总线主控器和所述存储器的数据宽度的差异，以及所述猝发传送指令指示的猝发传送的开始地址是否是预定的字边界。

6.根据权利要求1的存储器接口，还包括：

表示所述存储器的所述编址模式的寄存器存储信息。

7.根据权利要求3的存储器接口，其中所述多个猝发传送指令的每一个所指示的每个开始地址是不同的。

8.一种数据处理器，包括：

总线主控器单元，耦合到内部总线并发出猝发传送请求，该猝发传送请求需要关于猝发开始地址的多个数据；以及

存储器接口单元，耦合在内部总线和外部总线之间，并响应于该猝发传送请求执行猝发传送操作；

用第一模式和第二模式执行猝发传送操作，在第一模式中，存储器接口单元将与猝发开始地址相关的第一猝发地址信息发到外部总线上，从而在内部和外部总线之间传送多个数据，以及在第二模式中，存储器接口单元将与猝发开始地址相关的第一猝发地址信息和第二猝发地址信息发到外部总线上，从而在内部和外部总线之间传送多个数据。

9.如权利要求8的数据处理器，其中在耦合到外部总线的存储器上执行猝发传送操作，以及当猝发传送请求所指定的编址模式不同于存储器所支持的编址模式时，执行根据第二模式的猝发传送操作。

10.如权利要求8的数据处理器，其中响应于第一猝发地址信息，在外部总线上出现多个数据的第一预定数目的数据，和响应于第二猝发地址信息，在外部总线上出现多个数据的第二预定数目的数据。

11.如权利要求10的数据处理器，其中第一和第二预定数目的每一个是多个。

12.如权利要求8的数据处理器，其中该存储器接口单元包括状态机单元，该状态机单元存储由耦合到外部总线的资源所支持的编址模式，选择第一和第二模式中的一个，响应于该编址模式和猝发传送请求，执行根据第一和第二模式中的所选模式的猝发传送操作。

13.如权利要求8的数据处理器，其中在第一模式中，响应于第一猝发地址信息，在内部和外部总线之间传送至少四个数据，以及在第二模式中，响应于第一猝发地址信息，在内部和外部总线之间传送四个数据中的至少其中一个，然后响应于第二地址信息，在内部和外部总线之间传送四个数据的剩余一个数据或多个数据。

14.一种执行猝发传送操作的方法，包括：

发出需要与各个猝发开始地址相关的多个数据的猝发传送请求；

响应于该猝发传送请求，选择第一和第二猝发传送模式中的一个；

当选择第一猝发传送模式时，通过发出与猝发开始地址相关的第一地址信息，在内部和外部总线之间传送多个数据；以及

当选择第二猝发传送模式时，通过发出第一地址信息和不同于该第一地址信息的第二地址信息，在内部和外部总线之间传送多个数据。

15.如权利要求14的方法，其中多个数据的数目等于响应于第一地址信息传送的数据的数目和响应于第二地址信息传送的数据的数目的总和。

16.如权利要求14的方法，还包括在第一地址信息的发出以及第二地址信息的发出之间产生控制信号。

17.如权利要求14的方法，还包括存储经历了猝发传送请求的资源的编址模式，响应于该编址模式和猝发传送请求，选择第一和第二模式中的一个。

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