JP2023516883A - スタンダードセルレイアウトテンプレート及び半導体構造 - Google Patents

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Abstract

【課題】スタンダードセルレイアウトテンプレート及び半導体構造を提供する。【解決手段】 スタンダードセルレイアウトテンプレートは、第１方向に配置された第１ウェル領域及び第２ウェル領域と、前記第１ウェル領域に位置し、かつ前記第１方向に延びており、第１ゲートを画定するための第１ゲートパターンと、前記第２ウェル領域に位置し、かつ前記第１方向に延びており、第２ゲートを画定するための第２ゲートパターンと、前記第１ゲートパターンと前記第２ゲートパターンとの間に位置し、前記第１ゲート及び前記第２ゲートと同層に設けられて前記第１ゲート及び／又は前記第２ゲートに電気的に接続されるゲート電気的接続構造を画定するためのゲート電気的接続パターンとを含む。【選択図】図３

Description

本開示は、スタンダードセルレイアウトテンプレート及び半導体構造に関するが、これらに限定されるものではない。
本開示は、出願番号が２０２１１０１６３７２０．Ｘ、出願日が２０２１年０２月０５日、出願の名称が「スタンダードセルレイアウトテンプレート及び半導体構造」である中国特許出願に基づいて提案されており、当該中国特許出願の優先権を主張しており、当該中国特許出願の全内容はここで参照として本開示に組み込まれている。
スタンダードセルライブラリは集積回路設計の基礎であり、スタンダードセルライブラリに基づく集積回路設計は論理合成とレイアウト配線を可能にし、回路の設計効率を向上させることができる。
スタンダードセルライブラリは予め設計されたいくつかのスタンダードセルレイアウトテンプレート（Ｓｔａｎｄａｒｄ Ｃｅｌｌ ｔｅｍｐｌａｔｅ）を含み、集積回路の設計者又は回路設計総合ツールは設計の要件に応じて、スタンダードセルライブラリ中のスタンダードセルレイアウトテンプレートを呼び出して集積回路のレイアウト設計を完了する。
以下は、本開示で詳細に説明する主題の概要である。本概要は特許請求の範囲の特許範囲を限定するものではない。
本開示はスタンダードセルレイアウトテンプレート及び半導体構造を提供する。
本開示の第１態様は、第１方向に配置された第１ウェル領域及び第２ウェル領域と、前記第１ウェル領域に位置し、かつ前記第１方向に延びており、第１ゲートを画定するための第１ゲートパターンと、前記第２ウェル領域に位置し、かつ前記第１方向に延びており、第２ゲートを画定するための第２ゲートパターンと、前記第１ゲートパターンと前記第２ゲートパターンとの間に位置し、前記第１ゲート及び前記第２ゲートと同層に設けられて前記第１ゲート及び／又は前記第２ゲートに電気的に接続されるゲート電気的接続構造を画定するためのゲート電気的接続パターンとを含む、スタンダードセルレイアウトテンプレートを提供する。
本開示の第２態様は、第１方向に配置された第１ウェル及び第２ウェルを内部に有する基板と、前記第１ウェルの前記基板上に位置し、かつ前記第１方向に延びている第１ゲートと、前記第２ウェルの前記基板上に位置し、かつ前記第１方向に延びている第２ゲートと、前記基板上に位置し、かつ前記第１ゲート及び前記第２ゲートと同層に設けられて前記第１ゲート及び／又は前記第２ゲートに電気的に接続されるゲート電気的接続構造とを含む、半導体構造を提供する。
本開示の実施例に係るスタンダードセルレイアウトテンプレート及び半導体構造では、スタンダードセルレイアウトテンプレートは、第１ウェル領域及び第２ウェル領域と、第１ウェル領域に位置し、かつ第１方向に延びている第１ゲートパターンと、第２ウェル領域に位置し、かつ第１方向に延びている第２ゲートパターンとを含み、第１ゲートパターンと第２ゲートパターンとの間に位置するゲート電気的接続パターンをさらに含み、該ゲート電気的接続パターンはゲート電気的接続構造を画定することに用いられ、かつ第１ゲート及び第２ゲートと同層に設けられる。このようにして、第１ゲート及び第２ゲートと同層にあるゲート電気的接続構造を介して第１ゲート及び／又は第２ゲートとの電気的接続が達成され、これにより、電気的接続経路の長さが少なくなり、電気的接続経路に対応する電気抵抗が減少し、さらに、上層と下層を電気的に接続するための接触孔構造を設ける必要がなく、高電気抵抗の接触孔構造による悪影響が解消され、電気的接続経路に対応する電気抵抗が減少する。このため、本開示の実施例に係るスタンダードセルレイアウトテンプレートを用いて作製された半導体構造は、動作速度が向上し、かつ半導体構造の電力消費が低下し、しかも、信号品質が向上し、例えばゲートの信号遅延、信号立ち上がり時間及び／又は信号立ち下がり時間が全て改善される。
また、本開示の実施例に係るスタンダードセルレイアウトテンプレートは、ＤＲＡＭチップなどの他のチップの回路レイアウトの設計テンプレートとして機能し、ゲートの電気的接続パターンの配置によって、回路レイアウトの配置がより規則的になり、かつさまざまなレイアウトが同じ原則に従い、回路レイアウトの設計を最適化させることによって、レイアウト設計が効率化し、チップ設計にかかる時間が短縮される。
図面及び詳細な説明を読んで理解すると、他の態様が明らかになる。
明細書に組み込まれて明細書の一部となる図面には本開示の実施例が示されており、説明とともに本開示の実施例の原理を解釈するものである。これらの図面において、類似の符号は類似の要素を表す。以下の説明における図面は本開示のいくつかの実施例に過ぎず、全ての実施例ではない。当業者にとっては、創造的な努力を必要とせずに、これらの図面に基づいて他の図面を取得することができる。
スタンダードセルレイアウトテンプレートの構造概略図である。 図１のスタンダードセルレイアウトテンプレートを用いて作製された半導体構造の部分構造の断面概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートの別の構造概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートのさらに別の構造概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートのさらなる構造概略図である。 本開示の別の実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。 本開示の別の実施例に係るスタンダードセルレイアウトテンプレートの別の構造概略図である。 本開示のさらに別の実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。 本開示のさらなる実施例に係る半導体構造の上面構造概略図である。 図９のＣＣ１線に沿った断面構造概略図である。 本開示のさらなる実施例に係る半導体構造の別の断面構造概略図である。 本開示のさらなる実施例に係る半導体構造のさらに別の断面構造概略図である。
以下、本開示の実施例の図面を参照しつつ、開示の実施例の技術的解決手段を明確かつ完全に説明するが、明らかに、説明される実施例は本開示の一部の実施例に過ぎず、全ての実施例ではない。当業者が本開示の実施例に基づいて創造的な努力を必要とせずに得る全ての他の実施例は、全て本開示の特許範囲に属する。なお、矛盾しない限り、本開示の実施例及び実施例の特徴は互いに任意に組み合わせられてもよい。
現在、スタンダードセルレイアウトテンプレートを用いて作製された半導体構造には、電力消費が高く、かつ信号品質が悪影響を受けるという問題が存在する。
図１はスタンダードセルレイアウトテンプレートの構造概略図であり、図２は図１のスタンダードセルレイアウトテンプレートを用いて作製された半導体構造の局部断面構造の概略図である。
図１及び図２を参照すると、スタンダードセルレイアウトテンプレートは、隣接して設けられたＮ型ウェル領域１１及びＰ型ウェル領域１２と、Ｎ型ウェル領域１１内に位置し、第１ゲート２３を画定するための少なくとも１本の第１ゲートパターン１３と、Ｐ型ウェル領域１２内に位置し、第２ゲート２４を画定するための少なくとも１本の第２ゲートパターン１４と、第１ゲートパターン１３上に位置し、第１ゲート２３に電気的に接続される第１接触孔構造２５を画定するための第１接触孔パターン１５と、第２ゲートパターン１４上に位置し、第２ゲート２４に電気的に接続される第２接触孔構造２６を画定するための第２接触孔パターン１６と、Ｎ型ウェル領域１１及びＰ型ウェル領域１２にまたがっており、かつ第１接触孔パターン１５と第２接触孔パターン１６を接続して、第１接触孔構造２５及び第２接触孔構造２６に電気的に接続される金属層である電気的接続層２７を画定することに用いられ、第１ゲート２３と第２ゲート２４とを電気的に接続する電気的接続パターン１７とを含む。
図２に示すように、第１ゲート２３と第２ゲート２４との間の電気的接続経路は、第１接触孔構造２５、電気的接続層２７及び第２接触孔構造２６であり、該電気的接続経路は長くて、電気抵抗が大きい一方、電気的接続層２７、第１接触孔構造２５及び第２接触孔構造２６自体には大きなシート抵抗（ｓｈｅｅｔ ｒｅｓｉｓｔａｎｃｅ）が存在する。この２つの問題により、半導体構造のＲＣ遅延効果が高まり、半導体構造の電力消費が増加し、かつ動作速度が遅くなり、第１ゲート２３及び／又は第２ゲート２４での信号品質に影響を与え、信号品質には信号遅延、信号の立ち上がり時間又は信号の立ち下がり時間などが含まれる。メモリに該半導体構造が利用される場合、メモリは電力消費が高く、かつ記憶速度が遅いという問題に直面している。
また、上記のスタンダードセルレイアウトテンプレートを用いて回路レイアウト配置を行う場合、回路レイアウトの規則性には向上の余地があり、レイアウト設計の効率が低い。
本開示の実施例は、ゲート電気的接続構造を画定するためのゲート電気的接続パターンが配置されており、かつゲート電気的接続構造が第１ゲート及び／又は第２ゲートと同層に設けられるスタンダードセルレイアウトテンプレートを提供する。該スタンダードセルレイアウトテンプレートを用いて実際のレイアウト配置を行う場合、上層と下層とを電気的接続するための接触孔構造を設ける必要がなく、レイアウトに対応する半導体構造の電気抵抗が低下する。また、スタンダードセルレイアウトテンプレートにおいてゲート電気的接続パターンを画定し、該スタンダードセルレイアウトテンプレートを利用してレイアウト設計を行う場合、レイアウトにおけるゲート電気的接続パターンの配列がより規則的になり、これは、レイアウト設計の難度や時間の減少に有利であり、レイアウトの面積を小さくし、かつレイアウトに対応する半導体構造を製造するときのプロセス偏差を減少させる。
図３は本開示の一実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。
図３を参照して、本実施例では、スタンダードセルレイアウトテンプレートは、第１方向Ｙに配列された第１ウェル領域Ｉ及び第２ウェル領域ＩＩと、第１ウェル領域Ｉに位置し、かつ第１方向Ｙに延びており、第１ゲートを画定するための第１ゲートパターン１０１と、第２ウェル領域ＩＩに位置し、かつ第１方向Ｙに延びており、第２ゲートを画定するための第２ゲートパターン１０２と、第１ゲートパターン１０１と第２ゲートパターン１０２との間に位置し、第１ゲート及び第２ゲートと同層に設けられて第１ゲート及び／又は第２ゲートに電気的に接続されるゲート電気的接続構造を画定するためのゲート電気的接続パターン１０３とを含む。
本実施例に係るスタンダードセルレイアウトテンプレートはレイアウトを作製する基礎であり、実際にレイアウトを作製するときに、実際のレイアウト構造は、具体的な回路構造に基づいて、このスタンダードセルレイアウトテンプレートを基に設計される。
設計されたレイアウトに対応する回路構造では第１ゲート及び／又は第２ゲートの電気的接続が必要である場合、ゲート電気的接続構造が第１ゲート及び第２ゲートと同層に設けられるため、上層と下層とを電気的に接続する接触孔構造を設ける必要がなく、それによりゲート電気的接続構造と第１ゲート及び／又は第２ゲートとの間の電気的接続経路の短縮に有利であり、かつ接触孔構造のシート抵抗が大きいことによる電気抵抗が大きすぎるという問題を回避する。したがって、本実施例に係るスタンダードセルレイアウトテンプレートを用いることによって、回路構造の電力消費を減少させ、ＲＣ遅延効果を改善し、例えば第１ゲート及び／又は第２ゲートでの信号品質を改善することができる。
以下、図３を参照しつつ本実施例に係るスタンダードセルレイアウトテンプレートについて詳しく説明する。
本実施例に係るスタンダードセルレイアウトテンプレートはメモリに適用されてもよく、このメモリは、ＤＲＡＭ、スタティックランダムアクセスメモリ（ＳＲＡＭ：Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体ランダムメモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、相変化メモリ（ＰＣＲＡＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）、高帯域幅メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュメモリやＮＯＲフラッシュメモリなどのメモリであってもよい。ＤＲＡＭメモリはダブルデータレート（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリ、低電力ダブルデータレート（ＬＰＤＤＲ：Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリやＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）メモリであってもよい。
スタンダードセルレイアウトテンプレートは２つのＭＯＳトランジスタを画定するとともに、第１ウェル領域Ｉはこのうちの一方のＭＯＳトランジスタのウェル（Ｗｅｌｌ）を画定し、第２ウェル領域ＩＩは他方のＭＯＳトランジスタのウェルを画定することに用いられる。本実施例では、第１ウェル領域ＩがＮ型ウェルを画定し、第２ウェル領域ＩＩがＰ型ウェルを画定することを例とし、即ち、２つのＭＯＳトランジスタのタイプが異なる。別の実施例では、２つのＭＯＳトランジスタのタイプは同じであってもよく、例えば、両方はＮＭＯＳトランジスタ又はＰＭＯＳトランジスタである。
本実施例では、第１ウェル領域Ｉと第２ウェル領域ＩＩは隣接しており、つまり、第１ウェル領域Ｉの１つの境界と第２ウェル領域ＩＩの１つの境界が重なる。理解できるように、他の実施例では、スタンダードセルレイアウトテンプレートは絶縁分離構造の配置であってもよく、この場合、第１ウェル領域と第２ウェル領域は間隔を空けており、かつ第１ウェル領域と第２ウェル領域との間の領域は絶縁分離領域となり、絶縁分離構造を画定することに用いられる。
第１ウェル領域ＩはＮ型ウェルを画定するとともに、第２ウェル領域ＩＩはＰ型ウェルを画定し、この場合、第１ウェル領域Ｉが有する第１高さは第２ウェル領域ＩＩが有する第２高さよりも大きい。理解できるように、第１高さ及び第２高さは第１方向Ｙにおける幅を指す。
第１ゲートパターン１０１は長尺状であり、かつ第１ウェル領域Ｉの一部内に位置し、第２ゲートパターン１０２は長尺状であり、かつ第２ウェル領域ＩＩの一部内に位置する。
第１ウェル領域Ｉは、第１ゲートパターン１０１がまたがっている第１ＭＯＳ領域ｉを含み、言い換えれば、第１方向Ｙにおいて、第１ゲートパターン１０１が所在する領域は第１ＭＯＳ領域ｉとして定義され、該第１ＭＯＳ領域ｉは第１アクティブ領域とも呼ばれ、かつ、第１方向Ｙにおいて、第１ＭＯＳ領域ｉの幅と第１ゲートパターン１０１の幅は同じである。
第２ウェル領域ＩＩは、第２ゲートパターン１０２がまたがっている第２ＭＯＳ領域ｉｉを含み、言い換えれば、第１方向Ｙにおいて、第２ゲートパターン１０２が所在する領域は第２ＭＯＳ領域ｉｉとして定義され、該第２ＭＯＳ領域ｉｉは第２アクティブ領域とも呼ばれ、かつ、第１方向において、第２ＭＯＳ領域ｉｉの幅と第２ゲートパターン１０２の幅は同じである。
スタンダードセルレイアウトテンプレートは、第１ＭＯＳ領域ｉと第２ＭＯＳ領域ｉｉとの間に位置する中間領域ｉｉｉをさらに含む。該スタンダードセルレイアウトテンプレートを用いて作製されたレイアウトの位置偏差を低減させ、同じスタンダードセルレイアウトテンプレートを用いた異なる回路レイアウトの第１ウェル領域Ｉの位置や高さの一致性を向上させるために、本実施例では、第１ウェル領域Ｉは第２ウェル領域ＩＩに面している第１境界Ｂ１を有し、かつ第１境界Ｂ１は中間領域ｉｉｉの真ん中に位置し、即ち、第１方向Ｙにおいて、第１境界Ｂ１から隣の第１ＭＯＳ領域ｉの境界までの距離は第１距離、第１境界Ｂ１から隣の第２ＭＯＳ領域ｉｉの境界までの距離は第２距離とし、該第２距離と第１距離は等しい。理解できるように、他の実施例では、レイアウト設計ルール（ＬＤＲ：Ｌａｙｏｕｔ Ｄｅｓｉｇｎ Ｒｕｌｅ）及び設計ルールチェック（ＤＲＣ：Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）が満たされた場合、第１境界はそれ以外の位置関係にあってもよい。
本実施例では、スタンダードセルレイアウトテンプレートは、第１ウェル領域Ｉに位置し、かつ第１ゲートパターン１０１の端部につながり、第１ゲート延在構造を画定するための第１ゲート延在パターン１１１をさらに含んでもよい。第１ゲート延在パターン１１１は第１ＭＯＳ領域ｉ外に位置し、かつ長尺状であり、その延在方向が第１方向Ｙと異なり、第１ゲート延在パターン１１１の延在方向は第２方向Ｘであってもよく、第２方向Ｘは第１方向Ｙに垂直であってもよい。
第１ゲート延在パターン１１１が設けられることによって、第１ゲートとゲート電気的接続構造は第１ゲート延在構造を介して電気的に接続され、このため、第１ゲートとゲート電気的接続構造との間の電気的接続ウィンドウズが広くなり、対応する作製プロセスの難度が低減し、例えば位置合わせ精度が低減する。第２方向Ｘにおいて、第１ゲート延在パターン１１１の幅は第１ゲートパターン１０１の幅よりも大きく、第１ゲートパターン１０１とゲート電気的接続パターン１０３との間に第１補助パターンが直接配置される形態に比べて、第１ゲート延在パターン１１１とゲート電気的接続パターン１０３との間に第１補助パターンが配置された場合は配置空間が明らかに増大し、第２方向Ｘにおいて、該配置空間の幅は第１ゲートパターン１０１の幅から第１ゲート延在パターン１１１の幅まで増大する。
同様に、スタンダードセルレイアウトテンプレートは、第２ウェル領域ＩＩに位置し、かつ第２ゲートパターン１０２の端部につながり、第２ゲート延在構造を画定するための第２ゲート延在パターン１１２をさらに含んでもよい。第２方向Ｘにおいて、第２ゲート延在パターン１１２の幅は第２ゲートパターン１０２の幅よりも大きい。第２ゲート延在パターン１１２の効果に関しては、第１ゲート延在パターン１１１の対応する説明を参照すればよく、ここでは詳しく説明しない。
なお、他の実施例では、スタンダードセルレイアウトテンプレートには、第１ゲート延在パターン及び第２ゲート延在パターンは設けられなくてもよい。
ゲート電気的接続パターン１０３によって画定されたゲート電気的接続構造が第１ゲート及び第２ゲートと同層に設けられるので、ゲート電気的接続構造が第１ゲート及び／又は第２ゲート構造に電気的に接続される場合、高電気抵抗の接触孔構造を設ける必要がなく、このようにして、電気的接続経路が短縮されるとともに、接触孔構造による電気抵抗が大きくなるという問題が回避され、それにより該スタンダードセルレイアウトテンプレートに対応する回路構造の電力消費及びＲＣ効果の低減に有利である。該回路構造がメモリに適用されると、メモリの電力消費を低下させ、記憶速度を速めることができる。
また、ゲート電気的接続構造の材料は第１ゲートの材料及び第２ゲートの材料と同じであってもよい。このようにして、作製プロセスにおいては、ゲート電気的接続構造の製造は第１ゲート及び第２ゲートの製造プロセスによって行われてもよく、これにより、プロセスのステップが少なくなり、生産コストが低下し、また、第１ゲート及び第２ゲートの材料がポリシリコンである場合、ゲート電気的接続構造の材料はポリシリコンであり、一般には、銅などの金属に比べて、ポリシリコンの電気抵抗率が金属の電気抵抗率よりも小さく、このため、ポリシリコンを材料とするゲート電気的接続構造は電気抵抗の低減に有利である。
本実施例では、ゲート電気的接続パターン１０３は、間隔を空けている少なくとも２本の電気的接続パターンを含み、かつ電気的接続パターンはそれぞれ第１方向Ｙと異なる第２方向Ｘに延びており、電気的接続パターンのそれぞれは１つの電気的接続構造を画定することに用いられる。ここで、第２方向Ｘは第１方向Ｙと垂直であってもよい。理解できるように、他の実施例では、ＬＤＲ及びＤＲＣが満たされた限り、第２方向と第１方向のなす角度は他の適切な範囲であってもよい。
これに対応して、ゲート電気的接続構造は、間隔を空けている少なくとも２つの電気的接続構造を含み、このようにして、スタンダードセルレイアウトテンプレートが適用され得る具体的な回路の数が増加し、スタンダードセルレイアウトテンプレートが適用され得るシーンが多くなる。
間隔を空けている少なくとも２本の電気的接続パターンは、第１ウェル領域Ｉに位置し、第１ゲートに電気的に接続されるように、第１電気的接続構造を画定するための第１電気的接続パターン１１３と、第２ウェル領域ＩＩに位置し、第２ゲートに電気的に接続されるように、第２電気的接続構造を画定するための第２電気的接続パターン１２３とを含む。第１電気的接続パターン１１３は第１ウェル領域Ｉに位置することにより、第１電気的接続構造と第１ゲートとの間の距離が小さなくなることに有利であり、それにより第１電気的接続構造と第１ゲートとの間の電気的接続経路が短くなり、さらに電気的接続経路での電気抵抗が低下する。同様に、第２電気的接続パターン１２３は第２ウェル領域ＩＩに位置することにより、第２電気的接続構造と第２ゲートとの間の電気的接続経路での電気抵抗が低下することに有利である。
本実施例では、ゲート電気的接続パターン１０３は中間領域ｉｉｉに位置する。このようにして、ゲート電気的接続パターン１０３が第１ＭＯＳ領域ｉ及び第２ＭＯＳ領域ｉｉの配置に影響を与えることを回避し、対応する半導体構造が大きな第１アクティブ領域幅及び第２アクティブ領域幅を有することを確保する。他の実施例では、第１ウェル領域と第２ウェル領域との間に絶縁分離領域が配置されていれば、ゲート電気的接続パターンは絶縁分離領域に配置されてもよい。
なお、他の実施例では、スタンダードセルレイアウトテンプレートが適用される回路構造の複雑さによって、ゲート電気的接続パターンは３本以上の電気的接続パターンを含んでもよい。
図４は本実施例に係るスタンダードセルレイアウトテンプレートの別の構造概略図であり、なお、他の実施例では、図４に示すように、ゲート電気的接続パターン１０３はさらに１本の電気的接続パターンを含んでもよく、かつ電気的接続パターンは第１方向Ｙと異なる第２方向Ｘに延びている。電気的接続パターンの一部は第１ウェル領域Ｉに位置し、残りの部分は第２ウェル領域ＩＩに位置し、例えば、電気的接続パターンの半分は第１ウェル領域Ｉの一部の空間を占め、残りの半分は第２ウェル領域ＩＩの一部の空間を占める。
スタンダードセルレイアウトテンプレートの適用シーンを増加させ、スタンダードセルレイアウトテンプレートが第１ゲートと第２ゲートとの間の電気的接続にも、ゲート電気的接続構造と第１ゲート構造又は第２ゲート構造のうちの一方との電気的接続にも適用できるようにするために、該スタンダードセルレイアウトテンプレートにおいては補助用パターンが設計されず、具体的なレイアウトを設計する際に補助的な配置を行うようにしてもよい。以下、設計される具体的なレイアウトを参照してスタンダードセルレイアウトテンプレートを説明する。
一例では、該スタンダードセルレイアウトテンプレートを用いてレイアウトを設計する際に、レイアウトに対応する具体的な回路構造として第１ゲートと第２ゲートが電気的に接続される場合、該スタンダードセルレイアウトを基に、補助パターンが追加的に設計されて補助電気的接続構造を画定し、このようにして、ゲート電気的接続構造は補助電気的接続構造を介して第１ゲート及び第２ゲートに電気的に接続される。別の例では、レイアウトに対応する具体的な回路構造としてゲート電気的接続パターンが第１ゲートに電気的に接続される場合、該スタンダードセルレイアウトを基に、設計補助パターンが追加的に設計されて補助電気的接続構造を画定し、このようにして、ゲート電気的接続構造は補助電気的接続構造を介して第１ゲートに電気的に接続される。
理解できるように、スタンダードセルレイアウトテンプレートに対応する具体的な回路構造によって、スタンダードセルレイアウトテンプレートにおいて補助パターンを予め配置しておいてもよい。図５は本実施例に係るスタンダードセルレイアウトテンプレートのさらに別の構造概略図であり、図５を参照して、スタンダードセルレイアウトテンプレートのゲート電気的接続パターン１０３は、第１ゲートパターン１０１と第１ゲートパターン１０１に面している電気的接続パターンとを接続して、第１ゲートと第１ゲートに面している電気的接続構造とを電気的に接続するように、第１補助電気的接続構造を画定するための第１補助パターン１０４と、第２ゲートパターン１０２と第２ゲートパターン１０２に面している電気的接続パターンとを接続して、第２ゲートと第２ゲートに面している電気的接続構造とを電気的に接続するように、第２補助電気的接続構造を画定するための第２補助パターン１０５とをさらに含んでもよい。
ここで、第１補助電気的接続構造は第１ゲート及び／又は第２ゲートと同層に設けられ、かつ第１補助電気的接続構造は第１ゲート及び／又は第２ゲートと同じ材料であってもよく、第２補助電気的接続構造は第１ゲート及び／又は第２ゲートと同層に設けられ、かつ第２補助電気的接続構造は第１ゲート及び／又は第２ゲートと同じ材料であってもよい。
第１補助パターン１０４が配置されることによって、スタンダードセルレイアウトテンプレートに対応する具体的な回路構造では、第１ゲートとゲート電気的接続構造は電気的に接続され、第２補助パターン１０５が配置されることによって、スタンダードセルレイアウトテンプレートに対応する具体的な回路構造では、第２ゲートとゲート電気的接続構造は電気的に接続される。このように、該スタンダードセルレイアウトテンプレートを用いてレイアウトを設計する際には、レイアウトエンジニア又はレイアウト自動配置ツールは第１補助パターン及び第２補助パターンを追加的に配置しなくてもよい。
図６は本実施例に係るスタンダードセルレイアウトテンプレートのさらなる構造概略図であり、図６を参照して、ゲート電気的接続パターン１０３は、隣接する電気的接続パターンの間に位置し、隣接する電気的接続構造を電気的に接続するように、第３補助電気的接続構造を画定するための第３補助パターン１０６をさらに含んでもよい。これにより、該スタンダードセルレイアウトテンプレートに対応する具体的な回路では、隣接する電気的接続構造同士は電気的に接続される。第３補助電気的接続構造は第１ゲート及び／又は第２ゲートと同層に設けられてもよく、材料も同じであってもよい。
また、別のいくつかの実施例では、ゲート電気的接続パターンは第１補助パターンと第２補助パターンの両方を含んでもよいし、第３補助パターンをさらに含んでもよい。
本実施例では、図３に示すように、ゲート電気的接続パターン１０３は、第１ゲートパターン１０１の第２ゲートパターン１０２から離れた側、及び、第２ゲートパターン１０２の第１ゲートパターン１０１から離れた側に位置してもよい。つまり、ゲート電気的接続パターン１０３はスタンダードセルレイアウトテンプレートの頂部及び底部に配置され、このように、スタンダードセルレイアウトテンプレートが適用され得るシーンが増加し、該スタンダードセルレイアウトを用いてより複雑なレイアウト設計を行うことが容易になる。
スタンダードセルレイアウトテンプレートは、第１ウェル領域Ｉに位置し、第１ウェルプラグ（ｐｌｕｇ）を画定するための第１ウェル接続パターン１３１と、第２ウェル領域ＩＩに位置し、第２ウェルプラグを画定するための第２ウェル接続パターン１３２とをさらに含んでもよい。ここで、第１ウェル接続パターン１３１は第１ウェル領域Ｉの第２ウェル領域ＩＩから離れた縁部に位置し、第２ウェル接続パターン１３２は第２ウェル領域ＩＩの第１ウェル領域Ｉから離れた縁部に位置する。
本実施例では、第１方向Ｙにおいて、スタンダードセルレイアウトテンプレートは第２ウェル領域ＩＩから離れた第２境界Ｂ２を有する。該スタンダードセルレイアウトテンプレートを用いてレイアウトを設計する際には、２つの回路レイアウトは第２境界Ｂ２の軸に対して対称であってもよい。２つの回路レイアウトは第２境界Ｂ２を共用し、一方の回路レイアウトの第１ウェル領域Ｉの第２境界Ｂ２に面している境界は第３境界、他方の回路レイアウトの第１ウェル領域Ｉの第２境界Ｂ２に面している境界は第４境界として定義され、かつ、第２境界Ｂ２は第３境界と第４境界との間の真ん中に位置する。
スタンダードセルレイアウトテンプレートはレイアウト設計ルール（ＬＤＲ：Ｌａｙｏｕｔ Ｄｅｓｉｇｎ Ｒｕｌｅ）に基づいて設計されてもよい。例えば、各スタンダードセルレイアウトテンプレートの高さが同じであり、スタンダードセルレイアウトテンプレートは全ての設計ルール及び配線ガイドラインを含み、異なるスタンダードセルレイアウトテンプレートを一体にする場合にＤＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）及びレイアウトと原理図の適合性検証（ＬＶＳ：Ｌａｙｏｕｔ Ｖｅｒｓｕｓ Ｓｃｈｅｍａｔｉｃｓ）に合格するために、スタンダードセルレイアウトテンプレートの境界が考慮されなければならず、ブロックレベル配線（ｂｌｏｃｋ ｌｅｖｅｌ ｒｏｕｔｉｎｇ）を容易にするために、スタンダードセルレイアウトテンプレートの入力／出力位置を考慮にいれるべきである。
また、スタンダードセルレイアウトテンプレートは、Ｐ／Ｎ比及びスタンダードセル遅延パラメータ（ｔＰＤ）を検討することにより、設計されてもよい。
本実施例はスタンダードセルレイアウトテンプレートを提供し、レイアウトエンジニアは該スタンダードセルレイアウトテンプレートを用いてレイアウトを設計することができる。スタンダードセルレイアウトテンプレートにゲート電気的接続パターンが配置され、該ゲート電気的接続パターンは第１ゲート及び／又は第２ゲートと同層に設けられたゲート電気的接続構造を画定することに用いられ、該ゲート電気的接続構造を介して第１ゲート及び／又は第２ゲートと電気的接続することができ、そのため、上層と下層を電気的に接続する接触孔構造を設ける必要がなく、対応する半導体構造の電気的接続経路の電気抵抗が減少し、半導体構造に対応する回路構造の電力消費が減少し、ＲＣ遅延効果が改善される。
また、本実施例に係るスタンダードセルレイアウトテンプレートでは、第１ゲート及び／又は第２ゲートに電気的に接続されるパターン層（即ちＭ０）を画定するために空間を残す必要がなく、そのため、該スタンダードセルレイアウトテンプレートを用いて設計される回路レイアウトの面積、例えば回路レイアウトにおける論理領域の面積が減少し、また、レイアウトエンジニアは該スタンダードセルレイアウトテンプレートを用いてレイアウトを設計する際には、第１ゲート及び／又は第２ゲートに電気的に接続されるパターン層を画定する面積を小さく設計することができ、それによりレイアウトに対応する回路構造の負荷を低下することに有利である。また、該スタンダードセルレイアウトテンプレートはＤＲＡＭチップなどの他のチップのレイアウト設計テンプレートとしても機能し、このようにして、対応する回路レイアウトの配置がより規則的になり、さまざまな回路レイアウトが同じルールに従い、レイアウトの設計を最適化させることによって、レイアウト設計が効率化し、チップ設計にかかる時間が短縮される。
本開示の他の実施例はまたスタンダードセルレイアウトテンプレートを提供し、該スタンダードセルレイアウトテンプレートは、電源パターンがさらに配置されている以外、上述した実施例とほぼ同様である。以下、図面を参照しつつ本開示の他の実施例に係るスタンダードセルレイアウトテンプレートについて詳細に説明し、なお、上述した実施例と同じ又は対応する部分に関しては、上述した実施例の説明を参照すればよく、ここでは詳しく説明しない。
図７は本開示の別の実施例に係るスタンダードセルレイアウトテンプレートの構造概略図であり、図８は本開示の別の実施例に係るスタンダードセルレイアウトテンプレートの別の構造概略図である。
図７に対応するスタンダードセルレイアウトテンプレートは高速メモリに適用されてもよく、図８に対応するスタンダードセルレイアウトテンプレートは低電力消費メモリに適用されてもよい。
図７及び図８を参照して、本実施例では、スタンダードセルレイアウトテンプレートは、第１電源に接続される第１電源配線を画定するための第１電源パターン２０１と、第２電源に接続される第２電源配線を画定するための第２電源パターン２０２とをさらに含んでもよく、かつ第１電源の電圧が第２電源の電圧よりも大きく、第１方向Ｙにおいて、第１電源パターン２０１の幅が第２電源パターン２０２の幅よりも大きい。
第１ウェル領域ＩはＰＭＯＳトランジスタのウェルを画定し、第２ウェル領域ＩＩはＮＭＯＳトランジスタのウェルを画定する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの幅の寸法が一般的に２：１であるため、ＰＭＯＳトランジスタに給電する第１電源配線はＮＭＯＳトランジスタに給電する第２電源配線よりも広い。
一例では、図８に示すように、スタンダードセルレイアウトテンプレートは、第３電源に接続される第３電源配線を画定するための第３電源パターン２０３と、第４電源に接続される第４電源配線を画定するための第４電源パターン２０４とを含んでもよい。かつ第３電源の電圧が第４電源的電圧よりも大きく、第１方向Ｙにおいて、第３電源パターン２０３の幅が第４電源パターン２０４の幅よりも大きい。
スタンダードセルレイアウトテンプレートは、信号ラインを画定するための信号ラインパターン２０５をさらに含んでもよく、信号ラインパターン２０５の数が少なくとも２つであり、１つの信号ラインパターン２０５は第１ウェル領域Ｉに対応し、別の信号ラインパターン２０５は第２ウェル領域ＩＩに対応する。信号ラインパターン２０５のそれぞれに対応する領域内には複数の信号ラインが配置されてもよい。
スタンダードセルレイアウトテンプレートを用いてレイアウトを設計する際には、対応する回路構造には少なくとも２種類の高レベル電源が必要である場合、信号ラインパターン２０５によって画定された領域内の少なくとも２本の隣接する信号ラインを併せて、２種目の高レベル電源に接続される電源配線としてもよい。このように、異なる電源帯域で作動する回路レイアウトは同列に配列されてもよく、即ち、隣接して配列されてもよく、１種目の高レベル電源の電源配線が第１電源パターン２０１によって画定され、２種目の高レベル電源の電源配線が、信号ラインパターン２０５によって画定された領域内の少なくとも２本の隣接する信号ラインを併せたものであるので、この２種類の電源の電源配線が同じトラック（即ちｔｒａｃｋ）上になく、このため、短絡の問題が生じることはなく、スタンダードセルレイアウトテンプレートの適用シーンが多くなる。
また、スタンダードセルレイアウトテンプレート内には金属スイッチパターンが設計、配置されてもよく、この金属スイッチパターンによって該スタンダードセルレイアウトテンプレートは以下の２種類の適用シーンに適用できる。
１、該金属スイッチパターンは電源配線に接続され、金属スイッチパターンによって画定された構造に接続される他の回路構造は電源に接続され、これにより、第１回路の機能が発揮される。
２、該金属スイッチパターンは信号配線に接続され、金属スイッチパターンによって画定された構造に接続される他の回路構造は信号配線に接続され、これにより、第２回路の機能が発揮される。
スタンダードセルレイアウトテンプレートは、電源に接続される電源配線を画定するための電源パターンと、信号配線を画定するための信号パターン２０７と、電源配線との電気的接続又は切断用の第１ゲーティングスイッチを画定するための第１ゲーティングパターン２０８と、信号配線との電気的接続又は切断用の第２ゲーティングスイッチを画定するための第２ゲーティングパターン２０９とを含み、信号パターン２０７、第１ゲーティングパターン２０８及び第２ゲーティングパターン２０９は電源パターンの同じ側に位置する。
電源パターンは第１電源パターン２０１又は第２電源パターン２０２のうちの少なくとも一方を含んでもよい。第１ゲーティングパターン２０８及び第２ゲーティングパターン２０９は金属スイッチパターンを構成し、第１ゲーティングパターン２０８及び第２ゲーティングパターン２０９のうちの一方は実際の配線に関与し、例えば、第１ゲーティングパターン２０８は配線に関与するとともに、第２ゲーティングパターン２０９は配線に関与せず、この場合、第１ゲーティングスイッチは電源配線に接続されるとともに、第２ゲーティングスイッチは切断され、第１ゲーティングパターン２０８は配線に関与しないとともに、第２ゲーティングパターン２０９は配線に関与し、この場合、第１ゲーティングスイッチは切断されるとともに、第２ゲーティングスイッチは信号配線に接続される。
本実施例では、信号パターン２０７は、第３方向に配列された２つのサブ信号パターン２１７を含み、２つのサブ信号パターン２１７は間隔を空けており、第１ゲーティングパターン２０８は一方のサブ信号パターン２１７に繋がり、かつ第１ゲーティングパターン２０８はサブ信号パターン２１７と電源パターンとの間に位置し、第２ゲーティングパターン２０９は２つのサブ信号パターン２１７の間に位置し、かつ第３方向に平行な方向において、第２ゲーティングパターン２０９の長さが間隔の長さ以上である。ここで、第３方向は第２方向Ｘと同じであってもよい。
理解できるように、他の実施例では、信号パターンは１つだけのサブゲーティングパターンを含んでもよい。
本実施例に係るスタンダードセルレイアウトテンプレートでは、電源パターン、信号パターン、第１ゲーティングパターン及び第２ゲーティングパターンが合理的に配置されることにより、スタンダードセルレイアウトテンプレートが適用され得るシーンが多くなる。チップの実際の設計においては、スタンダードセルレイアウトテンプレートに応じて実際のレイアウトが冗長的に調整されてもよく、例えば第１ゲーティングパターン又は第２ゲーティングパターンによってレイアウトに対応する回路構造が変更されてもよく、それにより回路構造に対応する遅延パラメータが調整される。
本開示のさらなる実施例はまた、スタンダードセルレイアウトテンプレートを提供し、これは、上述した実施例に係るスタンダードセルレイアウトテンプレートはカスタム配線（ｃｕｓｔｏｍ ｌａｙｏｕｔ、即ちカスタム配置）に利用できるのに対し、本実施例に係るスタンダードセルレイアウトテンプレートは自動配線に利用でき、即ち、スタンダードセルレイアウトテンプレートを用いてレイアウト配置を行うときにチップ全体の自動物理設計（ａｕｔｏ－ＰＲ、ｐｌａｃｅ ｒｏｕｔｅ）が使用され得る以外、上述した実施例とほぼ同様である。図９は本開示のさらなる実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。
以下、図面を参照しつつ本開示のさらなる実施例に係るスタンダードセルレイアウトテンプレートについて詳細に説明するが、上述した実施例と同じ又は対応する部分に関しては、以下、詳しく説明しない。
図９を参照して、本実施例では、スタンダードセルレイアウトテンプレートは、ゲート電気的接続パターン１０３、第１ゲートパターン１０１及び／又は第２ゲートパターン１０２にまたがっており、第１ゲート及び／又は第２ゲートに電気的に接続されるように、第１ゲート及び第２ゲートの上層に位置する金属層を画定するための金属層パターン３０をさらに含む。
なお、スタンダードセルレイアウトテンプレートが第１ゲート延在パターン１１１と第２ゲート延在パターン１１２をさらに含む場合、金属層パターン３０がゲート電気的接続パターン１０３、第１ゲートパターン１０１及び／又は第２ゲートパターン１０２にまたがっているとは、実際には、金属層パターン３０がゲート電気的接続パターン１０３、第１ゲート延在パターン１１１及び／又は第２ゲート延在パターン１１２にまたがっていることを意味する。
金属層は自動配線のための条件を提供する。本実施例では、金属層が第１ゲート及び第２ゲートに電気的に接続される場合を例とし、金属層パターン３０は第１ゲート延在パターン１１１、ゲート電気的接続パターン１０３及び第２ゲート延在パターン１１２にまたがっている。理解できるように、金属層が第１ゲートにのみ電気的に接続されれば、金属層パターン３０とゲート電気的接続パターン１０３との重なり領域には対応して接触孔構造が配置され、該ゲート電気的接続パターン１０３によって画定されたゲート電気的接続構造は第１ゲートに電気的に接続され、金属層が第２ゲートにのみ電気的に接続されれば、金属層パターン３０とゲート電気的接続パターン１０３との重なり領域には対応して接触孔構造が配置され、該ゲート電気的接続パターン１０３によって画定されたゲート電気的接続構造は第２ゲートに電気的に接続される。
スタンダードセルレイアウトテンプレートはカスタム配置領域ＡＡを有し、第１ウェル領域Ｉ及び第２ウェル領域ＩＩはカスタム配置領域ＡＡ内に位置し、かつ金属層パターン３０の一部はカスタム配置領域ＡＡ内に位置し、残りの部分はカスタム配置領域ＡＡ外に位置する。
金属層パターン３０は、第１方向Ｙに延びており、かつゲート電気的接続パターン１０３、第１ゲート延在パターン１１１及び／又は第２ゲート延在パターン１１２とは重なり部分を有する第１金属層パターン３１と、第１金属層パターン３１に接続され、かつ第２方向Ｘに沿ってカスタム配置領域ＡＡ外に延びている第２金属層パターン３２と、カスタム配置領域ＡＡ外に位置し、かつ第２金属層パターン３２に接続され、第１方向Ｙに延びている第３金属層パターン３３とを含む。
なお、他の実施例では、スタンダードセルレイアウトテンプレートには第１ゲート延在パターン及び第２ゲート延在パターンが配置されていなければ、金属層パターンはゲート電気的接続パターン、第１ゲートパターン及び／又は第２ゲートパターンにまたがっており、即ち、金属層パターンは、第１ゲートパターン及び／又は第２ゲートパターンとは重なり部分を有する。
本実施例に係るスタンダードセルレイアウトテンプレートでは、金属層パターンが配置されることによって、自動配置のための条件を提供する。
本開示のさらなる実施例はまた、上記の実施例に係るスタンダードセルレイアウトテンプレートを用いて作製され得る半導体構造を提供する。図１０は本開示のさらなる実施例に係る半導体構造の上面構造概略図であり、図１１は図１０のＣＣ１方向に沿った断面構造概略図である。
図１０及び図１１を参照して、本実施例では、半導体構造は、第１方向に配置された第１ウェル４１及び第２ウェル４２を内部に有する基板４００と、第１ウェル４１の基板４００上に位置し、かつ第１方向Ｙに延びている第１ゲート４０１と、第２ウェル４２の基板４００上に位置し、かつ第１方向Ｙに延びている第２ゲート４０２と、基板４００上に位置し、かつ第１ゲート４０１及び第２ゲート４０２と同層に設けられて、第１ゲート４０１及び／又は第２ゲート４０２に電気的に接続されるゲート電気的接続構造４０３とを含む。
半導体構造はＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＨＢＭメモリ、ＮＡＮＤフラッシュメモリやＮＯＲフラッシュメモリなどのメモリであってもよい。
ゲート電気的接続構造４０３が第１ゲート４０１及び第２ゲート４０２と同層にあるので、上層と下層とを電気的に接続するための接触孔構造を配置することを不要とせずに、ゲート電気的接続構造４０３は第１ゲート４０１又は第２ゲート４０２に電気的に接続され得て、ゲート電気的接続構造が第１ゲート及び第２ゲートの上方に位置する形態に比べて、本実施例では、ゲート電気的接続構造４０３と第１ゲート４０１との間の電気的接続経路が短縮され、ゲート電気的接続構造４０３と第２ゲート４０２との間の電気的接続経路が短縮され、これにより、電気的接続経路に対応する電気抵抗が減少し、半導体構造の電力消費が低下し、かつＲＣ遅延効果が改善される。
例えば、第１ゲート４０１及び／又は第２ゲート４０２を形成するプロセスのステップにおいて、ゲート電気的接続構造４０３は同時に形成されてもよい。これに対応して、ゲート電気的接続構造４０３の頂部は第１ゲート４０１の頂部及び第２ゲート４０２の頂部と面一としてもよい。また、ゲート電気的接続構造４０３の底部も第１ゲート４０１の底部及び第２ゲート４０２の底部と面一としてもよく、このように、ゲート電気的接続構造４０３は大きな厚さを有し、それによりゲート電気的接続構造４０３全体の電気抵抗を小さくし、半導体構造の電力消費及びＲＣ遅延効果を低減させることに有利である。理解できるように、ここでの「頂部」とは、基板４００から離れた天面であり、ここでの「底部」とは基板４００に面している底面である。
また、本実施例では、ゲート電気的接続構造４０３の材料は第１ゲート４０１及び第２ゲート４０２の材料と同じであってもよい。１つの具体例では、ゲート電気的接続構造４０３の材料、第１ゲート４０１の材料及び第２ゲート４０２の材料は全てポリシリコンであり、一般には、ポリシリコンの電気抵抗率は金属の電気抵抗率よりも低く、例えばポリシリコンの電気抵抗率は銅の電気抵抗率よりも低く、このため、ゲート電気的接続構造４０３の材料としてポリシリコンが使用されることによって、電気的接続経路の電気抵抗を低下させ、半導体構造の電力消費を低下させることができる。
本実施例では、半導体構造は、第１ゲート４０１の端部につながり、かつ第２方向Ｘに延びている第１補助ゲート４１１と、第２ゲート４０２の端部につながり、かつ第２方向Ｘに延びている第２補助ゲート４１２とをさらに含んでもよい。ここで、第１補助ゲート４１１は、第１ゲート４０１と同層に設けられ、かつ同じ材料であり、第２補助ゲート４１２は、第２ゲート４０２と同層に設けられ、かつ同じ材料である。また、第２方向Ｘにおいて、第１補助ゲート４１１の幅は第１ゲート４０１の幅よりも大きく、第２補助ゲート４１２の幅は第２ゲート４０２の幅よりも大きい。第１補助ゲート４１１が設けられることにより、第１ゲート４０１とゲート電気的接続構造４０３との電気的接続のプロセスウインドウズ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）が広くなることに有利であり、第２補助ゲート４１２が設けられることにより、第２ゲート４０２とゲート電気的接続構造４０３との電気的接続のプロセスウインドウズが広くなることに有利であり、これにより、プロセスにおける位置合わせ精度の要件が低くなり、半導体構造を作製する難しさが低減する。
本実施例では、ゲート電気的接続構造４０３は、それぞれ第１方向Ｙと異なる第２方向Ｘに延びている少なくとも２つの電気的接続構造を含む。
少なくとも２つの電気的接続構造は、第１ウェル４１の基板４００上に位置し、第１ゲート４０１及び第２ゲート４０２と同層に設けられる第１電気的接続構造４１３と、第２ウェル４２の基板４００上に位置し、第１ゲート４０１及び第２ゲート４０２と同層に設けられる第２電気的接続構造４２３とを含む。
第１電気的接続構造４１３は第１補助ゲート４１１を介して第１ゲート４０１に電気的に接続されることに用いられてもよく、第２電気的接続構造４２３は、第２補助ゲート４１２を介して第２ゲート４０２に電気的に接続されることに用いられてもよい。
図１２は本実施例に係る半導体構造の別の断面構造概略図である。
図１２を参照して、ゲート電気的接続構造４０３は、第１ゲート４０１と第１ゲート４０１に面している電気的接続構造との間に位置し、第１ゲート４０１と第１ゲート４０１に面している電気的接続構造とを電気的に接続する第１補助電気的接続構造４３３と、第２ゲート４０２と第２ゲート４０２に面している電気的接続構造との間に位置し、第２ゲート４０２と第２ゲートに面している電気的接続構造とを電気的に接続する第２補助電気的接続構造４４３とをさらに含んでもよい。
第１補助電気的接続構造４３３は、第１電気的接続構造４１３及び第１補助ゲート４１１に接触して電気的に接続され、第２補助電気的接続構造４４３は第２電気的接続構造４２３及び第２補助ゲート４１２に接触して電気的に接続される。
第１補助電気的接続構造４３３及び第２補助電気的接続構造４４３は第１ゲート４０１及び第２ゲート４０２と同層にある。
図１３は本実施例に係る半導体構造のさらに別の断面構造概略図である。
図１３を参照して、本実施例では、ゲート電気的接続構造４０３は、隣接する電気的接続構造の間に位置し、隣接する電気的接続構造を電気的に接続する第３補助電気的接続構造４５３をさらに含んでもよい。このように、該半導体構造に対応する具体的な回路では、隣接する電気的接続構造は電気的に接続される。
理解できるように、他の実施例では、ゲート電気的接続構造は１つだけの電気的接続構造を含んでもよく、さらに、半導体構造に対応する具体的な回路構造によれば、該電気的接続構造は第１ゲートに電気的に接続されてもよいし、第２ゲートに電気的に接続されてもよいし、第１ゲート及び第２ゲートの両方に電気的に接続されてもよい。
本実施例に係る半導体構造の技術的解決手段では、同層に設けられたゲート電気的接続構造４０３を介して第１ゲート４０１及び／又は第２ゲート４０２との電気的接続が達成され、これにより、電気的接続経路が短縮されるとともに、大きな電気抵抗を有する接触孔構造を設ける必要がなく、そのため、半導体構造の電気抵抗が減少し、半導体構造の電力消費及びＲＣ遅延効果が低減することに有利である。半導体構造がメモリである場合、メモリの記憶速度も速まる。
本明細書では、各実施例又は実施形態は漸進的に説明されており、各実施例は他の実施例の相違点を中心として説明しており、各実施例の同様又は類似の部分に関しても、互いに参照してもよい。
本明細書の説明において、「実施例」、「例示的な実施例」、「いくつかの実施形態」、「例示的な実施形態」、「例」などの用語を参照した記載とは、実施形態又は例を参照して説明された具体的な特徴、構造、材料又は特徴が本開示の少なくとも１つの実施形態又は例に含まれることを意味する。
本明細書では、上記の用語に対する例示的な記述とは、同じ実施形態又は例を指すものではない。さらに、説明される具体的な特徴、構造、材料又は特徴はいずれか１つ又は複数の実施形態又は例において適切に組み合わせられてもよい。
なお、本開示の説明において、「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」、「外」などの用語により示される方位又は位置関係は図面に示される方位又は位置関係に基づくものであり、本開示を説明しやすくするとともに説明を簡素化させるために過ぎず、係る装置又は要素が特定の方位を有したり、特定の方位で構造、操作されたりすることを指示又は示唆するものではなく、このため、本開示を限定するものとして理解すべきではない。
理解できるように、本開示で使用される「第１」、「第２」などの用語は本開示において各構造について説明するが、これらの構造はこれらの用語により限定されるものではない。これらの用語は１つの構造を別の構造から区分するものに過ぎない。
１つ又は複数の図面においては、同じ要素は類似の図面の符号で表される。明確にするために、図面における多くの部分は実際の割合で作成されていない。また、一部の公知の部分が省略されることがある。説明の便宜上、１つの図において複数のステップを行って得られた構造が示されてもよい。以上、本開示をより明確に理解するために、本開示の多くの特定の細部、例えばデバイスの構造、材料、寸法、処理プロセスや技術が示されている。ただし、当業者にとって明らかなように、これらの特定の細部なしで本開示を実施してもよい。
なお、以上の各実施例は本開示の技術的解決手段を説明するために過ぎず、限定するものではなく、上述した各実施例を参照しつつ本開示について詳細に説明しているが、当業者にとって明らかなように、上述した各実施例に記載の技術的解決手段を修正したり、この技術的特徴の一部又は全部について等同置換を行ったりすることができ、これらの修正や置換によって、対応する技術的解決手段の主旨は本開示の各実施例の技術的解決手段の範囲を逸脱することはない。
本開示の実施例に係るスタンダードセルレイアウトテンプレート及び半導体構造では、第１ゲート及び第２ゲートが同層にあるゲート電気的接続構造を介して第１ゲート及び／又は第２ゲートとの電気的接続が達成され、これにより、電気的接続経路の長さが少なくなり、電気的接続経路に対応する電気抵抗が減少し、さらに、上層と下層を電気的に接続するための接触孔構造を設ける必要がなく、高電気抵抗の接触孔構造による悪影響が解消され、電気的接続経路に対応する電気抵抗が減少する。このため、本開示の実施例に係るスタンダードセルレイアウトテンプレートを用いて作製された半導体構造は、動作速度が向上し、かつ半導体構造の電力消費が低下し、しかも、信号品質が向上し、例えばゲートの信号遅延、信号立ち上がり時間及び／又は信号立ち下がり時間が全て改善される。また、本開示の実施例に係るスタンダードセルレイアウトテンプレートは、ＤＲＡＭチップなどの他のチップの回路レイアウト設計テンプレートとして機能し、ゲート電気的接続パターンの配置によって、回路レイアウトの配置がより規則的になり、かつさまざまなレイアウトが同じ原則に従い、回路レイアウトの設計を最適化させることによって、レイアウト設計が効率化し、チップ設計にかかる時間が短縮される。
スタンダードセルレイアウトテンプレートの構造概略図である。 図１のスタンダードセルレイアウトテンプレートを用いて作製された半導体構造の部分構造の断面概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートの別の構造概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートのさらに別の構造概略図である。 本開示の一実施例に係るスタンダードセルレイアウトテンプレートのさらなる構造概略図である。 本開示の別の実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。 本開示の別の実施例に係るスタンダードセルレイアウトテンプレートの別の構造概略図である。 本開示のさらに別の実施例に係るスタンダードセルレイアウトテンプレートの構造概略図である。 本開示のさらなる実施例に係る半導体構造の上面構造概略図である。 図１０のＣＣ１線に沿った断面構造概略図である。 本開示のさらなる実施例に係る半導体構造の別の断面構造概略図である。 本開示のさらなる実施例に係る半導体構造のさらに別の断面構造概略図である。

Claims (18)

  1. 第１方向に配置された第１ウェル領域及び第２ウェル領域と、
    前記第１ウェル領域に位置し、かつ前記第１方向に延びており、第１ゲートを画定するための第１ゲートパターンと、
    前記第２ウェル領域に位置し、かつ前記第１方向に延びており、第２ゲートを画定するための第２ゲートパターンと、
    前記第１ゲートパターンと前記第２ゲートパターンとの間に位置し、前記第１ゲート及び前記第２ゲートと同層に設けられて前記第１ゲート及び／又は前記第２ゲートに電気的に接続されるゲート電気的接続構造を画定するためのゲート電気的接続パターンとを含む、スタンダードセルレイアウトテンプレート。
  2. 前記ゲート電気的接続パターンは、間隔を空けている電気的接続パターンを少なくとも２本含み、
    前記電気的接続パターンはそれぞれ前記第１方向と異なる第２方向に延びており、前記電気的接続パターンはそれぞれ１つの電気的接続構造を画定することに用いられる、請求項１に記載のスタンダードセルレイアウトテンプレート。
  3. 間隔を空けている少なくとも２本の前記電気的接続パターンは、
    前記第１ウェル領域に位置し、前記第１ゲートに電気的に接続されるように、第１電気的接続構造を画定するための第１電気的接続パターンと、
    前記第２ウェル領域に位置し、前記第２ゲートに電気的に接続されるように、第２電気的接続構造を画定するための第２電気的接続パターンと、を含む請求項２に記載のスタンダードセルレイアウトテンプレート。
  4. 前記ゲート電気的接続パターンは、
    前記第１ゲートパターンと前記第１ゲートパターンに面している前記電気的接続パターンとを接続し、前記第１ゲートと前記第１ゲートに面している前記電気的接続構造とを電気的に接続するように、第１補助電気的接続構造を画定するための第１補助パターンと、
    前記第２ゲートパターンと前記第２ゲートパターンに面している前記電気的接続パターンとを接続し、前記第２ゲートと前記第２ゲートに面している前記電気的接続構造とを電気的に接続するように、第２補助電気的接続構造を画定するための第２補助パターンとをさらに含む、請求項２に記載のスタンダードセルレイアウトテンプレート。
  5. 前記ゲート電気的接続パターンは、
    隣接する前記電気的接続パターンの間に位置し、隣接する前記電気的接続構造を電気的に接続するように、第３補助電気的接続構造を画定するための第３補助パターンをさらに含む、請求項２に記載のスタンダードセルレイアウトテンプレート。
  6. 前記ゲート電気的接続パターンは１本の電気的接続パターンを含み、かつ前記電気的接続パターンは前記第１方向と異なる第２方向に延びている、請求項１に記載のスタンダードセルレイアウトテンプレート。
  7. 前記電気的接続パターンのうち一部は前記第１ウェル領域に位置し、残りの部分は前記第２ウェル領域に位置する、請求項６に記載のスタンダードセルレイアウトテンプレート。
  8. 前記ゲート電気的接続パターンはさらに、前記第１ゲートパターンの前記第２ゲートパターンから離れた側、及び、前記第２ゲートパターンの前記第１ゲートパターンから離れた側に位置する、請求項１に記載のスタンダードセルレイアウトテンプレート。
  9. 前記ゲート電気的接続パターン、前記第１ゲートパターン及び／又は前記第２ゲートパターンにまたがっており、前記第１ゲートと前記第２ゲートの上層に位置し、前記第１ゲート及び／又は前記第２ゲートに電気的に接続される金属層を画定するための金属層パターンをさらに含む、請求項１に記載のスタンダードセルレイアウトテンプレート。
  10. 前記第１ウェル領域は、前記第１ゲートパターンがまたがっている第１ＭＯＳ領域を含み、
    前記第２ウェル領域は、前記第２ゲートパターンがまたがっている第２ＭＯＳ領域を含み、
    前記第１ＭＯＳ領域と前記第２ＭＯＳ領域との間に位置し、前記ゲート電気的接続パターンが位置する中間領域をさらに含む、請求項１に記載のスタンダードセルレイアウトテンプレート。
  11. 前記第１ウェル領域は前記第２ウェル領域に面している第１境界を有し、かつ前記第１境界は前記中間領域の真ん中に位置する、請求項１０に記載のスタンダードセルレイアウトテンプレート。
  12. 第１電源に接続される第１電源配線を画定するための第１電源パターンと、
    第２電源に接続される第２電源配線を画定するための第２電源パターンと、をさらに含み、
    前記第１電源の電圧が前記第２電源の電圧よりも大きく、前記第１方向において、前記第１電源パターンの幅が前記第２電源パターンの幅よりも大きい、請求項１に記載のスタンダードセルレイアウトテンプレート。
  13. 電源に接続される電源配線を画定するための電源パターンと、
    信号に接続される信号配線を画定するための信号パターンと、
    前記電源配線に対する電気的接続又は切断用の第１ゲーティングスイッチを画定するための第１ゲーティングパターンと、
    前記信号配線に対する電気的接続又は切断用の第２ゲーティングスイッチを画定するための第２ゲーティングパターンとをさらに含み、
    前記信号パターン、前記第１ゲーティングパターン及び前記第２ゲーティングパターンは前記電源パターンの同じ側に位置する、請求項１に記載のスタンダードセルレイアウトテンプレート。
  14. 第１方向に配置された第１ウェル及び第２ウェルを内部に有する基板と、
    前記第１ウェルの前記基板上に位置し、かつ前記第１方向に延びている第１ゲートと、
    前記第２ウェルの前記基板上に位置し、かつ前記第１方向に延びている第２ゲートと、
    前記基板上に位置し、かつ前記第１ゲート及び前記第２ゲートと同層に設けられて前記第１ゲート及び／又は前記第２ゲートに電気的に接続されるゲート電気的接続構造とを含む、半導体構造。
  15. 前記ゲート電気的接続構造は、
    それぞれ前記第１方向と異なる第２方向に延びている少なくとも２つの電気的接続構造を含む、請求項１４に記載の半導体構造。
  16. 少なくとも２つの前記電気的接続構造は、
    前記第１ウェルの前記基板上に位置する第１電気的接続構造と、
    前記第２ウェルの前記基板上に位置する第２電気的接続構造とを含む、請求項１５に記載の半導体構造。
  17. 前記ゲート電気的接続構造は、
    前記第１ゲートと前記第１ゲートに面している前記電気的接続構造との間に位置し、前記第１ゲートと前記第１ゲートに面している前記電気的接続構造とを電気的に接続する第１補助電気的接続構造と、
    前記第２ゲートと前記第２ゲートに面している前記電気的接続構造との間に位置し、前記第２ゲートと前記第２ゲートに面している前記電気的接続構造とを電気的に接続する第２補助電気的接続構造とをさらに含む、請求項１５に記載の半導体構造。
  18. 前記ゲート電気的接続構造は、
    隣接する前記電気的接続構造の間に位置し、隣接する前記電気的接続構造を電気的に接続する第３補助電気的接続構造をさらに含む、請求項１５に記載の半導体構造。
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