CN112992892B - 标准单元版图模板以及半导体结构 - Google Patents

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Abstract

本发明实施例提供一种标准单元版图模板以及半导体结构，标准单元版图模板包括：沿第一方向排布的第一阱区和第二阱区；第一栅极图形，位于所述第一阱区且沿所述第一方向延伸，用于定义第一栅极；第二栅极图形，位于所述第二阱区且沿所述第一方向延伸，用于定义第二栅极；栅电连接图形，位于所述第一栅极图形与所述第二栅极图形之间，用于定义栅电连接结构，所述栅电连接结构与所述第一栅极以及所述第二栅极同层设置，以电连接所述第一栅极和/或所述第二栅极。本发明实施例能够降低半导体结构的功耗，提升半导体结构的运行速度。

Description

标准单元版图模板以及半导体结构
技术领域
本发明实施例涉及半导体技术领域，特别涉及一种标准单元版图模板以及半导体结构。
背景技术
标准单元库是集成电路设计的基础，基于标准单元库的集成电路设计能够进行逻辑综合和版图布局布线，提高电路的设计效率。
标准单元库包括若干预先设计好的标准单元版图模板(Standard Celltemplate)，集成电路设计者或者电路设计综合工具根据设计要求，调用标准单元库中的标准单元版图模板来完成集成电路的版图布局设计。
发明内容
本发明实施例解决的技术问题为提供一种标准单元版图模板以及半导体结构，解决电阻大带来的功耗大以及信号质量差的问题，且还能够优化版图设计。
为解决上述问题，本发明实施例提供一种标准单元版图模板，包括沿第一方向排布的第一阱区和第二阱区；第一栅极图形，位于所述第一阱区且沿所述第一方向延伸，用于定义第一栅极；第二栅极图形，位于所述第二阱区且沿所述第一方向延伸，用于定义第二栅极；栅电连接图形，位于所述第一栅极图形与所述第二栅极图形之间，用于定义栅电连接结构，所述栅电连接结构与所述第一栅极以及所述第二栅极同层设置，以电连接所述第一栅极和/或所述第二栅极。
另外，所述栅电连接图形包括：至少两条相间隔的电连接图形，且每条所述电连接图形均沿第二方向延伸，所述第二方向与所述第一方向不同，每一所述电连接图形用于定义一电连接结构。
另外，至少两条相间隔的所述电连接图形包括：第一电连接图形，位于所述第一阱区，用于定义第一电连接结构，以电连接所述第一栅极；第二电连接图形，位于所述第二阱区，用于定义第二电连接结构，以电连接所述第二栅极。
另外，所述栅电连接图形还包括：第一辅助图形，连接所述第一栅极图形与朝向所述第一栅极图形的所述电连接图形，用于定义第一辅助电连接结构，以电连接所述第一栅极与朝向所述第一栅极的所述电连接结构；第二辅助图形，连接所述第二栅极图形与朝向所述第二栅极图形的所述电连接图形，用于定义第二辅助电连接结构，以电连接所述第二栅极与朝向所述第二栅极的所述电连接结构。
另外，所述栅电连接图形还包括：第三辅助图形，位于相邻的所述电连接图形之间，用于定义第三辅助电连接结构，以电连接相邻的所述电连接结构。
另外，所述栅电连接图形包括：一条电连接图形，且所述电连接图形沿第二方向延伸，所述第二方向与所述第一方向不同。
另外，部分所述电连接图形位于所述第一阱区，剩余部分所述电连接图形位于所述第二阱区。
另外，所述栅电连接图形还位于，所述第一栅极图形远离所述第二栅极图形的一侧，以及，位于所述第二栅极图形远离所述第一栅极图形的一侧。
另外，还包括：金属层图形，所述金属层图形横跨所述栅电连接图形、所述第一栅极图形和/或所述第二栅极图形，用于定义金属层，所述金属层位于所述第一栅极与所述第二栅极的上层，以电连接所述第一栅极和/或所述第二栅极。
另外，所述第一阱区包括：第一MOS区，且所述第一栅极图形横跨所述第一MOS区；所述第二阱区包括：第二MOS区，且所述第二栅极图形横跨所述第二MOS区；所述标准单元版图模板还包括：中间区，所述中间区位于所述第一MOS区与所述第二MOS区之间，其中，所述栅电连接图形位于所述中间区。
另外，所述第一阱区具有朝向所述第二阱区的第一边界，且所述第一边界位于所述中间区的正中间位置。
另外，还包括：第一电源图形，用于定义第一电源走线，所述第一电源走线用于连接第一电源；第二电源图形，用于定义第二电源走线，所述第二电源走线用于连接第二电源，且所述第一电源的电压大于所述第二电源的电压；其中，在沿所述第一方向上，所述第一电源图形的宽度大于所述第二电源图形的宽度。
另外，还包括：电源图形，用于定义电源走线，所述电源走线用于连接电源；信号图形，用于定义信号走线；第一选通图形，用于定义第一选通开关，所述第一选通开关用于实现与所述电源走线的电连接或者断开；第二选通图形，用于定义第二选通开关，所述第二选通开关用于实现与所述信号走线的电连接或者断开；其中，所述信号图形、所述第一选通图形以及所述第二选通图形位于所述电源图形的同一侧。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底内具有沿第一方向排布的第一阱和第二阱；第一栅极，位于所述第一阱的所述基底上且沿所述第一方向延伸；第二栅极，位于所述第二阱的所述基底上且沿所述第一方向延伸；栅电连接结构，位于所述基底上，且与所述第一栅极以及所述第二栅极同层设置，以电连接所述第一栅极和/或所述第二栅极。
另外，所述栅电连接结构包括：至少两个电连接结构，且每个所述电连接结构均沿第二方向延伸，所述第二方向与所述第一方向不同。
另外，至少两个所述电连接结构包括：第一电连接结构，位于所述第一阱的所述基底上；第二电连接结构，位于所述第二阱的所述基底上。
另外，所述栅电连接结构还包括：第一辅助电连接结构，位于所述第一栅极与朝向所述第一栅极的所述电连接结构之间，以电连接所述第一栅极与朝向所述第一栅极的所述电连接结构；第二辅助电连接结构，位于所述第二栅极与朝向所述第二栅极的所述电连接结构之间，以电连接所述第二栅极与朝向所述第二栅极的所述电连接结构。
另外，所述栅电连接结构还包括：第三辅助电连接结构，位于相邻的所述电连接结构之间，以电连接相邻的所述电连接结构。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供的标准单元版图模板的技术方案中，包括第一阱区和第二阱区，位于第一阱区且沿第一方向延伸的第一栅极图形，位于第二阱区且沿第一方向延伸的第二栅极图形，还包括位于第一栅极图形与第二栅极图形之间的栅电连接图形，该栅电连接图形用于定义栅电连接结构，且该栅电连接结构与第一栅极以及第二栅极同层设置。如此，可通过与第一栅极和第二栅极处于同层的栅电连接结构实现与第一栅极和/或第二栅极的电连接，从而减小电连接路径长度，减小电连接路径对应的电阻；并且，无需设置为实现上下层电连接的接触孔结构，从而避免具有大电阻的接触孔结构带来的不良影响，减小电连接路径对应的电阻。因此，采用本发明实施例提供的标准单元版图模制作的半导体结构，其运行速度能够得到提升，且能够降低半导体结构的功耗，且还能够改善信号质量，例如栅极上的信号延时、信号上升时间和/或信号下降时间得到改善。
另外，本发明实施例提供的标准单元版图模板，可作为DRAM芯片等其他芯片的电路版图设计模板，通过栅电连接图形的布局，使得电路版图布局能够更规整，且不同版图遵循一致的原则，由于优化电路版图的设计，提高版图设计的效率，缩短芯片设计的时间。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为一种标准单元版图模板的结构示意图；
图2为采用图1的标准单元版图模板制作的半导体结构的局部剖面结构示意图；
图3为本发明一实施例提供的标准单元版图模板的一种结构示意图；
图4为本发明一实施例提供的标准单元版图模型的另一种结构示意图；
图5为本发明一实施例提供的标准单元版图模板的又一种结构示意图；
图6为本发明一实施例提供的标准单元版图模板的再一种结构示意图；
图7为本发明另一实施例提供的标准单元版图模板的一种结构示意图；
图8为本发明另一实施例提供的标准单元版图模板的另一结构示意图；
图9为本发明又一实施例提供的标准单元版图模板的一种结构示意图；
图10为本发明再一实施例提供的半导体结构的俯视结构示意图；
图11为图10中沿CC1方向的一种剖面结构示意图；
图12为本发明再一实施例提供的半导体结构的另一种剖面结构示意图；
图13为本发明再一实施例提供的半导体结构的又一种剖面结构示意图。
具体实施方式
目前存在采用标准单元版图模板制作的半导体结构功耗大且影响信号质量的问题。
图1为一种标准单元版图模板的结构示意图，图2为采用图1的标准单元版图模板制作的半导体结构的局部剖面结构示意图。
结合参考图1和图2，标准单元版图模板包括：相邻设置的N型阱区11以及P型阱区12；至少一条第一栅极图形13，位于N型阱区11内，用于定义第一栅极23；至少一条第二栅极图形14，位于P型阱区12内，用于定义第二栅极24；第一接触孔图形15，位于第一栅极图形13上，用于定义与第一栅极23电连接的第一接触孔结构25；第二接触孔图形16，位于第二栅极图形14上，用于定义与第二栅极24电连接的第二接触孔结构26；电连接图形17，横跨N型阱区11以及P型阱区12，且连接第一接触孔图形15和第二接触孔图形16，用于定义电连接层27，该电连接层27与第一接触孔结构25以及第二接触孔结构26电连接，且电连接层27为金属层，从而实现第一栅极23与第二栅极24之间的电连接。
不难发现，第一栅极23与第二栅极24之间的电连接路径为：第一接触孔结构25、电连接层27以及第二接触孔结构26，一方面，该路径相对较长使得该电连接路径具有较大的电阻，另一方面，电连接层27、第一接触孔结构25以及第二接触孔结构26本身具有较大的片电阻值(sheet resistance)。这两方面的问题将导致半导体结构的RC延迟效应增加，半导体结构的功耗增加且运行速度慢，影响第一栅极23和/或第二栅极24上的信号质量，信号质量包括信号延时、信号的上升时间或者信号的下降时间等。更具体地，若存储器利用该半导体结构，则存储器将面临功耗大且存储速度慢的问题。
此外，采用上述标准单元版图模板进行电路版图布局，电路版图的规整性有待提高，使得版图设计的效率低。
为解决上述问题，本发明实施例提供一种标准单元版图模板，布局用于定义栅电连接结构的栅电连接图形，且栅电连接结构与第一栅极和/或第二栅极同层设置。利用该标准单元版图模板进行实际版图布局，无需再布局为实现上下层电连接的接触孔结构，从而降低版图对应的半导体结构的电阻。此外，在标准单元版图模板中定义栅电连接图形，在利用该标准单元版图模板进行版图设计时，版图中的栅电连接图形的排布更为统一规整，有利于减少版图设计的难度和时间，减小版图的面积，且减小制造版图对应的半导体结构中的工艺偏差。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图3为本发明一实施例提供的标准单元版图模板的一种结构示意图。
参考图3，本实施例中，标准单元版图模板包括：沿第一方向Y排布的第一阱区I和第二阱区II；第一栅极图形101，位于第一阱区I且沿第一方向Y延伸，用于定义第一栅极；第二栅极图形102，位于第二阱区II且沿第一方向Y延伸，用于定义第二栅极；栅电连接图形103，位于第一栅极图形101与第二栅极图形102之间，用于定义栅电连接结构，栅电连接结构与第一栅极以及第二栅极同层设置，以电连接第一栅极和/或第二栅极。
本实施例提供的标准单元版图模板为制作版图的基础，在实际制作版图期间，基于具体电路结构，在该标准单元版图模板的基础上设计出实际的版图结构。
当设计的版图对应的电路结构需要满足第一栅极和/或第二栅极电连接时，由于栅电连接结构与第一栅极以及第二栅极同层设置，因此无需设置用于实现上下层电连接的接触孔结构，从而有利于缩短栅电连接结构与第一栅极和/或第二栅极之间的电连接路径，且避免接触孔结构的片电阻值大带来的电阻过大的问题。因此，采用本实施例提供的标准单元版图模板，能够减小电路结构的功耗且改善RC延迟效应，例如可改善第一栅极和/或第二栅极上的信号质量。
以下将结合图3对本实施例提供的标准单元版图模板进行详细说明。
本实施例提供的标准单元版图模板可应用于存储器，该存储器可以为DRAM、SRAM(Static Random-Access Memory，静态随机存储器)、MRAM(Magneto resistive RandomAccess Memory，磁性随机存储器)、FeRAM(Ferroelectric RAM，铁电随机存储器)、PCRAM(Phase Change RAM，相变随机存储器)、HBM(High Bandwidth Memory，高带宽)存储器、NAND闪存或者NOR闪存等存储器。DRAM存储器可以为DDR(Double Data Rate)存储器、LPDDR(Low Power Double Data Rate)存储器或者GDDR(Graphics Double Data Rate)存储器。
标准单元版图模板定义两个MOS管，第一阱区I用于定义其中一MOS管的阱(Well)，第二阱区II用于定义另一MOS管的阱。本实施例中，以第一阱区I定义N型阱且第二阱区II定义P型阱作为示例，即两个MOS管的类型不同。在其他实施例中，两个MOS管的类型可以相同，例如均为NMOS管或者均为PMOS管。
本实施例中，第一阱区I与第二阱区II相邻接，也就是说，第一阱区I的一边界与第二阱区II的一边界重合。可以理解的是，在其他实施例中，标准单元版图模板也可以考虑隔离结构的布局，则第一阱区与第二阱区之间相间隔，且第一阱区与第二阱区之间的区域为隔离区，用于定义隔离结构。
第一阱区I定义N型阱且第二阱区II定义P型阱，则第一阱区I具有的第一高度大于第二阱区II具有的第二高度。可以理解的是，第一高度和第二高度均是指的沿第一方向Y方向的宽度。
第一栅极图形101为条状且位于部分第一阱区I内，第二栅极图形102为条状且位于部分第二阱区II内。
第一阱区I包括：第一MOS区i，且第一栅极图形101横跨第一MOS区i，或者说，在沿第一方向Y上，第一栅极图形101所在的区域定义为第一MOS区i，该第一MOS区i也可称为第一有源区；且沿第一方向Y上，第一MOS区i的宽度与第一栅极图形101的宽度相同。
第二阱区II包括：第二MOS区ii，且第二栅极图形102横跨第二MOS区ii；或者说，在沿第一方向Y上，第二栅极图形102所在的区域定义为第二MOS区ii，该第二MOS区ii也可称为第二有源区；且在沿第一方向上，第二MOS区ii的宽度与第二栅极图形102的宽度相同。
标准单元版图模板还包括：中间区iii，该中间区iii位于第一MOS区i与第二MOS区ii之间。具体地，为了降低利用该标准单元版图模板制作的版图位置偏差，提高利用同一标准单元版图模板的不同电路版图的第一阱区I的位置高度一致性，本实施例中，第一阱区I具有朝向第二阱区II的第一边界B1，且第一边界B1位于中间区iii的正中间位置，即，在沿第一方向Y上，第一边界B1至邻近的第一MOS区i的边界的距离为第一距离，第一边界B1至邻近的第二MOS区ii的边界的距离为第二距离，该第二距离与第一距离相等。可以理解的是，在其他实施例中，在满足版图设计规则(Layout Design Rule，LDR)和DRC(Design RuleCheck)的情况下，第一边界也可以有其他的位置关系。
本实施例中，标准单元版图模板还可以包括：第一栅极延伸图形111，第一栅极延伸图形111位于第一阱区I且与第一栅极图形101的端部相连，用于定义第一栅极延伸结构。具体地，第一栅极延伸图形111位于第一MOS区i之外，且第一栅极延伸图形111为条状且其延伸方向与第一方向Y不同，第一栅极延伸图形111的延伸方向可以为第二方向X，且第二方向X可以与第一方向Y相垂直。
第一栅极延伸图形111的设置，使得第一栅极与栅电连接结构之间通过第一栅极延伸结构电连接，因此，第一栅极与栅电连接结构之间的电连接窗口增加，从而降低相应的制作工艺的工艺难度，如降低对准精度。更具体地，在沿第二方向X上，第一栅极延伸图形111的宽度大于第一栅极图形101的宽度；相较于直接在第一栅极图形101与栅电连接图形103之间布局第一辅助图形的方案而言，在第一栅极延伸图形111与栅电连接图形103之间布局第一辅助图形的布局空间明显更大，在沿第二方向X上，该布局空间的宽度由第一栅极图形101的宽度增大至第一栅极延伸图形111的宽度。
同样的，标准单元版图模板还可以包括：第二栅极延伸图形112，第二栅极延伸图形112位于第二阱区II且与第二栅极图形102的端部相连，用于定义第二栅极延伸结构。且在沿第二方向X上，第二栅极延伸图形112的宽度大于第二栅极图形102的宽度。有关第二栅极延伸图形112的效果，可参考第一栅极延伸图形111的相应描述，在此不再赘述。
需要说明的是，在其他实施例中，标准单元版图模板也可以不设置第一栅极延伸图形和第二栅极延伸图形。
由于栅电连接图形103定义的栅电连接结构与第一栅极以及第二栅极同层设置，当栅电连接结构与第一栅极和/或第二栅极结构电连接时，无需设置具有大电阻的接触孔结构，如此，即缩短了电连接路径又避免了接触孔结构带来的电阻大的问题，从而有利于降低该标准单元版图模板对应的电路结构的功耗以及RC效应。当该电路结构应用于存储器，则能够降低存储器的功耗以及提高存储速度。
此外，栅电连接结构的材料可以与第一栅极的材料以及第二栅极的材料相同。这样，在工艺制作过程中，可利用第一栅极以及第二栅极的制造工艺同时制造栅电连接结构，以减少工艺步骤降低生产成本；此外，第一栅极与第二栅极的材料为多晶硅时，栅电连接结构的材料为多晶硅，一般的，相较于金属如铜而言，多晶硅的电阻率比金属的电阻率更小，因此材料为多晶硅的栅电连接结构有利于进一步减小电阻。
本实施例中，栅电连接图形103包括：至少两条相间隔的电连接图形，且每条电连接图形均沿第二方向X延伸，第二方向X与第一方向Y不同，每一电连接图形用于定义一电连接结构。其中，第二方向X可以与第一方向Y相垂直。可以理解的是，在其他实施例中，在满足LDR和DRC前提下，第二方向与第一方向之间的夹角可以也在其他合适范围内。
相应的，栅电连接结构包括至少两个相互间隔的电连接结构，这样，可提高标准单元版图模板可应用的具体电路的数量，增加标准单元版图模板的可应用场景。
具体地，至少两条相间隔的电连接图形包括：第一电连接图形113，位于第一阱区I，用于定义第一电连接结构，以电连接第一栅极；第二电连接图形123，位于第二阱区II，用于定义第二电连接结构，以电连接第二栅极。由于第一电连接图形113位于第一阱区I，有利于减小第一电连接结构与第一栅极之间的距离，从而进一步地减小第一电连接结构与第一栅极之间的电连接路径，进而减小电连接路径上的电阻。同样的，第二电连接图形123位于第二阱区II，有利于进一步地减小第二电连接结构与第二栅极之间的电连接路径上的电阻。
本实施例中，栅电连接图形103位于中间区iii。这样，栅电连接图形103不会对第一MOS区i和第二MOS区ii的布局造成干扰，保证对应的半导体结构具有相对较长的第一有源区宽度和第二有源区宽度。在其他实施例中，若第一阱区与第二阱区之间布局有隔离区，则栅电连接图形可布局在隔离区。
需要说明的是，在其他实施例中，根据标准单元版图模板适用的电路结构的复杂程度的不同，栅电连接图形还可以包括三条及以上数量的电连接图形。
图4为本实施例提供的标准单元版图模型的另一种结构示意图，还需要说明的是，在其他实施例中，如图4所示，栅电连接图形103也可以包括一条电连接图形，且电连接图形沿第二方向X延伸，第二方向X与第一方向Y不同。具体地，部分电连接图形位于第一阱区I，剩余部分电连接图形位于第二阱区II，例如，一半电连接图形占据第一阱区I部分空间位置，另一半电连接图形占据第二阱区II部分空间位置。
为了增加标准单元版图模板的应用场景，使得标准单元版图模板既可适用于第一栅极与第二栅极之间的电连接，还可以适用于栅电连接结构与第一栅极结构或者第二栅极结构中的一者电连接，该标准单元版图模板可无需设计用于辅助图形，在设计具体版图期间再进行辅助布局。以下将结合设计具体版图对标准单元版图模板进行说明：
在一个例子中，利用该标准单元版图模板设计版图时，若版图对应的具体电路结构为第一栅极与第二栅极电连接，则在该标准单元版图基础上，额外设计辅助图形以定义辅助电连接结构，使得栅电连接结构通过辅助电连接结构电连接第一栅极以及第二栅极。在另一例子中，若版图对应的具体电路结构为栅电连接图形与第一栅极电连接，则在该标准单元版图基础上，额外设计辅助图形以定义辅助电连接结构，使得栅电连接结构通过辅助电连接结构与第一栅极电连接。
可以理解的是，也可以根据标准单元版图模板对应的具体电路结构的不同，预先在标准单元版图模板中布局辅助图形。图5为本实施例提供的标准单元版图模板的又一种结构示意图，参考图5，标准单元版图模板的栅电连接图形103还可以包括：第一辅助图形104，连接第一栅极图形101与朝向第一栅极图形101的电连接图形，用于定义第一辅助电连接结构，以电连接第一栅极与朝向第一栅极的电连接结构；第二辅助图形105，连接第二栅极图形102与朝向第二栅极图形102的电连接图形，用于定义第二辅助电连接结构，以电连接第二栅极与朝向第二栅极的电连接结构。
其中，第一辅助电连接结构与第一栅极和/或第二栅极同层设置，且第一辅助电连接结构与第一栅极和/或第二栅极的材料可以相同；第二辅助电连接结构与第一栅极和/或第二栅极同层设置，且第二辅助电连接结构与第一栅极和/或第二栅极的材料可以相同。
第一辅助图形104的布局，使得标准单元版图模板对应的具体电路结构中，第一栅极与栅电连接结构电连接；第二辅助图形105的布局，使得标准单元版图模板对应的具体电路结构中，第二栅极与栅电连接结构电连接。如此，在利用该标准单元版图模板设计版图期间，版图工程师或者自动版图布局工具无需再额外布局第一辅助图形和第二辅助图形。
图6为本实施例提供的标准单元版图模板的再一种结构示意图，参考图6，栅电连接图形103还可以包括：第三辅助图形106，位于相邻的电连接图形之间，用于定义第三辅助电连接结构，以电连接相邻的电连接结构。如此，该标准单元版图模板对应的具体电路中，相邻的电连接结构之间电连接。第三辅助电连接结构可以与第一栅极和/或第二栅极同层设置，且材料可以相同。
此外，在另一些实施例中，栅电连接图形可以既包括第一辅助图形和第二辅助图形，还可以包括第三辅助图形。
本实施例中，如图3所示，栅电连接图形103还可以位于，第一栅极图形101远离第二栅极图形102的一侧，以及，第二栅极图形102远离第一栅极图形101的一侧。也就是说，栅电连接图形103还布局在标准单元版图模板的顶部和底部，这样，可以进一步地增加标准单元版图模板适用的场景，以便于利用该标准单元版图进行更为复杂的版图设计。
标准单元版图模板还可以包括：第一阱连接图形131，位于第一阱区I，用于定义第一阱插塞(plug)；第二阱连接图形132，位于第二阱区II，用于定义第二阱插塞。其中，第一阱连接图形131位于第一阱区I远离第二阱区II的边缘，第二阱连接图形132位于第二阱区II远离第一阱区I的边缘。
本实施例中，沿第一方向Y上，标准单元版图模板具有远离第二阱区II的第二边界B2。在利用该标准单元版图模板设计版图时，两个电路版图可相对于第二边界B2的轴对称。更具体地，两个电路版图共用第二边界B2，定义一电路版图的第一阱区I朝向第二边界B2的边界为第三边界，定义另一电路版图的第一阱区I朝向第二边界B2的边界为第四边界，且第二边界B2位于第三边界与第四边界之间的正中间位置。
具体地，可基于版图设计规则(Layout Design Rule，LDR)来设计标准单元版图模板。例如：每个标准单元版图模板的高度相同；标准单元版图模板包括所有的设计规则和布线指南；需要考虑标准单元版图模板的边界，以确保将不同的标准单元版图模板放置在一起时能够通过DRC(Design Rule Check)以及版图原理图一致性检查(Layout VersusSchematics，LVS)；为了便于块级布线(block level routing)，还需要考虑标准单元版图模板的输入/输出位置。
此外，还可以考虑P/N比例以及标准单元延时参数(tPD)来设计标准单元版图模板。
本实施例提供一种标准单元版图模板，版图工程师可利用该标准单元版图模板设计版图。由于标准单元版图模板中布局有栅电连接图形，该栅电连接图形用于定义与第一栅极和/或第二栅极同层设置的栅电连接结构，可利用该栅电连接结构与第一栅极和/或第二栅极的电连接因此无需设置实现上下层电连接的接触孔结构，从而减小了相应半导体结构的电连接路径的电阻，进而减小半导体结构对应的电路结构的功耗，改善RC延迟效应。
另外，本实施例提供的标准单元版图模板，无需为定义与第一栅极和/或第二栅极电连接的图形层(即M0)预留空间位置，因而能够减小利用该标准单元版图模板设计的电路版图的面积，例如可减小电路版图中逻辑区的面积；此外，版图工程师利用该标准单元版图模板设计版图时，可将为定义与第一栅极和/或第二栅极电连接的图形层的面积设计的较小，从而有利于减小版图对应的电路结构的负载。同时，该标准单元版图模板可作为DRAM芯片等其他芯片的版图设计模板，使得相应的电路版图布局更规整，不同的电路版图遵循一致的规则，以优化版图设计，提高版图设计的效率，缩短芯片设计的时间。
本发明另一实施例还提供一种标准单元版图模板，该标准单元版图模板与前一实施例大致相同，主要区别包括：还布局有电源图形。以下将结合附图对本发明另一实施例提供的标准单元版图模板进行详细说明，需要说明的是，与前一实施例相同或者相应的部分，可参考前述实施例的说明，在此不再赘述。
图7为本发明另一实施例提供的标准单元版图模板的一种结构示意图，图8为本发明另一实施例提供的标准单元版图模板的另一结构示意图。
具体地，图7对应的标准单元版图模板可应用于高速存储器，图8对应的标准单元版图模板可应用于低功耗存储器。
结合参考图7及图8，本实施例中，标准单元版图模板还包括：第一电源图形201，用于定义第一电源走线，第一电源走线用于连接第一电源；第二电源图形202，用于定义第二电源走线，第二电源走线用于连接第二电源，且第一电源的电压大于第二电源的电压；其中，在沿第一方向Y上，第一电源图形201的宽度大于第二电源图形202的宽度。
具体地，第一阱区I定义PMOS管的阱，第二阱区II定义NMOS管的阱。由于PMOS管与NMOS管的宽度尺寸一般是2:1，因此用来为PMOS管供电的第一电源走线比用来为NMOS管供电的第二电源走线更宽。
在一个例子中，如图8所示，标准单元版图模板可以包括：第三电源图形203，用于定义第三电源走线，第三电源走线用于连接第三电源；第四电源图形204，用于定义第四电源走线，第四电源走线用于连接第四电源，且第三电源的电压大于第四电源的电压。在沿第一方向Y上，第三电源图形203的宽度大于第四电源图形204的宽度。
标准单元版图模板还可以包括：信号线图形205，用于定义信号线，且信号线图形205的数量为至少两个，一信号线图形205与第一阱区I对应，另一信号线图形205与第二阱区II对应。每一信号线图形205对应的区域内可布局多条信号线。
在利用标准单元版图模板设计版图时，若对应的电路结构需要至少两种高电平电源，则可利用信号线图形205定义的区域内的至少两条相邻信号线合并，作为连接第二种高电平电源的电源走线。这样，工作在不同电源域下的电路版图可同排放置，即可相邻排布；由于第一种高电平电源的电源走线由第一电源图形201定义，第二种高电平电源的电源走线由信号线图形205定义的区域内的至少两条相邻信号线合并，因此这两种电源的电源走线不会出现在同一条通道(即track)上，因此不会出现短路的问题，从而进一步提高了标准单元版图模板的应用场景。
此外，标准单元版图模板内还可布局设计金属开关图形，通过该金属开关图形使得该标准单元版图模板可适用于如下两种应用场景：
一、该金属开关图形与电源走线连接，金属开关图形定义的结构连接的其他电路结构与电源连接，从而实现第一种电路功能；二、该金属开关图形与信号走线连接，金属开关图形定义的结构连接的其他电路结构与信号走线连接，从而实现第二种电路功能。
具体地，标准单元版图模板包括：电源图形，用于定义电源走线，该电源走线用于连接电源；信号图形207，用于定义信号走线；第一选通图形208，用于定义第一选通开关，第一选通开关用于实现与电源走线的电连接或者断开；第二选通图形209，用于定义第二选通开关，第二选通开关用于实现与信号走线的电连接或者断开；其中，信号图形207、第一选通图形208以及第二选通图形209位于电源图形的同一侧。
电源图形可以包括第一电源图形201或者第二电源图形202中的至少一者。第一选通图形208以及第二选通图形209构成金属开关图形，第一选通图形208和第二选通图形209中的一者参与实际布线，例如，第一选通图形208参与布线且第二选通图形209不参与布线，则第一选通开关连接电源走线且第二选通开关断开；第一选通图形208不参与布线且第二选通图形209参与布线，则第一选通开关断开且第二选通开关连接信号走线。
本实施例中，信号图形207包括：沿第三方向排布的两个子信号图形217，且两个子信号图形217之间具有间隔；第一选通图形208与其中一子信号图形217相连，且第一选通图形208位于子信号图形217与电源图形之间；第二选通图形209位于两个子信号图形217之间，且在平行于第三方向上，第二选通图形209的长度大于或等于间隔的长度。其中，第三方向可以与第二方向X相同。
可以理解的是，在其他实施例中，信号图形也可以仅包括单个子信号图形。
本实施例提供的标准单元版图模板，通过合理布局电源图形、信号图形、第一选通图形以及第二选通图形，进一步地增加标准单元版图模板的可应用场景。具体地，考虑到实际芯片设计中，可冗余的根据标准单元版图模板调节实际的版图，例如通过第一选通图形或者第二选通图形以改变版图对应的电路结构，从而调整电路结构对应的延时参数。
本发明又一实施例还提供一种标准单元版图模板，与前述实施例大致相同，主要区别包括：前述实施例提供的标准单元版图模板可用于人工布线(custom layout，即自定义布局)，本实施例提供的标准单元版图模板可应用自动布线，即可采用全芯片的自动化物理设计(auto-PR，place route)以利用标准单元版图模板进行版图布局。图9为本发明又一实施例提供的标准单元版图模板的一种结构示意图。
以下将结合附图对本发明又一实施例提供的标准单元版图模板进行详细说明，需要说明的是，与前述实施例相同或者相应的部分，以下将不做详细赘述。
参考图9，本实施例中，标准单元版图模板还包括：金属层图形30，金属层图形30横跨栅电连接图形103、第一栅极图形102和/或第二栅极图形102，用于定义金属层，金属层位于第一栅极与第二栅极的上层，以电连接第一栅极和/或第二栅极。
需要说明的是，若标准单元版图模板还包括第一栅极延伸图形111和第二栅极延伸图形112，则金属层图形30横跨栅电连接图形103、第一栅极图形101和/或第二栅极图形102实际指的是：金属层图形30横跨栅电连接图形103、第一栅极延伸图形111和/或第二栅极延伸图形112。
具体地，金属层为实现自动布线提供条件。本实施例中，以金属层电连接第一栅极以及第二栅极作为示例，则金属层图形30横跨第一栅极延伸图形111、栅电连接图形103以及第二栅极延伸图形112。可以理解的是，若金属层仅电连接第一栅极，则金属层图形30与第一栅极延伸图形111交叠区域对应布局接触孔结构，该金属层图形30定义的金属层结构与第一栅极电连接；若金属层仅电连接第二栅极，则金属层图形30与第二栅极延伸图形112交叠区域对应布局接触孔结构，该金属层图形30定义的金属层结构与第二栅极电连接。
标准单元版图模板具有自定义布局区域AA，第一阱区I和第二阱区II位于自定义布局区域AA内，且金属层图形30的部分图形位于自定义布局区域AA内，其余部分图形位于自定义布局区域AA外。
具体地，金属层图形30包括：第一金属层图形31，第一金属层图形31沿第一方向Y延伸，且与栅电连接图形103、第一栅极延伸图形111和/或第二栅极延伸图形112具有重叠部分；第二金属层图形32，与第一金属层图形31连接且沿第二方向X延伸至自定义布局区域AA外；第三金属层图形33，位于自定义布局区域AA外且与第二金属层图形32连接，第三金属层图形33沿第一方向Y延伸。
需要说明的是，在其他实施例中，若标准单元版图模板未布局第一栅极延伸图形和第二栅极延伸图形，则金属层图形横跨栅电连接图形、第一栅极图形和/或第二栅极图形，即金属层图形与第一栅极图形和/或第二栅极图形具有重叠部分。
本实施例提供的标准单元版图模板，通过布局金属层图形，为实现自动化布局提供条件。
本发明再一实施例还提供一种半导体结构，可利用上述实施例提供的标准单元版图模板制作。图10为本发明再一实施例提供的半导体结构的俯视结构示意图，图11为图10中沿CC1方向的一种剖面结构示意图。
参考图10及图11，本实施例中，半导体结构包括：基底400，基底400内具有沿第一方向排布的第一阱41和第二阱42；第一栅极401，位于第一阱41的基底400上且沿第一方向Y延伸；第二栅极402，位于第二阱42的基底400上且沿第一方向Y延伸；栅电连接结构403，位于基底400上，且与第一栅极401以及第二栅极402同层设置，以电连接第一栅极401和/或第二栅极402。
半导体结构可以为DRAM、SRAM、MRAM、FeRAM、PCRAM、HBM存储器、NAND闪存或者NOR闪存等存储器。
由于栅电连接结构403与第一栅极401以及第二栅极402处于同层，因此无需设置为实现上下层电连接的接触孔结构，就能够实现栅电连接结构403与第一栅极401或者第二栅极402之间的电连接，与栅电连接结构位于第一栅极和第二栅极上方的方案相比，本实施例能够缩短栅电连接结构403与第一栅极401之间的电连接路径，缩短栅电连接结构403与第二栅极402之间的电连接路径，从而减小电连接路径对应的电阻，进而降低半导体结构的功耗且改善RC延迟效应。
具体地，可以在形成第一栅极401和/或第二栅极402的工艺步骤中，同时形成栅电连接结构403。相应的，栅电连接结构403顶部可以与第一栅极401顶部以及第二栅极402顶部齐平。此外，栅电连接结构403底部也可以与第一栅极401底部以及第二栅极402底部齐平，这样，栅电连接结构403具有相对较厚的厚度，从而有利于减小栅电连接结构403的整体电阻，从而进一步减小半导体结构的功耗以及RC延迟效应。可以理解的是，此处的“顶部”指的是远离基底400的顶面，此处的“底部”指的是朝向基底400的底面。
此外，本实施例中，栅电连接结构403的材料也可以为与第一栅极401以及第二栅极402的材料相同。在一个具体例子中，栅电连接结构403的材料、第一栅极401的材料以及第二栅极402的材料均为多晶硅；一般的，多晶硅的电阻率较金属的电阻率更低，例如多晶硅的电阻率比铜的电阻率更低，因此采用多晶硅作为栅电连接结构403的材料，能够进一步地降低电连接路径的电阻，从而进一步降低半导体结构的功耗。
本实施例中，半导体结构还可以包括：第一辅助栅极411，与第一栅极401端部相连，且沿第二方向X延伸；第二辅助栅极412，与第二栅极402端部相连，且沿第二方向X延伸。其中，第一辅助栅极411与第一栅极401同层设置且材料相同，第二辅助栅极412与第二栅极402同层设置且材料相同。且在沿第二方向X上，第一辅助栅极411的宽度大于第一栅极401的宽度，第二辅助栅极412的宽度大于第二栅极402的宽度。第一辅助栅极411的设置，有利于增加第一栅极401与栅电连接结构403电连接的工艺窗口(process window)；第二辅助栅极412的设置，有利于增加第二栅极402与栅电连接结构403电连接的工艺窗口，从而降低工艺对准精度的需求，降低半导体结构的制作难度。
本实施例中，栅电连接结构403包括至少两个电连接结构，且每个电连接结构均沿第二方向X延伸，且第二方向X与第一方向Y不同。
具体地，至少两个电连接结构包括：第一电连接结构413，位于第一阱41的基底400上，第一电连接结构413与第一栅极401以及第二栅极402同层设置；第二电连接结构423，位于第二阱42的基底400上，第二电连接结构423与第一栅极401以及第二栅极402同层设置。
第一电连接结构413可用于通过第一辅助栅极411电连接第一栅极401，第二电连接结构423可用于通过第二辅助栅极412电连接第二栅极402。
图12为本实施例提供的半导体结构的另一种剖面结构示意图。
参考图12，栅电连接结构403还可以包括：第一辅助电连接结构433，位于第一栅极401与朝向第一栅极401的电连接结构之间，以电连接第一栅极401与朝向第一栅极401的电连接结构；第二辅助电连接结构443，位于第二栅极402与朝向第二栅极402的电连接结构之间，以电连接第二栅极402与朝向第二栅极的电连接结构。
更具体地，第一辅助电连接结构433与第一电连接结构413以及第一辅助栅极411相接触且电连接，第二辅助电连接结构443与第二电连接结构423以及第二辅助栅极412相接触且电连接。
第一辅助电连接结构433以及第二辅助电连接结构443与第一栅极401以及第二栅极402处于同层。
图13为本实施例提供的半导体结构的又一种剖面结构示意图。
参考图13，本实施例中，栅电连接结构403还可以包括：第三辅助电连接结构453，位于相邻的电连接结构之间，以电连接相邻的电连接结构。这样，该半导体结构对应的具体电路为相邻的电连接结构电连接。
在另一些实施例中，栅电连接结构可以既包括第一辅助电连接结构和第二辅助电连接结构，又包括第三辅助电连接结构。
可以理解的是，在其他实施例中，栅电连接结构也可以仅包括一个电连接结构，且根据半导体结构对应的具体电路结构，该电连接结构可以与第一栅极电连接，或者，该电连接结构可以与第二栅极电连接，或者，该电连接结构与第一栅极以及第二栅极电连接。
本实施例提供的半导体结构的技术方案中，可通过同层设置的栅电连接结构403实现与第一栅极401和/或第二栅极402的电连接，既减小了电连接路径，又无需设置具有大电阻的接触孔结构，因此有利于减小半导体结构的电阻，从而减小半导体结构的功耗以及RC延迟效应。半导体结构为存储器，则还能够提高存储器的存储速度。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种标准单元版图模板，其特征在于，包括：
沿第一方向排布的第一阱区和第二阱区；
第一栅极图形，位于所述第一阱区且沿所述第一方向延伸，用于定义第一栅极；
第二栅极图形，位于所述第二阱区且沿所述第一方向延伸，用于定义第二栅极；
栅电连接图形，位于所述第一栅极图形与所述第二栅极图形之间，用于定义栅电连接结构，所述栅电连接结构与所述第一栅极以及所述第二栅极同层设置，以电连接所述第一栅极和/或所述第二栅极；
所述栅电连接图形包括：至少两条相间隔的电连接图形，且每条所述电连接图形均沿第二方向延伸，所述第二方向与所述第一方向不同，每一所述电连接图形用于定义一电连接结构。
2.如权利要求1所述的标准单元版图模板，其特征在于，至少两条相间隔的所述电连接图形包括：
第一电连接图形，位于所述第一阱区，用于定义第一电连接结构，以电连接所述第一栅极；
第二电连接图形，位于所述第二阱区，用于定义第二电连接结构，以电连接所述第二栅极。
3.如权利要求1所述的标准单元版图模板，其特征在于，所述栅电连接图形还包括：
第一辅助图形，连接所述第一栅极图形与朝向所述第一栅极图形的所述电连接图形，用于定义第一辅助电连接结构，以电连接所述第一栅极与朝向所述第一栅极的所述电连接结构；
第二辅助图形，连接所述第二栅极图形与朝向所述第二栅极图形的所述电连接图形，用于定义第二辅助电连接结构，以电连接所述第二栅极与朝向所述第二栅极的所述电连接结构。
4.如权利要求1所述的标准单元版图模板，其特征在于，所述栅电连接图形还包括：
第三辅助图形，位于相邻的所述电连接图形之间，用于定义第三辅助电连接结构，以电连接相邻的所述电连接结构。
5.如权利要求1所述的标准单元版图模板，其特征在于，所述栅电连接图形包括：一条电连接图形，且所述电连接图形沿第二方向延伸，所述第二方向与所述第一方向不同。
6.如权利要求5所述的标准单元版图模板，其特征在于，部分所述电连接图形位于所述第一阱区，剩余部分所述电连接图形位于所述第二阱区。
7.如权利要求1所述的标准单元版图模板，其特征在于，所述栅电连接图形还位于，所述第一栅极图形远离所述第二栅极图形的一侧，以及，位于所述第二栅极图形远离所述第一栅极图形的一侧。
8.如权利要求1所述的标准单元版图模板，其特征在于，还包括：
金属层图形，所述金属层图形横跨所述栅电连接图形、所述第一栅极图形和/或所述第二栅极图形，用于定义金属层，所述金属层位于所述第一栅极与所述第二栅极的上层，以电连接所述第一栅极和/或所述第二栅极。
9.如权利要求1所述的标准单元版图模板，其特征在于，所述第一阱区包括：第一MOS区，且所述第一栅极图形横跨所述第一MOS区；
所述第二阱区包括：第二MOS区，且所述第二栅极图形横跨所述第二MOS区；
所述标准单元版图模板还包括：中间区，所述中间区位于所述第一MOS区与所述第二MOS区之间，其中，所述栅电连接图形位于所述中间区。
10.如权利要求9所述的标准单元版图模板，其特征在于，所述第一阱区具有朝向所述第二阱区的第一边界，且所述第一边界位于所述中间区的正中间位置。
11.如权利要求1所述的标准单元版图模板，其特征在于，还包括：
第一电源图形，用于定义第一电源走线，所述第一电源走线用于连接第一电源；
第二电源图形，用于定义第二电源走线，所述第二电源走线用于连接第二电源，且所述第一电源的电压大于所述第二电源的电压；
其中，在沿所述第一方向上，所述第一电源图形的宽度大于所述第二电源图形的宽度。
12.如权利要求1所述的标准单元版图模板，其特征在于，还包括：
电源图形，用于定义电源走线，所述电源走线用于连接电源；
信号图形，用于定义信号走线，所述信号走线用于连接信号；
第一选通图形，用于定义第一选通开关，所述第一选通开关用于实现与所述电源走线的电连接或者断开；
第二选通图形，用于定义第二选通开关，所述第二选通开关用于实现与所述信号走线的电连接或者断开；其中，所述信号图形、所述第一选通图形以及所述第二选通图形位于所述电源图形的同一侧。
13.一种半导体结构，其特征在于，包括：
基底，所述基底内具有沿第一方向排布的第一阱和第二阱；
第一栅极，位于所述第一阱的所述基底上且沿所述第一方向延伸；
第二栅极，位于所述第二阱的所述基底上且沿所述第一方向延伸；
栅电连接结构，位于所述基底上，且与所述第一栅极以及所述第二栅极同层设置，以电连接所述第一栅极和/或所述第二栅极；
所述栅电连接结构包括：至少两个电连接结构，且每个所述电连接结构均沿第二方向延伸，所述第二方向与所述第一方向不同。
14.如权利要求13所述的半导体结构，其特征在于，至少两个所述电连接结构包括：
第一电连接结构，位于所述第一阱的所述基底上；
第二电连接结构，位于所述第二阱的所述基底上。
15.如权利要求13所述的半导体结构，其特征在于，所述栅电连接结构还包括：
第一辅助电连接结构，位于所述第一栅极与朝向所述第一栅极的所述电连接结构之间，以电连接所述第一栅极与朝向所述第一栅极的所述电连接结构；
第二辅助电连接结构，位于所述第二栅极与朝向所述第二栅极的所述电连接结构之间，以电连接所述第二栅极与朝向所述第二栅极的所述电连接结构。
16.如权利要求13所述的半导体结构，其特征在于，所述栅电连接结构还包括：第三辅助电连接结构，位于相邻的所述电连接结构之间，以电连接相邻的所述电连接结构。
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