JPH0555382A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、例えばゲートアレイ、スタンダード
セル等、例えば基本セル、標準セル等のと呼ばれる集積
回路用セルが所定の方向に多数並ぶ構造を有する半導体
集積回路に関し、チップ面積を小さくすることに役立
ち、かつ多数の集積回路用セルが並べられた場合にも対
処することができるように電源線、接地線を工夫する。 【構成】多数の集積回路用セルが並べられた方向に延び
るこれら多数の集積回路用セルに共通の電源線及び／又
は接地線の配線層とは異なる配線層に、この電源線及び
／又は接地線とそれぞれ接続され、これらと同じ方向に
延びる第２の電源線及び／又は第２の接地線を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばゲートアレイや
スタンダードセル等、基本セル、標準セル等と呼ばれる
集積回路用セルが所定の方向に多数並ぶ構造を有する半
導体集積回路に関する。

【０００２】

【従来の技術】従来、ＬＳＩチップを効率的に構成する
ため、基本論理回路を作るための基本セルが所定の方向
に何列にも亘って多数並ぶように配列されるとともに各
列間に配線のためのスペースを設けたウエハを標準的に
用意しておき配線パターンを定めることによりカスタマ
イズするゲートアレイと呼ばれる方式や、基本論理回路
を組合せて作った少し複雑な論理回路を最適設計してコ
ンピュータのライブラリに標準セルとして登録してお
き、ＬＳＩを設計する際にライブラリにある各種の標準
セルを組合せて所定の機能を有する回路を実現するスタ
ンダードセル方式等が採用されている。このスタンダー
ドセル方式においても、通常、各列間に配線のためのス
ペースを設けながら各種の標準セルが所定の方向に何列
にも亘って配置される。

【０００３】図２は、上記基本セル、標準セル等と呼ば
れる集積回路用セルの一例を示した模式図である。図２
に示す集積回路用セル１０には、所定の機能を有するよ
うにトランジスタ、抵抗等が形成されるとともに、その
回路構成、機能に係らず、各種の集積回路用セル１０の
互いに同一の位置に電源線１２、接地線１４が形成され
ている。

【０００４】図３は多数の集積回路用セルを基板上に配
列した状態を表わした図である。各集積回路用セル１０
は互いに同一の位置に電源線１２、接地線１４が形成さ
れているため、基板１６上に互いにこの図の横方向に並
べられた各集積回路用セル１０の電源線１２、接地線１
４はそのまま互いに接続され、各セル列を構成する多数
の集積回路用セル１０に共通の電源線、接地線がこの図
の横方向に直線的に延びるように形成されることとな
る。

【０００５】

【発明が解決しようとする課題】ここで、各横一列にい
くつの集積回路用セル１０が配置されるか、もしくは多
数配列された集積回路セル１０のうち実際にいくつ使用
されるかは、カスタマイズされるまでは不明であり、ま
たそれまでは必要とされる動作速度も不明である。

【０００６】したがって、上記電源線１２、接地線１４
の線幅をどのように定められるかが問題となる。例えば
図３に示す列１８のように一列内に非常に多数の集積回
路用セル１０が並んでも各集積回路用セル１０を十分な
速度で駆動できるように広幅の電源線、接地線を用意す
ることが考えられる。ところが、カスタマイズの際に、
図３に示す列２０のように一列に少数の集積回路用セル
１０しか並べられない場合もあり、また動作速度が遅く
てもよい場合もあり、これらの場合には電源線１２、接
地線１４は必要以上に幅広となり、無駄にチップ面積が
広がってしまう結果となる。

【０００７】一方、この集積回路用セル１０がある程度
の数だけ配列され、かつある程度の動作速度でよい場合
には十分な動作が保証されるが、それを越えて多数の集
積回路用セル１０が配列され、あるいはさらに高速動作
が要求される場合は線の太さが足りない程度の線幅の電
源線２４、接地線２６を組み込むことも考えられる。こ
の場合、通常は、この線幅を狭く形成したことによりチ
ップ面積が狭められることとなるが、この狭く形成され
た電源線１２、接地線１４では動作が保証されない程度
に集積回路用セル１０が並び、あるいは高速動作が要求
される場合に問題が生じる。

【０００８】図４は、この問題の解決方法の一例を示し
た模式図である。半導体チップ上に配列された多数の集
積回路用セル１０からなる図の横に延びる各列がその途
中で列２４と列２６とに分断され、複数の列に跨る、図
の縦方向に延びる電源線２８が列２４と列２６とに分け
て形成されている（接地線は明示されていないが同様で
ある）。

【０００９】このようにセル列を分割して１つのセル列
の長さを短くすることにより列２４、２６内に延びる電
源線、接地線の線幅の狭さが補償されるが、この場合図
４の縦に延びる各列間をつなぐ電源線２８を複数本配線
する必要を生じ、これによりやはりチップの寸法が大き
くなってしまうという問題がある。本発明は、上記事情
に鑑み、互いに所定の方向に並ぶ多数の集積回路用セル
を備えた半導体集積回路において、チップ面積が無駄に
広がってしまうことを防止すると共に、多数の集積回路
用セルが並べられた場合にも対処できるように電源線、
接地線が工夫された半導体集積回路を提供することを目
的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体集積回路は、所定の方向に延びる互い
に共通の電源線及び／又は接地線を有する、互いに上記
所定の方向に並ぶ多数の集積回路用セルを備えた半導体
集積回路において、上記電源線及び／又は接地線の配線
層とは異なる配線層に、上記電源線又は接地線とそれぞ
れ接続された、上記所定の方向に延びる第２の電源線及
び／又は第２の接地線を備えたことを特徴とするもので
ある。

【００１１】

【作用】本発明は、例えばライブラリ等に登録しておく
集積回路用セルもしくは最初に作り込んでおく集積回路
用セル自体には、１つの列に最大限に集積回路用セルが
並ぶことを予定し、かつ、仕様内の最高の動作速度が保
証される線幅の電源線や接地線ではなく、例えばその半
分の数だけ集積回路用セルが並びかつ動作速度もやや劣
る程度の線幅の電源線、接地線が備えられており、それ
以上に集積回路用セルが並べられる場合もしくは高速の
動作速度が要求される場合に、上記電源線、接地線が配
線されている配線層とは異なる配線層に、集積回路用セ
ルが並ぶ方向に延びる第２の電源線、第２の接地線を備
えたものであり、これにより本来の集積回路用チップを
構成する電源ライン、接地ラインの線幅が狭められ、こ
れによりチップ面積の減少化が図られ、また第２の電源
線、第２の接地線を備えたことにより１つの列にさらに
多数の集積回路素子が配列された場合やさらに高速の動
作速度が求められた場合であってもこれに対処した半導
体集積回路が実現されることとなる。

【００１２】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の半導体集積回路の一実施例に係る１つの
集積回路用セルを略示した図である。この集積回路用セ
ル３０には、電源線３２、接地線３４が配線層の第１層
に形成されている。この電源線３２、接地線３４は、こ
の集積回路用セル３０がある程度の数だけ配列され、か
つある程度の動作速度でよい場合には十分な動作が保証
されるが、それを越えて多数の集積回路用セル３０が配
列され、あるいはさらに高速動作が要求される場合は線
の太さが足りなくなる程度の幅の線で形成されている。
このため、チップ面積が狭められることとなる。

【００１３】ここで、もともと作り込まれている上記電
源線３２、接地線３４では動作が保証されない程度に集
積回路用セル３０が並びあるいは高速動作が要求される
場合は、配線層の第３層に、多数の集積回路用セル３０
の配列方向に延びる第２の電源線３６、第２の接地線３
８が配線されるとともにこれら第２の電源線３６、第２
の接地線３８がそれぞれスルーホール４０、４２を介し
て第１層にある電源線３２、接地線３４と接続され、こ
れにより電源線３２、接地線３４を幅の太い線で構成し
た場合と同様となり、多数の集積回路用セルが配列され
または高速動作が要求される場合であっても十分に対処
できることとなる。

【００１４】なお、上記実施例では、もともと作り込ま
れている電源線、接地線は第１層に配線され、必要に応
じて形成される第２の電源線、第２の接地線は第３層に
配線されるとしたが、これらは第１層、第３層である必
要はなく、互いに異なる層に配線されればよい。また、
上記電源線、接地線と第２の電源線、第２の接地線はそ
の線の太さは互いに同一である必要ではなく、第２の電
源線、第２の接地線は適応的にその線の太さが変更され
たものであってもよい。

【００１５】また、図１に示す実施例では、第１層に配
線された電源線、接地線と第３層に配線された第２の電
源線、第２の接地線とはその平面図上においてその一部
が互いに重なるように配線されているが、これらは完全
に重ねられていてもよく、また電源線と第２の電源線、
接地線と第２の接地線が電気的に接続する部分を除き重
ならずに配線されていてもよい。

【００１６】さらに上記実施例では、第２の電源線、第
２の接地線の双方が配線された例であるが、例えば接地
線については各集積回路用セルに十分な線幅の接地線を
作り込んでおき、電源線のみについて上記のように必要
に応じて第２の電源線を配線する等、電源線、接地線の
一方についてのみ二重に配線してもよい。

【００１７】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、集積回路用セルに予め作り込まれた電源線、
接地線ではその線幅等が不足する場合に、該電源線、接
地線の配線層とは異なる配線層に、該電源線、接地線の
延びる方向に延びる第２の電源線、第２の接地線を配線
したものであるため、従来と同規模の回路をより小さい
チップ内に収納することができると共に、例えば多数の
集積回路用セルが配列された場合、より高速な動作が要
求される場合にも十分に対処したものとなる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の一実施例に係る１つ
の集積回路用セルを略示した図である。

【図２】集積回路用セルの一例を示した模式図である。

【図３】多数の集積回路用セルを基板上に配列した状態
を表わした図である。

【図４】従来の半導体チップの一例の模式図である。

【符号の説明】

１０、３０ 集積回路用セル １２、３２ 電源線 １４、３４ 接地線 ３６ 第２の電源線 ３８ 第２の接地線

Claims (1)

【特許請求の範囲】
1. 【請求項１】 所定の方向に延びる互いに共通の電源線
   及び／又は接地線を有する、互いに前記所定の方向に並
   ぶ多数の集積回路用セルを備えた半導体集積回路におい
   て、 前記電源線及び／又は接地線の配線層とは異なる配線層
   に、前記電源線又は接地線とそれぞれ接続された、前記
   所定の方向に延びる第２の電源線及び／又は第２の接地
   線を備えたことを特徴とする半導体集積回路。