KR20070056467A - 반도체 소자의 게이트 산화막 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 게이트 산화막 형성방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 상에 셀 영역의 소정 영역을 노출시키는 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 셀 영역의 반도체 기판 상에 소정깊이를 갖는 트렌치를 형성하는 단계; 및 반도체 기판 상에 트리메틸알루미늄과 트리스(t-알콕시)실라놀을 공급하여 제1 게이트 산화막을 형성하는 단계를 포함한다.
급속기상증착방법, 촉매층, 게이트 산화막
Description
도 1은 종래 기술에 따른 리세스 채널용 트렌치 구조를 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 6은 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 7은 본 발명에 따른 게이트 산화막 형성하는 공정의 반응 원리를 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
220 : 반도체 기판 250 : 제1 산화막
255 : 제2 산화막 270 : 제1 게이트 산화막
280 : 제2 게이트 산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
최근 디램(DRAM) 셀의 고집적화로 인하여 소자의 디자인 룰이 작아짐에 따라, 셀 트랜지스터의 크기가 감소되고 있고, 트랜지스터의 채널 길이 또한 짧아지고 있다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 따라서 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 트렌치를 갖는 반도체 소자가 제안되어 있다.
도 1은 종래 기술에 따른 리세스 트렌치를 갖는 반도체 소자를 나타내보인 도면이다.
도 1을 참조하면, 셀 영역(A) 및 주변회로영역(B)을 포함하는 반도체 기판(100)을 일정 깊이만큼 식각하여 리세스 채널용 트렌치(105)를 형성한다. 그리고 리세스 채널용 트렌치(105)를 포함하는 반도체 기판(100) 위에 게이트 산화막(110)을 형성한다. 그리고 도면에 도시하지는 않았지만, 상기 리세스 채널용 트렌치(105)와 중첩하는 게이트 스택을 형성한다. 여기서 게이트 스택은 도전막 패턴, 금속막패턴 및 하드마스크막 패턴이 순차적으로 적층된 구조로 형성할 수 있다. 그러면 상기 반도체 기판(100)이 리세스된 길이만큼 유효 채널 길이가 증가되어 디램 셀의 리프레시 특성 저하를 방지할 수 있다.
한편, 반도체 기판(100)과 도전막 패턴을 전기적으로 절연시키는 역할을 하는 게이트 산화막(110)은 통상적으로 건식 산화방법, 예를 들어 열산화 또는 화학기상증착을 이용하여 형성하고 있다. 그러나 이러한 건식 산화방법을 이용할 경우, 리세스 채널용 트렌치(105)가 형성된 셀 영역(A)에서는 트렌치형 구조로 인해 게이 트 산화막(110)의 두께가 균일하게 형성되지 않고, 특히 리세스 채널용 트렌치(105)의 상부모서리 부분(120)에는 게이트 산화막(120)의 두께가 얇게 형성된다. 이렇게 리세스 채널용 트렌치(105)의 상부모서리 부분(120)에 게이트 산화막(110)이 얇은 두께로 형성될 경우, 이후 이 부분에 전기적 스트레스가 집중되면서 누설전류가 발생하게 되고, 이에 따라 문턱전압이 감소하여 소자의 전기적 특성이 열화되는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 리세스 채널용 트렌치 구조에서 게이트 산화막 형성방법을 개선하여 리세스 채널용 트렌치 구조에서 게이트 산화막이 균일하게 형성할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 상에 상기 셀 영역의 소정 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 셀 영역의 반도체 기판 상에 소정깊이를 갖는 트렌치를 형성하는 단계; 및 상기 반도체 기판 상에 트리메틸알루미늄과 트리스(t-알콕시)실라놀을 공급하여 제1 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 게이트 산화막을 형성하는 단계 이후에,
상기 셀 영역을 차단하는 마스크막 패턴을 형성하고, 상기 주변회로영역의 제1 게이트 산화막을 소정 두께만큼 제거한 후, 상기 마스크막 패턴을 제거하는 단계; 및 상기 반도체 기판 상에 트리메틸알루미늄과 트리스(t-알콕시)실라놀을 공급하여 셀 영역에 제2 게이트 산화막을 형성하고, 주변회로영역에는 제3 게이트 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 제1 내지 제3 게이트 산화막은 급속기상증착(RVD)방법을 이용하여 형성하는 것이 바람직하다.
상기 급속기상증착(RVD)방법은, 1-20 Torr의 증착압력과 150-300??의 온도에서 진행하는 것이 바람직하다.
상기 트리스(t-알콕시)실라놀은 트리스(t-부톡시)실라놀 또는 트리스(t-펜톡시)실라놀인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 6은 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 7은 본 발명에 따른 게이트 산화막을 형성하는 공정의 반응 원리를 나타내는 도면이다.
먼저 도 2를 참조하면, 셀 영역(200) 및 주변회로영역(210)을 포함하는 반도 체 기판(220) 상에 감광막을 도포 및 패터닝하여 반도체 기판(220)의 셀 영역(200)의 소정영역을 노출해 리세스 채널 형성영역을 정의하는 감광막 패턴(230)을 형성한다.
다음에 도 3을 참조하면, 상기 감광막 패턴(230)을 마스크로 한 식각공정을 수행하여 셀 영역(200)의 반도체 기판(220) 내부에 소정 깊이를 갖는 리세스 채널용 트렌치(240)를 형성한다. 여기서 식각공정은 플라즈마를 이용한 건식식각방법으로 진행할 수 있다.
다음에 도 4를 참조하면, 반도체 기판(220) 상에 트리메틸알루미늄(TMAl; Tri-Methyl Aluminum)과 트리스(t-알콕시)실라놀(Tris(t-alchoxy) Silanol)을 공급하여 셀 영역 및 주변회로영역에 제1 게이트 산화막(250)을 형성한다. 여기서 제1 게이트 산화막(250)은 셀 영역 및 주변회로영역 모두 동일한 두께로 형성하며, 대략 50??의 두께로 형성할 수 있다. 이를 위해, 먼저 반도체 기판(220) 전면에 촉매층(catalytic monolayer)(도시하지 않음)으로서 알루미늄막을 형성하고, 이 촉매층을 시드(seed)로 한 급속기상증착(RVD; Rapid vapor deposition)방법을 이용하여 상기 촉매층을 성장시켜 리세스 채널용 트렌치(240)를 포함하는 반도체 기판(220) 전면에 제1 게이트 산화막(250)을 형성한다.
도 7을 참고로 이러한 급속기상증착(RVD) 방법을 이용한 게이트 산화막의 형성 공정의 구체적인 반응 원리에 관해 살피면 다음과 같다.
도 7을 참조하면, 상기 급속기상증착(RVD) 방법을 통해 게이트 산화막을 형성함에 있어서는, 우선, 게이트 산화막이 형성될 피증착층(700) 상에 기체 상태의 트리메틸알루미늄을 공급한다. 그러면, 상기 피증착층(700)의 실리콘 등과 상기 트리메틸 알루미늄의 알루미늄이 서로 반응하여 상기 피증착층(700)의 표면이 메틸 알루미늄으로 덮이게 된다.
그러고 나서, 상기 메틸 알루미늄으로 덮인 피증착층(700) 상에 기체 상태의 트리스(tert-알콕시)실라놀, 예를 들어, 기체 상태의 트리스(tert-부톡시)실라놀 또는 트리스(tert-펜톡시)실라놀을 공급하면, 상기 트리스(tert-알콕시)실라놀과 상기 피증착층(700)을 덮고 있는 메틸 알루미늄이 서로 반응하여, 상기 메틸 알루미늄의 알루미늄과 상기 트리스(tert-알콕시)실라놀의 산소가 서로 결합한다(도 7의 1 단계 참조).
이 때, 상기 한 분자의 메틸 알루미늄과 한 분자의 트리스(tert-알콕시)실라놀이 서로 반응한 후에도, 상기 알루미늄의 촉매 작용으로 인해 다른 트리스(tert-알콕시)실라놀 분자가 확산을 통해 들어가서, 상기 피증착층(700)을 덮고 있는 알루미늄 및 이와 결합하고 있는 산소 사이에서 추가로 반응해 결합할 수 있기 때문에, 상기 피증착층(700)을 덮고 있는 알루미늄에 단일 분자층의 트리스(tert-알콕시)실라놀 만이 반응, 결합하는 것이 아니라 다수 분자층의 트리스(tert-알콕시)실라놀이 반응, 결합하게 된다(도 7의 2 단계 참조).
상술한 과정을 통해, 피증착층(700)을 덮고 있는 알루미늄에 다수 분자의 트리스(tert-알콕시)실라놀이 반응, 결합하여 실록산 고분자가 형성되면, 이러한 각각의 실록산 고분자가 서로 반응하여 실록산 고분자끼리 가교 결합을 형성하게 되며(도 7의 3 단계 참조), 이러한 가교 결합에 의해, 피증착층(700)을 덮고 있는 알 루미늄에 결합된 실리콘-산소 결합이 모든 영역에 걸쳐 균일한 수로 형성되는 자기 제어적인 성질을 갖게 된다.
이상의 과정을 통해, 피증착층(700) 상에 산소와 결합된 알루미나 형태의 알루미늄막 및 이러한 알루미늄막 상의 산화막이 형성되며(도 7의 4 단계 참조), 이상의 과정을 반복함으로서 원하는 두께로 게이트 산화막을 형성할 수 있다.
그런데, 이러한 반응 원리를 가지는 급속기상증착(RVD) 방법을 통해 산화막을 형성할 경우, 상기 알루미늄의 촉매 작용으로 인해 한 싸이클 당 다수의 분자층이 성장할 수 있어서, 높은 성장속도, 예를 들어 50-150??/cycle의 빠른 증착속도를 가지며 스텝 커버리지(step coverage)가 우수하다. 또한, 종래 기술에서는 셀 영역의 트렌치형 구조로 인해 게이트 산화막의 두께가 균일하게 형성되지 않고, 특히 리세스 채널용 트렌치의 상부모서리 부분의 게이트 산화막이 얇게 형성되어 누설전류가 발생하고 이로 인해 문턱전압이 감소하였지만, 본 발명에 따른 급속기상증착(RVD)방법을 이용할 경우, 촉매층, 예를 들어 알루미늄막에 결합된 실리콘-산소 결합이 모든 영역에 걸쳐 균일한 수로 형성되는 자기 제어적인 성질로 인해 트렌치 구조의 모서리를 포함하여 게이트 산화막이 균일하게 성장할 수 있어 얇은 게이트 산화막이 형성됨에 따라 문턱전압이 감소하는 것을 방지할 수 있다.
한편, 상기 급속기상증착(RVD)방법을 이용한 제1 게이트 산화막(250)의 형성 공정은, 150-300??의 공정온도와 1-20torr의 증착압력에서 형성하는 것이 바람직하다. 이러한 공정 조건은 급속기상증착(RVD) 방법을 통해 가장 빠른 속도로 균일한 두께를 가진 산화막을 형성할 수 있다.
다음에 도 5를 참조하면, 셀 영역(200)을 차단하는 감광막 패턴(260)을 형성한 후, 주변회로영역(210)의 제1 게이트 산화막(250)을 소정 두께, 예를 들어 30??의 두께를 남기고 제거한다. 여기서 주변회로영역(210)의 제1 게이트 산화막(250)은 습식식각 또는 건식식각을 이용하여 제거할 수 있다. 계속해서 셀 영역(200)의 감광막 패턴(260)을 통상의 애슁 공정을 진행하여 제거한다.
다음에 도 6을 참조하면, 반도체 기판(220) 상에 트리메틸알루미늄(TMAl; Tri-Methyl Aluminum)과 트리스(tris-알콕시)실라놀(Tris(t-alchoxy) Silanol)을 공급하여 셀 영역(200)의 제2 게이트 산화막(270) 및 주변회로영역(210)의 제3 게이트 산화막(280)을 형성한다. 여기서 셀 영역(200)의 제2 게이트 산화막(270)은 대략 80??의 두께를 가지도록 형성할 수 있고, 주변회로영역(210)의 제3 게이트 산화막(280)은 대략 40??의 두께로 형성할 수 있다. 이를 위해, 먼저 반도체 기판(220) 전면에 촉매층(catalytic monolayer)으로서 알루미늄막을 형성하고, 이 촉매층을 시드(seed)로 한 급속기상증착(RVD)방법을 이용하여 상기 촉매층을 성장시켜 제2 및 제3 게이트 산화막(270, 280)을 형성한다. 여기서 급속기상증착(RVD) 방법은 도 7에 도시한 게이트 산화막의 형성 공정의 반응과정과 동일하게 진행한다. 여기서 셀 영역의 제2 게이트 산화막과 주변회로영역의 제3 게이트 산화막의 두께를 다르게 형성함으로써 셀 영역과 주변회로영역의 문턱전압을 적절하게 조절할 수 있다.
본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은, 급속기상증착(RVD) 방법을 이용하여 게이트 산화막을 형성함으로써 리세스 채널용 트렌치 구조 에서도 균일한 제1 게이트 산화막을 형성할 수 있어 누설전류에 따라 문턱전압이 감소하는 것을 방지할 수 있다. 또한, 게이트 산화막 형성공정을 두 단계로 나누어 진행하여 셀 영역의 제2 게이트 산화막과 주변회로영역의 제3 게이트 산화막의 두께를 다르게 형성함으로써 셀 영역과 주변회로영역의 문턱전압을 적절하게 조절할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법에 의하면, 급속기상증착방법을 이용하여 게이트 산화막을 형성함으로써 리세스 채널용 트렌치 구조에서도 균일한 게이트 산화막을 형성할 수 있어 누설전류에 따라 문턱전압이 감소하는 것을 방지할 수 있다.
Claims (5)
- 셀 영역 및 주변회로영역을 포함하는 반도체 기판 상에 상기 셀 영역의 소정 영역을 노출시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 셀 영역의 반도체 기판 상에 소정깊이를 갖는 트렌치를 형성하는 단계; 및상기 반도체 기판 상에 트리메틸알루미늄과 트리스(t-알콕시)실라놀을 공급하여 제1 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제1항에 있어서,상기 제1 게이트 산화막을 형성하는 단계 이후에,상기 셀 영역을 차단하는 마스크막 패턴을 형성하고, 상기 주변회로영역의 제1 게이트 산화막을 소정 두께만큼 제거한 후, 상기 마스크막 패턴을 제거하는 단계; 및상기 반도체 기판 상에 트리메틸알루미늄과 트리스(t-알콕시)실라놀을 공급하여 셀 영역에 제2 게이트 산화막을 형성하고, 주변회로영역에는 제3 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제1항에 있어서,상기 제1 내지 제3 게이트 산화막은 급속기상증착(RVD)방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제3항에 있어서,상기 급속기상증착(RVD)방법은, 1-20 Torr의 증착압력과 150-300??의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 트리스(t-알콕시)실라놀은 트리스(t-부톡시)실라놀 또는 트리스(t-펜톡시)실라놀인 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101102542B1 (ko) * | 2008-10-06 | 2012-01-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2005
- 2005-11-29 KR KR1020050115133A patent/KR20070056467A/ko not_active Application Discontinuation
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