JP2010186837A - 半導体装置 - Google Patents

Abstract

【課題】半導体デバイスに対する多様な要求に対し、柔軟に対応することができる半導体デバイスを提供する。
【解決手段】基板（２）と、ゲート絶縁膜（６）を介して基板（２）の上に設けられるゲート電極（３）と、ゲート電極（３）に隣接して配置されるサイドウォール（５）とを具備する半導体装置（１）を構成する。ゲート電極（３）は、引き出し電極部分（３−２）と実効ゲート電極部分（３−１）とを備えることが好ましい。また、引き出し電極部分（３−２）は、第１方向に沿って延伸する素子分離（９）の上に形成され、第１方向に沿った第１側面（１６）（１７）を有する部分とする。実効ゲート電極部分（３−１）は、素子分離（９）で分離される領域の上に形成され、第１側面（１６）（１７）を含む面に交差する面に沿った第２側面を有する部分とする。サイドウォール（５）は、第１側面（１６）（１７）を覆うことなく第２側面を覆うものとする。
【選択図】図１

Description

本発明は、半導体装置に関する。

情報処理技術の進歩に対応した半導体集積回路の高集積化や大規模化の要求が高まってきている。そのような要求に対応した半導体装置の製造に係る微細化技術が知られている（例えば、特許文献１参照）。

特許文献１には、ランダム配線パターンの末端、角部、交差部などの接続ノードを湧出した位相シフトマスクと、その他の領域を露光するための位相シフトマスクを、投影光学系を介して同一レジスト膜に多重露光する技術が開示されている。また、その特許文献１には、任意のパターンを２から４枚の位相シフトマスクに量子化して同じく多重露光する技術が開示されている。特許文献１の技術は、光リソグラフィによる論理ＬＳＩの配線ピッチ縮小を可能としている。その技術により、配線遅延を抑制したＬＳＩを低コストで、かつ、高スループットでの製造可能としている。

微細化されたトランジスタでは、短チャネル効果を制御する上でゲート絶縁膜の容量を増加させる必要がある。従来のトランジスタにおいては、ゲート酸化膜の厚みを低減することで、容量の増加を達成してきた。しかしながら、ゲート酸化膜の薄膜化は、ゲートのリーク電流を増加させることとなる。

半導体集積回路の微細化に伴うリーク電流を抑制するために、をより高い誘電率をもった材料（Ｈｉｇｈ−ｋ）を使用し、より厚い絶縁膜（以下、Ｈｉｇｈ−ｋ膜と記載する）を形成する技術が知られている（例えば、非特許文献１参照）。その非特許文献１には、Ｈｉｇｈ−ｋ膜を備えたトランジスタを適切に製造するために、ゲートラストと呼ばれるトランジスタ作成プロセスが記載されている。非特許文献１には、ゲートラストに対応したトランジスタの製造工程において、ダミーゲートをマスクとしてあらかじめ拡散層や配線を作成した後、そのダミーゲートを除去してＨｉｇｈ−ｋ膜を成膜する技術が開示されている。

国際公開ＷＯ００／２５１８１

Short Course on Low Power System on Chip CMOS Technology Platforms in International Electron Devices Meeting 2005, Chapter :Low Power CMOS Process Technology

情報処理技術の進歩に対応して、半導体集積回路に係る要求も多様なものになってきている。微細化以外の要求としては、例えば、半導体デバイスの製造における歩留まりの向上や、トランジスタの駆動能力の向上などがあげられる。そのような多様な要求に対し、柔軟に対応することができる技術が求められている。

以下に、［発明を実施するための形態］で使用される番号を用いて、［課題を解決するための手段］を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記の課題を解決するために、基板（２）と、前記基板（２）に設けられ、第１方向に沿って延伸する素子分離（９）と、ゲート絶縁膜（６）を介して前記基板（２）の上に設けられるゲート電極（３）と、前記ゲート電極（３）に隣接して配置されるサイドウォール（５）とを具備する半導体装置（１）を構成する。ここにおいて、前記ゲート電極（３）は、引き出し電極部分（３−２）と実効ゲート電極部分（３−１）とを備えることが好ましい。また、前記引き出し電極部分（３−２）は、前記素子分離（９）の上に形成され、前記第１方向に沿った第１側面（１６）（１７）を有することが好ましい。また、前記実効ゲート電極部分（３−１）は、前記素子分離（９）で分離される領域の上に形成され、前記第１側面（１６）（１７）を含む面に交差する面に沿った第２側面を有することが好ましい。ここで、前記サイドウォール（５）は、前記第１側面（１６）（１７）を覆うことなく前記第２側面を覆うものとする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体デバイスに対する多様な要求に対し、柔軟に対応することができる半導体デバイスを提供することが可能となる。

図１は、本実施形態の半導体集積回路１の構成を例示する図である。 図２は、本実施形態の半導体集積回路１の製造に係る第１工程の状態を例示する図である。 図３は、本実施形態の半導体集積回路１の製造に係る第２工程の状態を例示する図である。 図４は、本実施形態の半導体集積回路１の製造に係る第３工程の状態を例示する図である。 図５は、本実施形態の半導体集積回路１の製造に係る第４工程の状態を例示する図である。 図６は、本発明を適用していない半導体集積回路１０１と本実施形態の半導体集積回路１との構成を例示する断面図である。 図７は、本発明を適用していない半導体集積回路１０１を上面から見た状態を例示する平面図である。 図８は、本発明の半導体集積回路１の第２実施形態の構成を例示する断面図である。 図９は、本発明の半導体集積回路１の第３実施形態の構成を例示する断面図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、実施の形態を説明するための図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。以下に述べる本実施形態の半導体集積回路１は、ゲートラストと呼ばれるトランジスタ作成プロセスに対応していることが好ましい。

図１は、本実施形態の半導体集積回路１の構成を例示する図である。図１の（ａ）は、半導体集積回路１を上面から見たときの構成を例示する平面図である。図１の（ｂ）は、図１の（ａ）のＡ−Ａ’における断面を例示する断面図である。図１の（ｃ）は、図１の（ａ）のＢ−Ｂ’における断面を例示する断面図である。

図１の（ａ）に示されているように、半導体集積回路１は、層間絶縁膜４に囲まれたメタルゲート３を備えている。そのメタルゲート３は、ゲート電極部３−１と引き出し電極部３−２とを含んでいる。ゲート電極部３−１は、第１拡散領域１１または第２拡散領域１２の上に形成された領域である。引き出し電極部３−２は、素子分離領域９の上に形成された領域である。

図１の（ｂ）に示されているように、Ａ−Ａ’断面において、半導体集積回路１は、半導体基板２に設けられた複数のトランジスタ１０を備えている。それらのトランジスタ１０の各々は、ソース／ドレイン拡散層として機能する拡散層８と、エクステンション７と、ゲート電極部３−１と、ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）６とを含んでいる。ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）６は、ゲート電極部３−１と半導体基板２との間に設けられている。そのゲート電極部３−１の側面には、サイドウォール５が設けられている。また、トランジスタ１０の側方には、サイドウォール５を介して層間絶縁膜４が設けられている。

図１の（ｃ）に示されているように、Ｂ−Ｂ’断面において、半導体集積回路１は、素子分離領域９によって分離された第１拡散領域１１と、その素子分離領域９によって分離された第２拡散領域１２とを含んでいる。図１の（ｃ）に示されているように、素子分離領域９の上には、引き出し電極部３−２が設けられている。その引き出し電極部３−２は、側面にサイドウォール５を備えることなく形成されている。換言すると、本実施形態の半導体集積回路１においては、素子分離領域９の上の引き出し電極部３−２は、従来の半導体集積回路１でサイドウォール５が占有していた領域まで、その幅が大きく形成されている。

引き出し電極部３−２の上部には、メタルゲート３と上層配線とを接続する接続コンタクトが形成される。本実施形態の半導体集積回路１においては、その接続コンタクトを形成するためのコンタクトホールを形成するときに、若干のズレが生じた場合であっても、接続コンタクトと引き出し電極部３−２とを適切に接続させることができる。なお、図１は、本願発明の理解を容易にするために、本実施形態における引き出し電極部３−２が、素子分離領域９と同等の幅を有している場合を例示している。これは、引き出し電極部３−２の幅を制限するものではない。本実施形態の半導体集積回路１においては、素子分離領域９の幅を固定したとき、引き出し電極部３−２の幅を、その素子分離領域９と同等まで任意の大きさにすることが可能である。

また、本実施形態の半導体集積回路１は、引き出し電極部３−２の幅に対応して、素子分離領域９の幅を変えることができる。また、本実施形態の半導体集積回路１は、引き出し電極部３−２の幅に対応して、第１拡散領域１１または第２拡散領域１２の幅を変えることができる。

以下に、図面を参照して、本実施形態の半導体集積回路１の製造工程について説明を行う。図２は、本実施形態の半導体集積回路１の製造に係る第１工程の状態を例示する図である。図２の（ａ）は、第１工程における半導体材料を上面から見た平面図である、図２の（ｂ）は、第１工程のＡ−Ａ’断面の構成を例示する断面図である。図２の（ｃ）は、第１工程のＢ−Ｂ’断面の構成を例示する断面図である。

図２の（ａ）に示されているように、第１工程において、ダミーポリシリコン１３と、そのダミーポリシリコン１３の周囲にサイドウォール５が形成されている。そのダミーポリシリコン１３は、半導体集積回路１のゲート電極部３−１に対応する領域を主要な配置領域として形成されている。ここにおいて、そのダミーポリシリコン１３は、半導体集積回路１の引き出し電極部３−２に対応する領域に配置されることなく形成されている。

図２の（ｂ）を参照すると、ダミーポリシリコン１３は、ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）６を介して半導体基板２の上に配置されている。また、サイドウォール５は、そのダミーポリシリコン１３の側面とゲート絶縁膜（Ｈｉｇｈ−ｋ膜）６の側面とを覆うように形成されている。エクステンション７は、ダミーポリシリコン１３をマスクとして作用させて、半導体基板２に不純物を注入することによって形成される。上述のサイドウォール５は、ダミーポリシリコン１３と、半導体基板２のエクステンション７との全面を覆うように形成された絶縁膜を、エッチバックすることで形成される。拡散層８は、サイドウォール５を形成した後、そのサイドウォール５をマスクとして作用させて、半導体基板２に不純物を注入することによって形成される。図２の（ｃ）を参照すると、第１工程では、Ｂ−Ｂ’断面において、素子分離領域９の上にダミーポリシリコン１３が配置されること無く、その表面が露出された状態である。

図３は、本実施形態の半導体集積回路１の製造に係る第２工程の状態を例示する図である。図３の（ａ）は、第２工程における半導体材料を上面から見た平面図である、図３の（ｂ）は、第２工程のＡ−Ａ’断面の構成を例示する断面図である。図３の（ｃ）は、第２工程のＢ−Ｂ’断面の構成を例示する断面図である。

図３の（ａ）に示されているように、第２工程において、サイドウォール５を覆うように層間絶縁膜４が形成される。層間絶縁膜４は、ダミーポリシリコン１３とサイドウォール５とを全体的に覆うように形成された後、ＣＭＰなどによって、ダミーポリシリコン１３の表面が露出する高さまで研磨される。

図３の（ｂ）を参照すると、第２工程においては、サイドウォール５の間に空間を埋めるように、層間絶縁膜４が形成される。また、図３の（ｃ）を参照すると、第２工程では、Ｂ−Ｂ’断面において、素子分離領域９の上と、エクステンション７の上を覆うように層間絶縁膜４が形成される。

図４は、本実施形態の半導体集積回路１の製造に係る第３工程の状態を例示する図である。図４の（ａ）は、第３工程における半導体材料を上面から見た平面図である、図４の（ｂ）は、第３工程のＡ−Ａ’断面の構成を例示する断面図である。図４の（ｃ）は、第３工程のＢ−Ｂ’断面の構成を例示する断面図である。

図４の（ａ）を参照すると、その第３工程において、層間絶縁膜４の上にフォトレジスト（図示されず）を配置する。そのフォトレジストのパターンに従って、引き出し電極部３−２に対応する領域の層間絶縁膜４とサイドウォール５とを選択的に除去して第１開口部１４を形成する。このとき、図４の（ｂ）に示されているように、第３工程におけるＡ−Ａ’断面の構造は、第２工程での状態を維持している。

図４の（ｃ）を参照すると、第３工程において、素子分離領域９の上に形成されていた層間絶縁膜４が除去され第１開口部１４が形成される。その第１開口部１４によって、素子分離領域９の表面が露出する。またこのとき、引き出し電極部３−２に対応する領域に形成されていたサイドウォール５が除去される。その第１開口部１４によって、ダミーポリシリコン１３の側面が露出する。

なお、本実施形態において、層間絶縁膜４とサイドウォール５とを除去する工程に制限は無い。層間絶縁膜４とサイドウォール５との組成に対応して、一回の工程で層間絶縁膜４とサイドウォール５とを選択的に除去してもよいし、層間絶縁膜４とサイドウォール５とを順番に除去しても良い。

図５は、本実施形態の半導体集積回路１の製造に係る第４工程の状態を例示する図である。図５の（ａ）は、第４工程における半導体材料を上面から見た平面図である、図５の（ｂ）は、第４工程のＡ−Ａ’断面の構成を例示する断面図である。図５の（ｃ）は、第４工程のＢ−Ｂ’断面の構成を例示する断面図である。

図５の（ａ）を参照すると、その第４工程において、ダミーポリシリコン１３を除去して第２開口部１５を形成する。図５の（ｂ）に示されているように、ダミーポリシリコン１３を除去することによって、ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）６の表面を露出する。なお、本実施形態において、そのゲート絶縁膜（Ｈｉｇｈ−ｋ膜）６を、ダミーポリシリコン１３を除去した後に形成しても良い。また、図５の（ｃ）に示されているように、第５工程におけるＢ−Ｂ’断面の構造は、第４工程での状態を維持している。その後、第１開口部１４と第２開口部１５とを埋めるメタルゲート３を形成して、上述の図１に示すような半導体集積回路１を形成する。

以下に、本発明を適用していない半導体集積回路１０１と本実施形態の半導体集積回路１との構成を比較する比較例について説明を行う。図６は、本発明を適用していない半導体集積回路１０１と本実施形態の半導体集積回路１との構成を例示する断面図である。図６の（ａ）は、本発明を適用していない半導体集積回路１０１の構成を例示している。図６の（ｂ）は、本実施形態の半導体集積回路１の構成を例示している。

本発明を適用していない半導体集積回路１０１は、素子分離領域９の上にメタルゲート３とサイドウォール５とが形成されている。メタルゲート３は、その幅が、引き出し電極幅Ｗ１となるように素子分離領域９の上の形成されている。図６の（ｂ）を参照すると、本実施形態の半導体集積回路１は、上述のように、素子分離領域９の幅と同じ程度の引き出し電極幅Ｗ１１を有するメタルゲート３を構成することができる。これによって、コンタクトホールを形成するときに、若干のズレが生じた場合であっても、接続コンタクトと引き出し電極部３−２とを適切に接続させることができる。

図７は、本発明を適用していない半導体集積回路１０１を上面から見た状態を例示する平面図である。図７においては、本実施形態の半導体集積回路１の層間絶縁膜４に対応する層間絶縁膜を省略している。図７に示されているように、本発明を適用していない半導体集積回路１０１においては、適切な露光補正（ＯＰＣ）処理ができなかった場合などに、メタルゲート３が設計レイアウトどおりの形状にならない場合がある。例えば、ゲート電極部３−１と引き出し電極部３−２との接続部分に対応する領域（領域２１、領域２２）において、幅の広い部分や狭い部分ができてしまうことがある。このような形状の乱れは、トランジスタの特性の変動を引き起こし、半導体集積回路１全体の動作に不具合を生じさせることがある。

本実施形態の半導体集積回路１では、メタルゲート３を形成する場合に、ゲート電極部３−１と引き出し電極部３−２との接続部分に対応する領域に対する露光補正（ＯＰＣ）処理を簡略化させることが可能である。それによって、露光補正（ＯＰＣ）処理に起因する不具合の発生を抑制することができる。

また、図８は、本発明の半導体集積回路１の第２実施形態の構成を例示する断面図である。素子分離領域９の上のメタルゲート３の幅を、本発明を適用していない半導体集積回路１０１の引き出し電極幅Ｗ１と同程度にしたときの半導体集積回路１の構成を例示している。このとき、第２実施形態の半導体集積回路１は、素子分離領域９の幅を、引き出し電極幅Ｗ１と同じ程度まで狭くすることができる。これによって、第２実施形態の半導体集積回路１は、第１拡散領域１１と第２拡散領域１２の幅を、引き出し電極幅Ｗ１１または第１拡散領域幅Ｗ１２とすることができる。

本発明を適用していない半導体集積回路１０１は、第１拡散領域１１または第２拡散領域１２が、第１拡散領域幅Ｗ２、第２拡散領域幅Ｗ３で構成されている。本実施形態の半導体集積回路１は、第１拡散領域幅Ｗ２よりも大きい第１拡散領域幅Ｗ１２で第１拡散領域１１を構成することができる。同様に、第２拡散領域幅Ｗ３よりも大きい第２拡散領域幅Ｗ３で第２拡散領域１２を構成することができる。これによって、半導体集積回路１の駆動能力を向上させることが可能となる。

また、図９は、本発明の半導体集積回路１の第３実施形態の構成を例示する断面図である。素子分離領域９の上のメタルゲート３の幅を、本発明を適用していない半導体集積回路１０１の引き出し電極幅Ｗ１と同程度にしたときの半導体集積回路１の構成を例示している。このとき第３実施形態の半導体集積回路１は、素子分離領域９の幅を、引き出し電極幅Ｗ１と同じ程度まで狭くすることができる。これによって、第３実施形態の半導体集積回路１は、素子の幅を、素子領域Ｗ１４とすることが可能となる。本発明を適用していない半導体集積回路１０１は、その幅が素子領域Ｗ４で構成されている。本実施形態の半導体集積回路１は、素子領域Ｗ４よりも小さい素子領域Ｗ１４で素子を構成することができる。これによって、半導体集積回路１の面積を縮小化させることが可能となる。

以上、本願発明の実施の形態を具体的に説明した。本願発明は上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において、組み合わせて実施することが可能である。

１…半導体集積回路
２…半導体基板
３…メタルゲート
３−１…ゲート電極部
３−２…引き出し電極部
４…層間絶縁膜
５…サイドウォール
６…ゲート絶縁膜（Ｈｉｇｈ−ｋ膜）
７…エクステンション
８…拡散層
９…素子分離領域
１０…トランジスタ
１１…第１拡散領域
１２…第２拡散領域
１３…ダミーポリシリコン
１４…第１開口部
１５…第２開口部
１６…引き出し電極第１側面
１７…引き出し電極第２側面
２１…領域
２２…領域
１０１…半導体集積回路
Ｗ１…引き出し電極幅
Ｗ２…第１拡散領域幅
Ｗ３…第２拡散領域幅
Ｗ４…素子領域
Ｗ１１…引き出し電極幅
Ｗ１２…第１拡散領域幅
Ｗ１３…第２拡散領域幅
Ｗ１４…素子領域

Claims (7)

1. 基板と、
   前記基板に設けられ、第１方向に沿って延伸する素子分離と、
   ゲート絶縁膜を介して前記基板の上に設けられるゲート電極と、
   前記ゲート電極に隣接して配置されるサイドウォールと
   を具備し、
   前記ゲート電極は、
   引き出し電極部分と実効ゲート電極部分とを備え、
   前記引き出し電極部分は、
   前記素子分離の上に形成され、前記第１方向に沿った第１側面を有し、
   前記実効ゲート電極部分は、
   前記素子分離で分離される領域の上に形成され、前記第１側面を含む面に交差する面に沿った第２側面を有し、
   前記サイドウォールは、
   前記第１側面を覆うことなく前記第２側面を覆う
   半導体装置。
2. 請求項１に記載の半導体装置において、
   前記基板と前記ゲート絶縁膜との界面を含む面を基準面としたとき、
   前記引き出し電極部分は、
   前記基準面に交差する面に設けられ、前記第１方向に沿った面を前記第１側面とし、
   前記実効ゲート電極部分は、
   前記基準面に交差する面に設けられ、前記第１側面に直角な側面を前記第２側面とする
   半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記引き出し電極部分は、
   前記実効ゲート電極部分から連続的に構成される
   半導体装置。
4. （ａ）第１方向に延伸するダミーゲートにサイドウォールを形成するステップと、
   （ｂ）前記ダミーゲートの上面を含む面まで絶縁膜を形成するステップと、
   （ｃ）前記絶縁膜と前記サイドウォールとを選択的に除去して、前記第１方向に直角な第２方向に延伸する第１開口部を形成するステップと、
   （ｄ）前記ダミーゲートを除去して第２開口部を形成するステップと、
   （ｅ）前記第１開口部と前記第２開口部を埋めるゲート電極を形成するステップと
   を具備する
   半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記（ｃ）ステップは、
   前記第１開口部によって、前記ダミーゲートの側面を部分的に露出するステップを含む
   半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法において、
   前記（ｃ）ステップは、
   前記第１開口部を、前記基板に形成されたＳＴＩの上に形成するステップを含む
   半導体装置の製造方法。
7. 請求項４から６の何れか１項に記載の半導体装置の製造方法において、
   前記（ａ）ステップは、
   前記第１方向を長手方向とする長方形の上面を有するように前記ダミーゲートを形成するステップを含む
   半導体装置の製造方法。

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