JP2008235422A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】レジストパターンが倒れることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、被エッチング膜11上にフォトレジスト膜を形成する工程と、フォトレジスト膜を露光及び現像することにより、被エッチング膜11上に位置する直線状のレジストパターン50を形成する工程と、レジストパターン50をマスクとして被エッチング膜11をエッチングすることにより、直線パターン11aを形成する工程とを具備する。レジストパターン50を形成する工程において、レジストパターン50を、複数の直線パターン51を、直線パターン51の延伸方向に沿って一列に配置し、かつ隣り合う直線パターン51を、直線パターン51より幅が広い幅広部52を介して接続した形状にする。
【選択図】図1
【解決手段】本発明に係る半導体装置の製造方法は、被エッチング膜11上にフォトレジスト膜を形成する工程と、フォトレジスト膜を露光及び現像することにより、被エッチング膜11上に位置する直線状のレジストパターン50を形成する工程と、レジストパターン50をマスクとして被エッチング膜11をエッチングすることにより、直線パターン11aを形成する工程とを具備する。レジストパターン50を形成する工程において、レジストパターン50を、複数の直線パターン51を、直線パターン51の延伸方向に沿って一列に配置し、かつ隣り合う直線パターン51を、直線パターン51より幅が広い幅広部52を介して接続した形状にする。
【選択図】図1
Description
本発明は、直線状のレジストパターンを用いて被エッチング膜をエッチングすることにより直線状パターンを形成する工程を有する半導体装置の製造方法及び半導体装置に関する。特に本発明は、レジストパターンが倒れることを抑制できる半導体装置の製造方法及び半導体装置に関する。
半導体装置の製造工程において、配線などの直線パターンを形成する場合、まず被エッチング膜を形成し、この被エッチング膜上にレジストパターンを形成し、次いでこのレジストパターンをマスクとして被エッチング膜をエッチングすることにより直線パターンを形成する方法が採用されている(例えば特許文献1参照)。近年は配線の細線化が進んでおり、これに伴ってレジストパターンの幅が狭くなっている。
レジストパターンの幅が細くなると、レジストパターンのアスペクト比、すなわち幅に対する高さの比が大きくなる。アスペクト比が大きくなると、例えばレジスト膜を現像する工程において、レジストパターンが倒れやすくなる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、レジストパターンが倒れることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、レジストパターンが倒れることを抑制できる半導体装置の製造方法及び半導体装置を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、被エッチング膜上にフォトレジスト膜を形成する工程と、
前記フォトレジスト膜を露光及び現像することにより、前記被エッチング膜上に位置する直線状のレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記被エッチング膜をエッチングする工程と、
を具備し、
前記レジストパターンは、複数の直線パターンと該直線パターンより幅が広い幅広部を有し、前記複数の直線パターンは該直線パターンの延伸方向に沿って配置され、かつ前記幅広部を介して繋げられている。
前記フォトレジスト膜を露光及び現像することにより、前記被エッチング膜上に位置する直線状のレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記被エッチング膜をエッチングする工程と、
を具備し、
前記レジストパターンは、複数の直線パターンと該直線パターンより幅が広い幅広部を有し、前記複数の直線パターンは該直線パターンの延伸方向に沿って配置され、かつ前記幅広部を介して繋げられている。
この半導体装置の製造方法によれば、前記部分直線パターンの相互間には幅広部を有する為、前記部分直線パターンのアスペクト比が大きくても前記レジストパターンが倒れることを抑制できる。前記直線パターンの幅に対する高さの比が2以上の場合、前記幅広部の幅に対する高さの比を1以下にするのが好ましい。
前記被エッチング膜は導電膜であり、前記被エッチング膜をエッチングする工程において、直線状の配線が形成される場合、該配線の上又は下に位置する導電プラグに接続するプラグ接続部を有していてもよい。そして前記配線のうち前記幅広部に対応する部分には導電プラグが接続しない。このような場合、前記レジストパターンを形成する工程において、前記レジストパターンに、前記プラグ接続部に対応していて前記直線パターンより幅が広い第2の幅広部を形成する。
前記レジストパターンを形成する工程において、前記直線パターンの幅を0.5μm以下にしてもよい。前記直線パターンの長さは40μm以下であるのが好ましい。
前記レジストパターンを形成する工程のうち前記フォトレジスト膜を現像する工程において、現像液又は洗浄液をスピンコーティング装置で前記被エッチング膜上から除去してもよい。
本発明に係る半導体装置は、第1の絶縁膜上に形成された直線状の配線と、
前記第1の絶縁膜上及び前記配線上に形成された第2の絶縁膜と、
前記第1の絶縁膜又は前記第2の絶縁膜に埋め込まれ、前記配線に接続する導電プラグとを具備し、
前記配線は、直線部分と、前記導電プラグに接続していて前記直線部分より幅が広い第1の幅広部と、前記直線部分より幅が広くて前記導電プラグに接続しない第2の幅広部とを具備する。
前記第1の絶縁膜上及び前記配線上に形成された第2の絶縁膜と、
前記第1の絶縁膜又は前記第2の絶縁膜に埋め込まれ、前記配線に接続する導電プラグとを具備し、
前記配線は、直線部分と、前記導電プラグに接続していて前記直線部分より幅が広い第1の幅広部と、前記直線部分より幅が広くて前記導電プラグに接続しない第2の幅広部とを具備する。
以下、図面を参照して本発明の実施形態について説明する。図1及び図2は、本発明の第1の実施形態に係る半導体装置の製造方法を説明するための図である。各図において(A)は半導体装置の平面図であり、(B)は(A)のA−A´断面図である。本実施形態に係る半導体装置の製造方法は、絶縁膜10上に直線状の複数の配線を形成する方法である。配線の両端には、導電プラグ(図示せず)に接続するための幅広部が形成されている。前記した導電プラグは、例えば絶縁膜10に埋め込まれているが、絶縁膜10及び配線上に形成される絶縁膜(図示せず)に埋め込まれていてもよい。
まず図1(A)及び(B)に示すように、半導体ウェハ(図示せず)の上又は上方に形成された絶縁膜10上に導電膜11を形成する。導電膜11は、例えばAl合金膜であり、スパッタリング法により形成される。次いで導電膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光する。次いで、このフォトレジスト膜に現像液を塗布し、さらに洗浄液で洗浄することにより、フォトレジスト膜を現像する。これにより、導電膜11上には複数のレジストパターン50が形成される。なお、現像液の塗布工程及び洗浄工程それぞれにおいて、スピンコーティング装置が用いられる。
複数のレジストパターン50それぞれは直線状のパターンであり、互いに平行に配置されている。レジストパターン50は、複数の直線パターン51を、直線パターン51の延伸方向に沿って一列に配置し、かつ直線パターン51を第1の幅広部52を介して繋ぎ、かつ両端部それぞれに第2の幅広部54を配置した構成である。言い換えると、レジストパターン50は、端部に第2の幅広部54を有しており、端部以外の部分に少なくとも一つの第1の幅広部52を有している。第1の幅広部52及び第2の幅広部は、直線パターン51と比較して幅が広くなっている。直線パターン51のアスペクト比、すなわち幅wに対する高さhの割合が2以上(好ましくは2.5以下)である。第2の幅広部54は、配線に、導電プラグに接続するための幅広部を形成するために設けられる。
上記したフォトレジスト膜の現像工程において、スピンコーティング装置で半導体ウェハを回転させて現像液及び洗浄液を導電膜11上から除去する。半導体ウェハが6インチウェハの場合、半導体ウェハは例えば3000rpmで回転する。このとき、レジストパターン50には遠心力が加わる。レジストパターン50の延伸方向が半導体ウェハの径方向以外の場合、レジストパターン50は、遠心力によって移動する現像液又は洗浄液からも力を受ける。このため、レジストパターン50のアスペクト比が大きい場合、レジストパターン50は、現像液及び洗浄液を振り切る際に倒れやすくなる。
第1の幅広部52は、レジストパターン50が遠心力によって倒れることを抑制するために形成される。導電膜11に対して垂直な方向から見た場合、第1の幅広部52の平面形状は正方形又は長方形であり、かつ直線パターン51を基準にした場合に左右対称となっている。第1の幅広部52のアスペクト比は1以下であるのが好ましい。また直線パターン51の幅が0.5μm以下の場合、直線パターン51の長さL1をすべて40μm以下にするのが好ましい。
次いで図2(A)及び(B)に示すように、複数のレジストパターン50をマスクとして導電膜11をエッチングする。これにより、絶縁膜10上には複数の直線状の配線11aが形成される。配線11aは互いにほぼ並行であり、それぞれ第1の幅広部52の下方に位置する幅広部11b、及び第2の幅広部54の下方に位置する幅広部11cを有する、幅広部11cは、上記したように導電プラグ(図示せず)に接続するために形成されているが、幅広部11bには導電プラグは接続しない。
その後、レジストパターン50を除去する。
その後、レジストパターン50を除去する。
図3の各図は、レジストパターン50の平面形状の変形例を示す平面図である。図3(A)に示す例において、第1の幅広部52の平面形状は正方形又は長方形であるが、直線パターン51を基準にした場合に、図中左右のいずれか一方にのみ突出した形になっている。また図3(B)に示す例において、第1の幅広部52はひし形である。このように、第1の幅広部52の形状及び位置は任意に設定できる。
以上、本発明の第1の実施形態によれば、複数の直線状のレジストパターン50をマスクとして導電膜11をエッチングすることにより複数の直線状の配線11aを形成している。レジストパターン50の直線部分すなわち直線パターン51のアスペクト比は高いが、レジストパターン50には第1の幅広部52が形成されているため、例えばフォトレジスト膜の現像液及び洗浄液を導電膜11上からスピンコーティング装置を用いて除去する際に、レジストパターン50が倒れることを抑制できる。このため、複数の配線11aが、相互に短絡した状態で形成されることを抑制できる。
図4の各図は、本発明の第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態において、絶縁膜10は、トランジスタ上に形成されており、層間絶縁膜として機能する。また配線11aの幅広部11cの一つは、絶縁膜10に埋め込まれたタングステンプラグ8を介して、トランジスタ(例えばゲート電極4)に接続している。以下、第1の実施形態と同様の構成については、同一の符号を付して説明を省略する。
まずシリコンウェハ1に溝を形成し、この溝に酸化シリコン膜を埋め込むことにより、素子分離膜2を形成する。次いで、素子分離膜2をマスクとしてシリコンウェハ1を熱酸化する。これによりシリコンウェハ1には、ゲート絶縁膜3が形成される。次いで、ゲート絶縁膜3上を含む全面上にポリシリコン膜を形成する。次いでこのポリシリコン膜上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これによりゲート絶縁膜3上にはゲート電極4が形成される。なお、ゲート電極4を形成するためのレジストパターンの形状を、第1の実施形態に示したレジストパターン50と同様の形状にしてもよい。その後、レジストパターンを除去する。
次いで、ゲート電極4及び素子分離膜2をマスクとして、シリコンウェハ1に不純物を導入する。これによりシリコンウェハ1には、低濃度不純物領域6が形成される。次いで、ゲート電極4上を含む全面上に絶縁膜(例えば窒化シリコン膜)を形成し、この絶縁膜をエッチバックする。これにより、ゲート電極4の側壁にはサイドウォール5が形成される。次いで、ゲート電極4、サイドウォール5、及び素子分離膜2をマスクとしてシリコンウェハ1に不純物を導入する。これによりシリコンウェハ1には、トランジスタのソース及びドレインとなる不純物領域7が形成される。
このようにしてシリコンウェハ1には、トランジスタが形成される。
このようにしてシリコンウェハ1には、トランジスタが形成される。
次いで、トランジスタ上を含む全面上に、酸化シリコン膜からなる絶縁膜10を形成する。次いで、絶縁膜10上にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして絶縁膜10をエッチングする。これにより絶縁膜10には、トランジスタ上に位置する接続孔が形成される。その後、レジストパターンを除去する。次いで、この接続孔内及び絶縁膜10上にタングステン膜を形成し、絶縁膜10上に位置するタングステン膜をCMP法により研磨除去する。これにより、絶縁膜10にはタングステンプラグ8が埋め込まれる。
次いで、タングステンプラグ8上及び絶縁膜10上にAl合金膜を形成し、さらに導電膜上にレジストパターン50を形成する。次いで、レジストパターン50をマスクとして導電膜をエッチングする。これにより絶縁膜10上には配線11aが形成される。配線11aの一方の端に位置する幅広部11cは、タングステンプラグ8上に位置している。
その後、図4(B)に示すように、レジストパターン50を除去する。次いで、絶縁膜10上及び配線11a上に、層間絶縁膜12を形成し、層間絶縁膜12にタングステンプラグ13を埋め込む。タングステンプラグ13の埋め込み方法は、タングステンプラグ8の埋め込み方法と同様である。タングステンプラグ13は、配線11aの他方の端の幅広部11c上に位置している。
次いで、層間絶縁膜12上にAl合金膜を形成する。次いで、このAl合金膜上にレジストパターン(図示せず)を形成する。次いで、このレジストパターンをマスクとしてAl合金膜をエッチングする。これにより、層間絶縁膜12上にはAl合金配線14が形成される。Al合金配線14は、タングステンプラグ13上に位置しており、タングステンプラグ13を介して配線11aに電気的に接続している。Al合金配線14を形成するためのレジストパターンの平面形状は、レジストパターン50と同様であってもよいし、異なっていてもよい。その後、レジストパターンを除去する。
以上、本実施形態によっても第1の実施形態と同様の効果を得ることができる。
以上、本実施形態によっても第1の実施形態と同様の効果を得ることができる。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
1…シリコンウェハ、2…素子分離膜、3…ゲート絶縁膜、4…ゲート電極、5…サイドウォール、6…低濃度不純物領域、7…不純物領域、8…タングステンプラグ、10…絶縁膜、11…導電膜、11a…配線、11b,11c…幅広部、12…層間絶縁膜、13…タングステンプラグ、14…Al合金配線、50…レジストパターン、51…直線パターン、52…第1の幅広部、54…第2の幅広部
Claims (7)
- 被エッチング膜上にフォトレジスト膜を形成する工程と、
前記フォトレジスト膜を露光及び現像することにより、前記被エッチング膜上に位置する直線状のレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記被エッチング膜をエッチングする工程と、
を具備し、
前記レジストパターンは、複数の直線パターンと該直線パターンより幅が広い幅広部を有し、前記複数の直線パターンは該直線パターンの延伸方向に沿って配置され、かつ前記幅広部を介して繋げられている半導体装置の製造方法。 - 前記レジストパターンを形成する工程において、前記直線パターンの幅に対する高さの比を2以上にして、かつ前記幅広部の幅に対する高さの比を1以下にする請求項1に記載の半導体装置の製造方法。
- 前記被エッチング膜は導電膜であり、
前記被エッチング膜をエッチングする工程において、直線状の配線が形成され、
前記配線は、該配線の上又は下に位置する導電プラグに接続するプラグ接続部を有しており、前記幅広部に対応する部分には導電プラグが接続せず、
前記レジストパターンを形成する工程において、前記レジストパターンに、前記プラグ接続部に対応していて前記直線パターンより幅が広い第2の幅広部を形成する請求項1又は2に記載の半導体装置の製造方法。 - 前記レジストパターンを形成する工程において、前記直線パターンの幅を0.5μm以下にする請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記レジストパターンを形成する工程において、前記直線パターンの長さを40μm以下にする請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 前記レジストパターンを形成する工程のうち前記フォトレジスト膜を現像する工程において、現像液又は洗浄液をスピンコーティング装置で前記被エッチング膜上から除去する請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 第1の絶縁膜上に形成された配線と、
前記第1の絶縁膜上及び前記配線上に形成された第2の絶縁膜と、
前記第1の絶縁膜又は前記第2の絶縁膜に埋め込まれ、前記配線に接続する導電プラグと、
を具備し、
前記配線は、直線部分と、前記導電プラグに接続していて前記直線部分より幅が広い第1の幅広部と、前記直線部分より幅が広くて前記導電プラグに接続しない第2の幅広部とを具備する半導体装置。
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JP2007070240A JP2008235422A (ja) | 2007-03-19 | 2007-03-19 | 半導体装置の製造方法及び半導体装置 |
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JP2007070240A Withdrawn JP2008235422A (ja) | 2007-03-19 | 2007-03-19 | 半導体装置の製造方法及び半導体装置 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014208201A1 (ja) * | 2013-06-27 | 2014-12-31 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2016045257A (ja) * | 2014-08-20 | 2016-04-04 | リコー光学株式会社 | 凹凸パターン及び光学素子並びに凹凸パターンの形成方法及び光学素子の形成方法 |
-
2007
- 2007-03-19 JP JP2007070240A patent/JP2008235422A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2014208201A1 (ja) * | 2013-06-27 | 2014-12-31 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US9704947B2 (en) | 2013-06-27 | 2017-07-11 | Mitsubishi Electric Corporation | Semiconductor device and method for manufacturing same |
JP2016045257A (ja) * | 2014-08-20 | 2016-04-04 | リコー光学株式会社 | 凹凸パターン及び光学素子並びに凹凸パターンの形成方法及び光学素子の形成方法 |
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