TWI399857B - 半導體裝置 - Google Patents

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Satoshi Nakai
Kazushi Fujita
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Fujitsu Semiconductor Ltd
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Description

半導體裝置 交互參照相關申請案
此申請案係以2007年12月28日提申的先前日本專利申請案No.2007-340631為基礎並對其主張優先權，該案整體內容合併於本文中以供參考。
發明領域
此處所討論的實施例之一態樣係有關一半導體裝置。
 發明背景
形成於半導體基材上的半導體積體電路係具有一稱為淺溝道隔離(STI)的裝置隔離結構、暨較小的電晶體及較細微的配線，以增加裝填密度(packing density)。
譬如，日本先行公開專利公告No. 2007-109966及No. 2005-243928係討論具有一STI電晶體的半導體裝置。
一STI結構中，一絕緣層藉由下列製程嵌入一半導體基材中。
如第30A圖所示，一第一氧化矽層102及一氮化矽層103係順序性形成於一矽基材101上。一覆蓋住一主動區之阻劑圖案104隨後係形成於氮化矽層103上。
氮化矽層103、第一氧化矽層102、及矽基材101利用阻劑圖案104作為罩幕被蝕刻。如第30B圖所示，在一裝置隔離溝道105形成於矽基材101的主動區周圍之後，移除阻劑圖案104。一第二氧化矽層(未圖示)隨後形成於裝置隔離溝道105的表面上。
裝置隔離溝道105係完整地充填有一藉由化學氣相沉積(CVD)所形成之第三氧化矽層。如第30C圖所示，利用氮化矽層103作為拋光停止層藉由化學機械拋光(CMP)來移除矽基材101上的第三氧化矽層。留存在裝置隔離溝道105中之第三氧化矽層係構成一STI結構106。氮化矽層103隨後藉由濕蝕刻被選擇性移除。
如第30D圖所示，一N-型MOSFET 111係形成於被STI結構106所圍繞之矽基材101的主動區上。
一用於形成N-型MOSFET 111之製程係包括下列操作：形成一P-井108於矽基材101的主動區中，形成一閘極氧化物109及一閘極電極111g於矽基材101上，形成側壁110於閘極電極111g上，及在側壁110形成之前與之後藉由n-型雜質離子植入形成一源極區111s及一汲極區111d於矽基材101中。
雖未圖示，另一主動區係摻雜有一n-型雜質以形成一N-井。一P-型MOSFET形成於此主動區中。
在形成一P-井及一N-井的製程中，順序性進行一阻劑的施加、雜質離子植入、及阻劑的移除以界定一雜質離子植入區。一用於移除阻劑之溶液亦移除STI結構106的部份。尚且，當在P-井及N-井形成之後藉由氟化氫移除矽基材101上的一可犧牲式氧化物層(未圖示)時，STI結構106被部份地移除。
日本先行公開專利公告No. 2007-109966中係討論，當一矽基材上的一氧化物層以氟化氫作蝕刻時，矽基材之一主動區的邊緣並未曝露，亦即一STI結構係高於矽基材的表面。
因為一STI結構係由氧化矽形成，氧化矽與一矽基材間的熱膨脹係數差異可能造成一裝置隔離溝道與一主動區之間的一應力。
此應力將影響一閘極電極底下的一通路形成區。如第30D圖所示，閘極電極111g及STI結構106之間的距離X-亦即源極區111s及汲極區111d的寬度之一變異係可能導致運行於閘極電極111g底下之一源極-汲極電流的一變異。
日本先行公開專利公告No. 2005-243928的第2圖中係討論，相對於一具有一充分夠長源極-汲極距離X之MOSFET的接通狀態電流(on-state current)，一P-型MOSFET的接通狀態電流係隨著距離X變成小於一預定數值而逐漸地增大，且一N-型MOSFET的接通狀態電流係隨著距離X變成小於一預定數值而逐漸地減小。
接通狀態電流的一增加係可能導致低限值電壓的一減小及一實際半導體電路中，大於預期之待命漏電流的一增加。另一方面，接通狀態電流的一減小係可能導致低限值電壓的一增加以及一實際半導體電路中，大於預期之操作延遲時間的一增加。此外，一N-型或P-型MOSFET的特徵係隨著源極或汲極寬度而顯著地變化。這構成設計上的進一步限制。
日本先行公開專利公告No. 2005-243928中係討論，一包括一第一及第二電晶體的電路中，一閘極電極與其中配置有第一及第二電晶體之主動區各者的一端之間的一距離X係為恆定藉以防止由於距離X變異所導致之接通狀態電流的變異。然而，一高密度半導體電路設計中，有時想要使一閘極電極與一相鄰裝置隔離溝道之間的距離為恆定以等化用於構成一半導體積體電路的全部MOSFET中之接通狀態電流。日本先行公開專利公告No. 5-129533的第18圖中係討論，一P-型MOSFET的低限值電壓係隨著距離X變成大於一預定數值而增加。
 發明概要
根據本發明的一態樣，一半導體裝置係具有一第一傳導類型的一第一及一第二主動區，其配置於一半導體基材上；一第二傳導類型的一第三及一第四主動區，其配置於半導體基材上，第二及第四主動區分別具有大於第一及第三主動區尺寸之尺寸；一第一導電圖案，其配置於第一主動區上方且具有一第一寬度；一第二導電圖案，其配置於第二主動區上方且具有一大於第一寬度的第二寬度；一第三導電圖案，其配置於第三主動區上方且具有一第三寬度；及一第四導電圖案，其配置於第四主動區上方且具有一小於第三寬度的第四寬度。
參照構成其一部份的圖式，這些態樣及後續將得知的其他態樣與優點係在於如下文更完整描述及主張之構造及操作的細節，全文中類似的編號代表類似的元件。
圖式簡單說明
第1圖為根第一實施例之一半導體裝置的平面圖；
第2A及2B圖為根據第一實施例之半導體裝置的橫剖視圖；
第3圖為根據一實施例之一半導體裝置上的設計資料之流程圖；
第4圖為顯示根據第一實施例的半導體裝置中之一N-型MOSFET的接通狀態電流與SD寬度之間的關係之圖形；
第5圖為顯示根據第一實施例的半導體裝置中之一P-型MOSFET的接通狀態電流與SD寬度之間的關係之圖形；
第6圖為顯示根據第一實施例的半導體裝置中之一N-型MOSFET的閘極長度矯正與SD寬度之間的關係之圖形；
第7圖為顯示根據第一實施例的半導體裝置中之一P-型MOSFET的閘極長度矯正與SD寬度之間的關係之圖形；
第8圖為顯示根據第一實施例的半導體裝置中之一P-型MOSFET的一示範性閘極長度矯正之平面圖；
第9A-9D圖為顯示一用於形成根據第一實施例的半導體裝置之製程的橫剖視圖(部份1)；
第9E-9G圖為顯示一用於形成根據第一實施例的半導體裝置之製程的橫剖視圖(部份2)；
第10A-10D圖為顯示一用於形成根據第一實施例的半導體裝置中之N-型MOSFET的製程之橫剖視圖；
第11A-11D圖為顯示一用於形成根據第一實施例的半導體裝置中之P-型MOSFET的製程之橫剖視圖；
第12圖為根據第二實施例之一半導體裝置的平面圖；
第13A及13B圖為根據第二實施例之半導體裝置的橫剖視圖；
第14A-14D圖為顯示一用於形成根據第二實施例的半導體裝置之製程的橫剖視圖；
第15圖為顯示根據第二實施例的半導體裝置中身為一主動區與其周遭之間高度差異的函數之閘極長度降低之圖形；
第16A及16B圖為根據第二實施例的半導體裝置中之一閘極電極分別在矯正前與矯正後之平面圖；
第17圖為顯示根據第二實施例的半導體裝置中之閘極長度矯正與一P-型MOSFET的SD寬度之間的關係之圖形；
第18圖為顯示根據第二實施例的半導體裝置中之接通狀態電流與一P-型MOSFET的SD寬度之間的關係之圖形；
第19圖為顯示根據第二實施例的半導體裝置中之一P-型MOSFET的一示範性閘極長度之平面圖；
第20圖為根據第三實施例的一半導體裝置之平面圖；
第21圖為根據第三實施例的半導體裝置之橫剖視圖；
第22圖為顯示根據第三實施例的半導體裝置的一P-型MOSFET中由於高度差異所導致之閘極長度變異與SD寬度之間的關係之圖形；
第23圖為顯示根據第三實施例的半導體裝置中之一P-型MOSFET的接通狀態電流與SD寬度之間的關係之圖形；
第24圖為根據第四實施例的一半導體裝置之平面圖；
第25圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的低限值電壓與左SD寬度之間的關係之圖形；
第26圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的第一示範性閘極長度矯正之平面圖；
第27圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的第二示範性閘極長度矯正之平面圖；
第28圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的第三示範性閘極長度矯正之平面圖；
第29圖為根據第五實施例的一半導體裝置之平面圖；
第30A-30D圖為根據一相關技藝之一用於形成一半導體裝置之製程的橫剖視圖。
 較佳實施例之詳細說明
將參照圖式詳細地描述實施例。
第1圖為根據第一實施例的一半導體裝置之平面圖。第2A及2B圖為分別沿著第1圖的線I-I及II-II所取之半導體裝置的橫剖視圖。第1圖中的x方向及y方向彼此呈正交。
第1圖及第2A及2B圖中，一矽(半導體)基材1係包括一圍繞複數個主動區之淺溝道隔離(STI)結構2。如第2A圖所示，藉由STI結構2所圍繞之複數個主動區的一第一主動區3及一第二主動區5係分別包括一第一P-井4及一第二P-井6。如第2B圖所示，一第三主動區7及一第四主動區9分別包括一第一N-井8及一第二N-井10。
第一及第二主動區3及5為p-型主動區，而第三及第四主動區7及9為n-型主動區。
第一主動區3及第三主動區7垂直地對準(於y方向中)。這些區在x方向中的長度X11 及X12 係相同。第二主動區5及第四主動區9垂直地對準(於y方向中)。這些區在x方向中的長度X21 及X22 係相同。
第一及第三主動區3及7的長度X11 及X12 係小於第二及第四主動區5及9的長度X21 及X22 。
第一主動區3及第二主動區5水平地對準(於x方向中)。這些區在y方向中的長度係幾乎相同。第三主動區7及第四主動區9水平地對準(於x方向中)。這些區在y方向中的長度幾乎相同。
如第2A圖所示，第一主動區3中，一第一閘極電極11g以及一第一及第二n-型源極/汲極區11s及11d係構成一第一N-型MOSFET 11。第一閘極電極11g配置於一閘極絕緣層20上，其配置於第一主動區3中的第一P-井4上。第一及第二n-型源極/汲極區11s及11d係配置於第一P-井4上之第一閘極電極11g的兩側上。
第二主動區5中，一第二閘極電極12g及一第三與第四n-型源極/汲極區12s及12d係構成一第二N-型MOSFET 12。第二閘極電極12g配置於一閘極絕緣層20上，其配置於第二主動區5中的第二P-井6上。第三及第四n-型源極/汲極區12s及12d配置於第二P-井6上之第二閘極電極12g的兩側上。
如第2B圖所示，第三主動區7中，一第三閘極電極13g以及一第一及第二p-型源極/汲極區13s及13d係構成一第一P-型MOSFET 13。第三閘極電極13g配置於一閘極絕緣層20上，其配置於第三主動區7中的第一N-井8上。第一及第二p-型源極/汲極區13s及13d配置於第一N-井8上之第三閘極電極13g的兩側上。
第四主動區9中，一第四閘極電極14g以及一第三及第四p-型源極/汲極區14s及14d係構成一第二P-型MOSFET14。第四閘極電極14g配置於一閘極絕緣層20上，其配置於第四主動區9中的第二N-井10上。第三及第四p-型源極/汲極區14s及14d配置於第二N-井10上之第四閘極電極14g的兩側上。
第一閘極電極11g的一側與x方向中面對該側之第一主動區3的一端之間的距離在下文中稱為“SD寬度”。利用相同方式，“SD寬度”亦適用於主動區5、7及9中的閘極電極12g、13g及14g。
第一主動區3中第一閘極電極11g的x方向中之左及右SD寬度分別標以Xsd11 及Xsd12 。第二主動區5中第二閘極電極12g的x方向中之左及右SD寬度分別標以Xsd21 及Xsd22 。第三主動區7中第三閘極電極13g的x方向中之左及右SD寬度分別標以Xsd31 及Xsd32 。第四主動區9中第四閘極電極14g的x方向中之左及右SD寬度分別標以Xsd41 及Xsd42 。
第1圖所示的矽基材1中，第一主動區3中的左及右SD寬度相同，亦即Xsd11 =Xsd12 。同理，第二、第三、及第四主動區5、7、及8中的左及右SD寬度相同，亦即Xsd21 =Xsd22 ，Xsd31 =Xsd32 ，及Xsd41 =Xsd42 。
第二及第四主動區5及9中的SD寬度Xsd21 、Xsd22 、Xsd41 、及Xsd42 係大於第一及第三主動區3及7中的SD寬度Xsd11 、Xsd12 、Xsd31 、及Xsd32 。第三主動區7中的SD寬度Xsd31 、Xsd32 係小於第一主動區3中的SD寬度Xsd11 及Xsd12 。
第一至第四n-型源極/汲極區11s、11d、12s及12d係在相同操作中形成且在深度方向中具有實質相同的雜質濃度輪廓。第一至第四p-型源極/汲極區13s、13d、14s、及14d在相同操作中形成且在深度方向中具有實質相同的雜質濃度輪廓。
第一至第四閘極電極11g、12g、13g及14g可由一經雜質摻雜的多晶矽膜形成。金屬矽化物層17a至17d配置於第一至第四閘極電極11g至14g上。第一至第四閘極電極11g、12g、13g及14g具有側壁18a至18d。n-型源極/汲極區11s、11d、12s及12d以及p-型源極/汲極區13s、13d、14s及14d中，金屬矽化物層19a至19h係形成於既未覆蓋有第一至閘極電極11g、12g、13g及14g且亦未覆蓋有側壁18a至18d之區中。金屬矽化物層17a至17d及19a至19h可由矽化鎳或矽化鈷形成。
第一主動區3中的第一閘極電極11g係電性連接至第三主動區7中的第三閘極電極13g。第二主動區5中的第二閘極電極12g電性連接至第四主動區9中的第四閘極電極14g。
第二閘極電極12g在x方向中的寬度亦即閘極長度係與第四閘極電極14g者相同。第一閘極電極11g在x方向中的寬度亦即閘極長度La 係小於第三閘極電極13g在x方向中的寬度亦即閘極長度Lc 。
第二及第四閘極電極12g及14g的閘極長度Lb 係大於第一閘極電極11g的閘極長度La 且小於第三閘極電極13g的閘極長度Lc ，亦即Lc >Lb >La 。
下列係為此關係之原因。
設計成具有相同電晶體特徵之複數個N-型MOSFET中的閘極電極係具有相同的設計閘極長度。然而，一主動區中之SD寬度的一變異係導致接通狀態電流的一變異。其同樣適用於P-型MOSFET。
本發明人發現，可藉由在一實際裝置中使第一閘極電極11g的閘極長度小於第二閘極電極12g的閘極長度來降低或防止第一及第二N-型MOSFET 11及12之電晶體特徵的變異。
本發明人亦發現，可藉由在一實際裝置中使第三閘極電極13g的閘極長度大於第四閘極電極14g的閘極長度來降低或防止第一及第二P-型MOSFET 13及14之電晶體特徵的變異。
下文描述一用於修改一閘極電極的設計圖案寬度、亦即設計閘極長度之方法。
第一至第四閘極電極11g、12g、13g及14g譬如係由一經摻雜的多晶矽膜形成。多晶矽膜藉由光微影術被圖案化以具有上述閘極長度。若不採用經摻雜的多晶矽膜，一未摻雜的多晶矽膜可藉由離子植入被摻雜有一p-型或n-型雜質以形成一導電膜。或者，可沉積及熱處理非晶矽以形成多晶矽。
光微影術中，一被施加至一多晶矽膜之光阻係被曝露及顯影以形成一阻劑圖案，且隨後利用阻劑圖案作為罩幕來蝕刻多晶矽膜。
光阻曝露於穿過一曝光罩幕之光。用來形成一閘極電極之曝光罩幕係由下列製程產生。
首先，如第3圖的操作I中所示，準備閘極電極的一設計佈局。
設計佈局中，設計主動區的尺寸及位置、以及閘極電極的閘極長度及閘極寬度(y方向中的長度)。如第1圖的虛線所示，第一主動區3中的第一閘極電極11g及第三主動區7中的第三閘極電極13g係設計成一與第二及第四閘極電極12g及14g具有相同閘極長度Lb 之閘極電極21。
設計佈局中，第一主動區3及第三主動區7中之閘極電極21的閘極長度係具有與第二及第四閘極電極12g及14g相同之閘極長度Lb 。
設計佈局中，自第一至第四主動區3、5、7及9以及第一至第四閘極電極11g、12g、13g及14g上的資料來計算SD寬度。第1圖所示之半導體裝置的設計佈局中，第一主動區3及第三主動區7中之閘極電極21的左及右設計SD寬度Xsd01 及Xsd02 係彼此相同並小於第二主動區5及第四主動區9中之SD寬度Xsd21 、Xsd22 、Xsd41 、及Xsd42 。
設計佈局中的此圖案資料係轉換成GDS，如第3圖中的操作II所示。GDS係為一界定用來產生一曝光罩幕所需要的諸如形狀及座標等資訊之二元檔案，並身為一用於界定一半導體積體電路的佈局資料之格式。
如操作III所示，進行光學鄰近性矯正(OPC)。OPC中，一罩幕圖案係考慮到光學鄰近性效應予以矯正以取消由於光繞射效應在罩幕圖案與一實際圖案之間的差異。本實施例中，亦進行以SD寬度為基礎之矯正。如操作IV及V所示，準備罩幕資料，且以該罩幕資料為基礎來圖案化一石英基材上的一光屏蔽膜以產生一曝光罩幕以供用於一閘極電極之形成。
在不採用SD寬度作為參數之OPC後，第一閘極電極11g及第三閘極電極13g具有閘極電極21的設計形狀。因此，第一閘極電極11g及第三閘極電極13g的閘極長度係與第二及第四閘極電極12g及14g的閘極長度Lb 相同。
藉由在一閘極電極的OPC中不使用SD寬度作為參數來矯正設計資料，產生一曝光罩幕。當一N-型MOSFET利用曝光罩幕形成於第一主動區3中時，N-型MOSFET的設計SD寬度Xsd01 與接通狀態電流Ion之間的關係以第4圖的虛線顯示。當一P-型MOSFET利用曝光罩幕形成於第三主動區7中時，P-型MOSFET的設計SD寬度Xsd01 與接通狀態電流Ion之間的關係以第5圖的虛線顯示。
在具有如第4及5圖所示特徵之MOSFET中，閘極電極21的閘極長度可約為60nm，且y方向中之閘極寬度可約為1.0μm。
如第4圖的虛線所示，N-型MOSFET的接通狀態電流Ion之減小係隨著SD寬度Xsd01 從約0.4μm降低而增加。這造成低限值電壓或操作延遲時間的一變異。
如第5圖的虛線所示，接通狀態電流Ion之增加係隨著SD寬度Xsd01 從約0.4μm降低而增大。這造成待命漏電流的一增加及低限值電壓的一減小。
因此，即使當複數個P-型MOSFET及N-型MOSFET在相同條件下形成於相同半導體基材上時，若閘極長度未以SD寬度資料為基礎作矯正，P-型MOSFET或N-型MOSFET的電晶體特徵之變異係增大。
為了降低複數個MOSFET之間的電晶體特徵差異，本發明人發現可藉由矯正設計閘極長度來降低接通狀態電流的變異。更確切來說，當SD寬度小於一預定數值時，一N-型MOSFET中之閘極電極的閘極長度可從設計數值減小以降低或防止接通狀態電流的減小。尚且，當SD寬度小於一預定數值時，一P-型MOSFET中之閘極電極的閘極長度係從設計數值增大以降低或防止接通狀態電流的增加。
因此，如第6圖所示，當一N-型MOSFET的閘極長度隨著設計SD寬度自一預定數值減小而從一設計數值Lb 降低時，可防止接通狀態電流的減小，如第4圖的實線顯示。
如第7圖所示，當一P-型MOSFET的閘極長度隨著設計SD寬度自一預定數值減小而從一設計數值Lb 增大時，可防止接通狀態電流的增加，如第5圖的實線所示。
第6及7圖的垂直軸係代表相對於一具有可使MOSFET保持恆定接通狀態電流的SD寬度之MOSFET的閘極長度之閘極長度矯正(偏差)。一充分夠大的SD寬度可為5μm，且設計閘極長度可約為60nm。
因此，在具有不同SD寬度之複數個N-型MOSFET中，一具有不大於預定數值的SD寬度之N-型MOSFET的閘極長度可在曝光罩幕資料的準備中被矯正成小於一設計數值以降低電晶體特徵的差異。在具有不同SD寬度之複數個P-型MOSFET中，一具有不大於預定數值的SD寬度之P-型MOSFET的閘極長度可在曝光罩幕資料的準備中被矯正成大於一設計數值以降低電晶體特徵的差異。
一N-型MOSFET中，一小於一設計數值的閘極長度係導致大於一設計數值的一SD寬度。然而，閘極長度並未降低藉以將N-型MOSFET的SD寬度調整至另一N-型MOSFET的SD寬度且藉此等化電晶體特徵。因為N-型MOSFET的特徵隨閘極長度而變，所以使閘極長度降低。
第1圖的第一主動區3中，左SD寬度Xsd11 與右SD寬度Xsd12 相同。若這些SD寬度為不同，閘極長度以一較小設計SD寬度為基礎被更改。其同樣適用於第三主動區7。
閘極長度可修改如下：
一主動區中，當一閘極電極的一右或左設計SD寬度為0.17μm或更小(SD寬度≦0.17μm)時，一P-型MOSFET中之閘極電極的一右或左半部的長度係藉由罩幕資料的矯正而個別地自設計數值增加1.5nm(總共3.0nm)。同時地，一N-型MOSFET中之閘極電極的一右及左半部之長度係個別地自設計數值降低1.5nm(總共3.0nm)。
一主動區中，當一閘極電極的一右及左設計SD寬度大於0.17μm且SD寬度的至少一者不大於0.20μm(0.20μm≧SD寬度>0.17μm)時，一P-型MOSFET中之閘極電極的一右及左半部之長度係藉由罩幕資料的矯正而個別地自設計數值增加1.0nm(總共2.0nm)。同時地，一N-型MOSFET中之閘極電極的一右及左半部之長度係藉由罩幕資料的矯正而個別地自設計數值降低1.0nm(總共2.0nm)。
一主動區中，當一間極電極的一右及左設計SD寬度係大於0.20μm且SD寬度的至少一者不大於0.23μm(0.23μm≧SD寬度>0.20μm)時，一P-型MOSFET中之閘極電極的一右及左半部之長度係藉由罩幕資料的矯正而個別地自設計數值增加0.5nm(總共1.0nm)。同時地，一N-型MOSFET中之閘極電極的一右及左半部之長度係藉由罩幕資料的矯正而個別地自設計數值降低0.5nm(總共1.0nm)。
一主動區中，當一閘極電極的一右及左設計SD寬度係大於0.23μm且SD寬度的至少一者不大於0.30μm(0.30μm≧SD寬度>0.23μm)時，一P-型MOSFET中之閘極電極的一右及左半部之長度係藉由罩幕資料的矯正而個別地自設計數值增加0.25nm(總共0.50nm)。同時地，一N-型MOSFET中之閘極電極的一右及左半部之長度係藉由罩幕資料的矯正而個別地自設計數值降低0.25nm(總共0.5nm)。
一主動區中的一右及左SD寬度在一設計佈局中未必為相同。
譬如，如第8圖所示，在一主動區22中所形成之一P-型MOSFET 23中的虛線所示之一設計閘極電極24a中，一左設計SD寬度Xsd01 係大於右設計SD寬度Xsd02 及Xsd03 ，其並不相同。更確切來說，左設計SD寬度Xsd01 為0.4μm，而右設計SD寬度Xsd02 及Xsd03 分別為0.16及0.18μm。
在此例中，閘極長度較佳以最小設計SD寬度Xsd02 為基礎作更改。更確切來說，如第7圖所示，將0.0015μm(總共0.0030μm)的額外左及右圖案寬度X01 及 X02 添加至一設計閘極長度X0 。
如第5圖的實線所示，包括有依此形成的閘極電極24之P-型MOSFET 23的接通狀態電流之變異係降低至不大於矯正前觀察到的變異之10%。這可降低P-型MOSFET 23與另一具有充分夠大SD寬度的P-型MOSFET之間的接通狀態電流差異。
較佳地，由於閘極長度矯正所導致之接通狀態電流的變異係不大於一具有充分夠大SD寬度之MOSFET的接通狀態電流之10%或15%。在第4及5圖所示的N-型MOSFET及P-型MOSFET中，閘極長度矯正可將接通狀態電流的變異降低至不大於矯正前觀察到的變異之20%或10%。
上述實施例中，N-型MOSFET的閘極長度係降低，且P-型MOSFET的閘極長度增加。然而，依據一半導體積體電路的結構而定，一P-型MOSFET或一N-型MOSFET的閘極長度可作更改。可以降低電晶體延遲時間或防止待命洩漏是否重要為基礎，在一P-型MOSFET或一N-型MOSFET之間作選擇。
上述長度及寬度係為矽基材1中的目標數值。其同樣適用於下列實施例。
下文將參照第9A至9G圖、第10A至10D圖、及第11A至11D圖來描述一用於形成上述半導體裝置之方法。第9A至9G圖為沿著第1圖的線III-III所取之N-型MOSFET 11中的閘極電極11g之橫剖視圖。第10A至10D圖及第11A至11D圖分別為沿著第1圖的線I-I及II-II所取之橫剖視圖。
首先，如第9A圖所示，一具有約10nm厚度之二氧化矽(SiO2 )層25係藉由熱性氧化或CVD形成於矽基材1上。一具有100nm厚度之氮化矽(Si3 N4 )層26係藉由CVD形成於SiO2 層25上。
一光阻係被施加至Si3 N4 層26並曝光及顯影以形成一阻劑圖案27，其覆蓋住第一至第四主動區3、5、7及9但一裝置隔離區除外。
如第9B圖所示，Si3 N4 層26及SiO2 層25利用阻劑圖案27作為罩幕藉由反應性離子蝕刻(RIE)被移除，且矽基材1被蝕刻以形成一具有約300nm深度之溝道1a。
如第9C圖所示，阻劑圖案27被移除之後，一STI結構2形成於溝道1a中。STI結構2藉由下列製程形成。
首先，一具有3nm厚度之SiO2 層28係藉由熱性氧化形成於溝道1a表面上。一SiO2 層藉由高密度電漿CVD形成於Si3 N4 層26上及溝道1a中。SiO2 層具有可使溝道1a被其完整充填之厚度，譬如如同在Si3 N4 層26上所測得之500nm。
形成於Si3 N4 層26上的SiO2 層係利用Si3 N4 層26作為拋光停止層藉由化學機械拋光(CMP)被選擇性移除。Si3 N4 層26的部份係藉由CMP被移除。留存於裝置隔離區中的溝道1a中之SiO2 層係形成STI結構2。STI結構2的表面係齊平於Si3 N4 層26的表面。
CMP之後，STI結構2的SiO2 層係以900℃歷時30分鐘在一爐具中被退火以供密化。Si3 N4 層26隨後藉由磷酸沸煮被移除。
STI結構2自矽基材1的表面突出約100nm。
如第9D圖所示，SiO2 層25以氟化氫被移除之後，一具有10nm厚度之可犧牲式氧化物層29係藉由熱性氧化在第三主動區7中形成於矽基材1上。
當SiO2 層被移除時，STI結構2的SiO2 層以氟化氫被輕微地蝕刻。這降低了STI結構2的突出高度。
第一及第二主動區3及5藉由離子植入被摻雜有一諸如硼(B)等p-型雜質以分別形成P-井4及6。第三及第四主動區7及9藉由離子植入被摻雜有一諸如磷或砷等n-型雜質以分別形成N-井8及10。
第一至第四主動區3、5、7、及9隨後藉由離子植入被摻雜有一n-型或p-型雜質以控制MOSFET的低限值。
在一n-型或p-型雜質的離子植入中，一非目標區域係被覆蓋有一光阻。因此，在離子植入中，重覆地進行一光阻的圖案化、離子植入、及光阻的移除。
當光阻以一氨-過氧化氫溶液(APM)被移除，STI結構2的SiO2 層受到輕微蝕刻。這降低了STI結構2的突出高度。
如第9E圖所示，可犧牲式氧化物層29以氟化氫被移除之後，一具有2nm厚度之閘極氧化物(閘極絕緣層)20係藉由熱性氧化或CVD在第一至第四主動區3、5、79中形成於矽基材1上。
當可犧牲式氧化物層29以氟化氫被移除，STI結構2的SiO2 層亦受到輕微蝕刻。這進一步降低了STI結構2的突出高度。因此，如第10A及11A圖所示，STI結構2的表面係幾乎齊平於矽基材1表面之±5nm以內。
僅以示範性質提供用於形成一上述STI結構之製程。本技術亦可施用至另一用於形成一STI結構之製程。
如第9F圖所示，一具有105nm厚度之多晶矽層30係藉由CVD形成於閘極氧化物20上。一具有75nm厚度之底抗反射塗覆(BARC)層31及一光阻層32係形成於多晶矽層30上。多晶矽層30藉由離子植入被摻雜有一p-型或n-型雜質以形成一導電層。
可在多晶矽層30形成之後立即進行雜質離子植入。或者，可與第10D圖所示的一n-型源極/汲極區或第11D圖所示的一p-型源極/汲極區之形成同時地進行雜質離子植入。
BARC層31係在光阻層32曝光期間降低光阻層32中之駐波效應。
光阻層32被曝光及顯影以形成一閘極電極圖案。在該曝光中使用根據第3圖所示的流程圖所產生之一曝光罩幕或主光罩。
BARC層31及多晶矽層30係利用光阻圖案作為罩幕被蝕刻。使用第一至第四主動區3、5、7、及9中之所產生的導電圖案作為第一至第四閘極電極11g、12g、13g、及14g。
如第9G圖所示，隨後移除光阻層32及BARC層31。如第10B及11B圖所示，第一至第四閘極電極11g、12g、13g、及14g被曝露。
未覆蓋有第一至第四閘極電極11g、12g、13g、及14g之閘極氧化物20的部份被移除之後，一可犧牲式氧化物層29a藉由熱性氧化形成於矽基材1上。
如第10C圖所示，當第三及第四主動區7及9覆蓋有一光阻(未圖示)，第一及第二主動區3及5中的P-井4及6係藉由離子植入被摻雜有一n-型雜質以在第一及第二閘極電極11g及12g的兩側上形成n-型延伸區11a、11b、12a、及12b。隨後移除第三及第四主動區7及9上的光阻。
如第11C圖所示，當第一及第二主動區3及5覆蓋有一光阻(未圖示)，第三及第四主動區7及9中的N-井8及10係藉由離子植入被摻雜有一p-型雜質以在第三及第四閘極電極13g及14g的兩側上形成p-型延伸區13a、13b、14a、及14b。隨後移除第一及第二主動區3及5上的光阻。
一氧化矽層藉由CVD形成於矽基材1的整個表面上之後，氧化矽層被回蝕以分別形成第一至第四閘極電極11g、12g、13g、及14g的側壁18a、18b、18c、及18d。
如第10D圖所示，當第三及第四主動區7及9覆蓋有一光阻(未圖示)，n-型延伸區11a、11b、12a、及12b利用第一及第三閘極電極11g及12g以及側壁18a及18b作為罩幕藉由離子植入被摻雜有一n-型雜質以形成n-型源極/汲極區11s、11d、12s、及12d。隨後移除第三及第四主動區7及9上的光阻。
如第11D圖所示，當第一及第二主動區3及5覆蓋有一光阻(未圖示)，p-型延伸區13a、13b、14a、及14b利用第三及第四閘極電極13g及14g以及側壁18c及18d作為罩幕藉由離子植入被摻雜有一p-型雜質以形成p-型源極/汲極區13s、13d、14s、及14d。隨後移除第一及第二主動區3及5上的光阻。
金屬矽化物層17a至17d及19a至19h係形成於第一至第四閘極電極11g、12g、13g及14g、n-型源極/汲極區11s、11d、12s及12d、以及p-型源極/汲極區13s、13d、14s及14d上。經由這些操作，形成第2A圖所示的第一及第二N-型MOSFET 11及12以及第2B圖所示的第一及第二P-型MOSFET 13及14。
僅以示範性質提供用於形成一上述MOSFET之製程。本技術亦可施用至另一用於形成一MOSFET之製程。譬如，可省略可犧牲式氧化物層29a。
雖未圖示，一間層絕緣層係形成於第一及第二N-型MOSFET 11及12以及第一及第二P-型MOSFET 13及14上，且形成一導電性插塞。
因此，可藉由以STI結構所圍繞之主動區中的SD寬度差異為基礎來更改閘極長度藉以修改複數個N-型MOSFET及複數個P-型MOSFET之不均勻的電晶體特徵。更確切來說，一具有一狹窄源極/汲極區之N-型MOSFET的閘極長度可被降低以防止接通狀態電流減小。一具有一狹窄源極/汲極區之P-型MOSFET的閘極長度可被增加以防止接通狀態電流增大。
第12圖為根據第二實施例之一半導體裝置的平面圖。第13A及13B圖為分別沿著第12圖的線I-I及II-II所取之半導體裝置的橫剖視圖。第12圖及第13A與13B圖中，與第1圖及第2A與2B圖相同的編號係代表相同的組件。
第12圖及第13A與13B圖中，一STI結構40係形成於一矽基材1上的一裝置隔離區中。不同於第一實施例中的STI結構2，STI結構40具有一低於矽基材1表面之表面，因此相對於第一至第四主動區3、5、7、及9形成一凹入部分。易言之，矽基材1上之第一至第四主動區3、5、7、及9的表面係高於STI結構40的表面。
如第一實施例中，在矽基材1上，一第一及第二N-型MOSFET 11及12分別形成於第一及第二主動區3及5中，且一第一及第二P-型MOSFET 13及14分別形成於第三及第四主動區7及9中。
第一主動區3中之一第一閘極電極11g的左及右SD寬度係小於第二主動區5中之一第二閘極電極12g的左及右SD寬度。如同第一實施例中，第一閘極電極11g的閘極長度La 係小於第二及第三閘極電極12g及13g的閘極長度Lb 及Lc 。
第三主動區7中之第三閘極電極13g的左及右SD寬度係小於第四主動區9中之一第四閘極電極14g的左及右SD寬度。因此，如同第一實施例中，第三閘極電極13g的閘極長度Lc 係大於第四閘極電極14g的閘極長度Lb 。
藉由與第3圖所示相同的製程來產生一用於第一至第四閘極電極11g、12g、13g、及14g的形成之曝光罩幕，差異在於利用OPC作閘極長度矯正。此矯正係導因於STI結構40以及第一至第四主動區3、5、7及9之間的高度差異。
下文將與一用於形成第一及第二N-型MOSFET 11及12以及第一及第二P-型MOSFET 13及14之製程一起描述閘極長度之矯正。
第14A至14D圖為顯示沿著第12圖的線III-III所取之一用於形成一MOSFET的製程之橫剖視圖。
如第14A圖所示，一溝道1a、一STI結構40、P-井4及6、以及N-井8及10係如第一實施例中般地形成於一矽基材1上。
如第14B圖所示，藉由一氟化氫溶液來移除在井形成中所使用之一可犧牲式氧化物層29。STI結構40的氧化矽亦以氟化氫溶液被部份地蝕刻。可藉由氟化氫濃度或處理時間來控制所移除的STI結構40量。STI結構40被部份地移除至具有一低於矽基材1表面約20nm之表面。
不只可藉由可犧牲式氧化物層29、一可犧牲式氧化物層29a、及一SiO2 層25的移除、亦可藉由一氮化矽(Si3 N4 )層26的厚度調整、一STI結構的形成中之CMP量的調整、及一光阻的移除中之APM處理時間的調整來控制STI結構40表面以及矽基材1表面之間的高度差異，。
如第14C圖所示，一閘極氧化物20藉由熱性氧化形成於矽基材1上之後，形成一具有105nm厚度之多晶矽層30。一具有75nm厚度之BARC層31及一光阻層32係順序性形成於多晶矽層30上。光阻層32由一正性有機材料形成。多晶矽層30隨後藉由離子植入被摻雜有一p-型或n-型雜質以形成一導電層。
因為多晶矽層30由CVD形成並具有一均勻厚度，多晶矽層30的表面上係留存有STI結構40的表面與矽基材1的表面之間的高度差異。
BARC層31由一黏性有機材料形成。因此，BARC層31具有一實質扁平表面。易言之，BARC層31由於STI結構40與第一至第四主動區3、5、7及9間的高度差異而具有不平均的厚度分佈。第一至第四主動區3、5、7及9上之BARC層31的厚度係為75nm以防止光從第一至第四主動區3、5、7及9產生反射。
由於STI結構40上的BARC層31具有大於一預定厚度的厚度，在STI結構40上降低其抗反射功能。當正性光阻層32利用一曝光罩幕被曝光時，因此，反射波係在STI結構40上增大。從STI結構40反射之曝光用光係增大第一至第四主動區3、5、7及9的周邊之曝光。特定言之，在具有一小SD寬度之第一及第三主動區3及7中，周遭區域中的光反射增加係增大對應於閘極電極之主動區的中段之曝光，因此降低閘極長度。
因此，可正面地利用反射波的增加來降低閘極長度而不需矯正設計閘極長度。
第15圖顯示身為STI結構40表面與閘極氧化物20表面間之高度差異Δt的函數之閘極長度降低，如第14C圖所示。第15圖顯示閘極長度降低係隨著高度差異Δt增加而增大。
不同於其中藉由OPC來矯正第一閘極電極11g的閘極長度之第一實施例，利用第15圖所示的高度差異Δt來降低閘極長度。易言之，如第一實施例中的第6圖的實線所示，如同閘極長度矯正與SD寬度之間的關係，藉由調整高度差異Δt來矯正閘極長度。
譬如，第6圖顯示，對於0.2μm的一設計SD寬度，閘極長度必須從設計數值降低2nm。第15圖顯示，為了使閘極長度從設計數值降低2nm，STI結構40被部份地移除藉以提供約10nm的一高度差異Δt。這滿足了第一N-型MOSFET的接通狀態電流Ion及SD寬度間的關係，如第一實施例的第4圖中之實線所示。
即便當STI結構40降低至低於矽基材1的表面時，在具有一較大SD寬度之第二及第四主動區5及9中的第二及第四閘極電極12g及14g中，從STI結構40所反射之曝光用光的增加係很少對於閘極長度具有效應。來自第二及第四主動區5及9的周邊之經反射光係只對於第二及第四主動區5及9的周邊具有效應或毫無效應、且對於電晶體特徵並無顯著影響。
相反地，如第17圖的虛線所示，當具有小SD寬度的第三主動區7中之第一P-型MOSFET13的閘極長度未相對於SD寬度藉由OPC作處理時，閘極長度係因為高度差異Δt的效應隨著SD寬度降低而減小。因此，如第18圖的虛線所示，第一P-型MOSFET 13的接通狀態電流係在0.4μm或更小的SD寬度處增大並在0.2μm或更小的SD寬度處超過120%。
至於P-型MOSFET的閘極長度，除了第一實施例中藉由OPC之閘極長度矯正外，必須矯正高度差異Δt所造成之閘極長度的降低。在第3圖中的OPC設計數值上對於第17圖箭頭所示之實線與虛線間的差異作矯正之後，獲得第18圖的實線所示之接通狀態電流曲線。因此，如第16B圖所示，實際形成的第三閘極電極13g具有與第一實施例中相同的閘極長度。
下文描述閘極長度矯正的一特定範例。
當一主動區中之一閘極電極的一右或左設計SD寬度為0.17μm或更小(SD寬度≦0.17μm)時，一P-型MOSFET中之閘極電極的一右與左半部的長度係藉由罩幕資料的OPC自設計數值個別地增加3.0nm(總共6.0nm)。藉由調整一STI結構的高度差異Δt而不進行OPC使得一N-型MOSFET中的閘極長度在兩側上總共減小3.0nm。
當一主動區中之一閘極電極的一右及左設計SD寬度大於0.17μm且SD寬度的至少一者不大於0.20μm(0.20μm≧SD寬度>0.17μm)時，一P-型MOSFET中之閘極電極的一右與左半部的長度係藉由罩幕資料的OPC自設計數值個別地增加2.0nm(總共4.0nm)。藉由調整一STI結構的高度差異Δt而不進行OPC使得一N-型MOSFET中的閘極長度減小3.0nm。
當一主動區中之一閘極電極的一右及左設計SD寬度大於0.20μm且SD寬度的至少一者不大於0.23μm(0.23μm≧SD寬度>0.20μm)時，一P-型MOSFET中之閘極電極的一右與左半部的長度係藉由罩幕資料的OPC自設計數值個別地增加1.0nm(總共2.0nm)。藉由調整一STI結構的高度差異Δt而不進行OPC使得一N-型MOSFET中的閘極長度減小2.0nm。
當一主動區中之一閘極電極的一右及左設計SD寬度大於0.23μm且SD寬度的至少一者不大於0.30μm(0.30μm≧SD寬度>0.23μm)時，一P-型MOSFET中之閘極電極的一右與左半部的長度係藉由罩幕資料的OPC自設計數值個別地增加0.5nm(總共1.0nm)。藉由調整一STI結構的高度差異Δt而不進行OPC使得一N-型MOSFET中的閘極長度減小1.0nm。
第14C圖的光阻層32係利用以包括此一經矯正設計閘極長度之資料為基礎所產生的一曝光罩幕或主光罩被曝光，且被顯影以形成一具有一閘極電極形狀之光阻圖案。
BARC層31及多晶矽層30利用光阻圖案作為罩幕被蝕刻。使用圖案狀多晶矽層30作為第一至第四閘極電極11g、12g、13g、及14g。
如第14D圖所示，BARC層31及光阻層32係被移除以曝露第一至第四閘極電極11g、12g、13g及14g。源極/汲極區、側壁、及金屬矽化物層係如第一實施例中般形成。經由這些操作，完成第13A圖所示的第一及第二N-型MOSFET 11及12以及第13B圖所示的第一及第二P-型MOSFET 13及14。
如第19圖所示，一主動區中之一P-型MOSFET的一右與左SD寬度可能在一設計佈局中為不同。第19圖中，與第8圖相同的編號係代表相同的組件。
虛線所示的一設計閘極電極24a中，一左設計SD寬度Xsd01 係大於右設計SD寬度Xsd02 及Xsd03 ，其並不相同。更確切來說，左設計SD寬度Xsd01 為0.4μm，而右設計SD寬度Xsd02 及Xsd03 分別為0.16及0.18μm。
在此例中，可以最小設計SD寬度Xsd02 為基礎來更改閘極長度。更確切來說，一N-井中當閘極長度由於高度差異Δt導致總共降低0.003μm時，根據第17圖所示的關係將0.003μm(總共0.006μm)的額外左及右圖案寬度X01 及X02 添加至一設計閘極長度Lb 。
如第18圖的實線所示，包括有依此形成的閘極電極24之P-型MOSFET 23的接通狀態電流的變異係降低至在一0.4μm或更小SD寬度處之矯正前所觀察到的變異之10%。這可能降低該P-型MOSFET 23及另一具有充分夠大SD寬度的P-型MOSFET之間的接通狀態電流之差異。
由於閘極長度矯正所導致之接通狀態電流的變異較佳係不大於一具有充分夠大SD寬度的MOSFET之接通狀態電流的10%或15%。如第18圖的實線所示，閘極長度矯正可將一P-型MOSFET的接通狀態電流之變異從一參考數值的20%降低至10%或更小。一N-型MOSFET亦可藉由形成高度差異Δt的形成而具有與第一實施例的第4圖所示相同之特徵。
可藉由使STI結構自矽基材1或閘極絕緣層的表面突出來控制高度差異Δt。
第20圖為根據第三實施例之一半導體裝置的平面圖。第21圖為沿著第20圖的線VII-VII所取之半導體裝置的橫剖視圖。第20及21圖中，與第12及13B圖相同的編號係代表相同的組件。
第20及21圖中，如同第二實施例中，一STI結構40係形成於一矽基材1的一裝置隔離區中。STI結構40具有一低於矽基材1表面之表面或一閘極絕緣層，因此相對於第一至第四主動區3、5、7及9形成一凹入部分。
如同第二實施例中，在矽基材1上，一第一及第二N-型MOSFET 11及12係分別形成於第一及第二主動區3及5中，且一第一及第二P-型MOSFET 13及14分別形成於第三及第四主動區7及9中。
第一主動區3中之一第一閘極電極11g的左及右SD寬度係小於第二主動區5中之一第二閘極電極12g的左及右SD寬度。如同第二實施例中，第一閘極電極11g的閘極長度La 係因為高度差異Δt而小於第二閘極電極12g的閘極長度Lb 。
第三主動區7中之一第三閘極電極13g的左及右SD寬度係小於第四主動區9中之一第四閘極電極14g的左及右SD寬度。不同於第二實施例，第三閘極電極13g的閘極長度Lc 係與第四閘極電極14g的閘極長度Lb 實質地相同(Lc =Lb )，
不同於第二實施例，第一至第四閘極電極11g、12g、13g及14g的形成中所使用之一曝光罩幕上的資料並未相對於SD寬度受到閘極長度的OPC，且如第22圖所示，只有第一P-型MOSFET 13被OPC所矯正以取消由於高度差異Δt導致之閘極長度的降低。
藉由利用此曝光罩幕的光微影術來圖案化一多晶矽膜所形成之第三閘極電極13g係具有與第四閘極長度14g相同的閘極長度。第23圖的實線顯示第一P-型MOSFET 13的接通狀態電流Ion對於SD寬度之因變性(dependency)。
如第23圖所示，用於取消高度差異Δt所導致的閘極長度降低之閘極長度矯正後所獲得的接通狀態電流係大於其中相對於SD寬度進一步矯正閘極長度之第一P-型MOSFET 13的接通狀態電流Ion。然而，閘極長度矯正後所獲得之接通狀態電流係仍低於一其中相對於高度差異Δt及SD寬度不進行矯正之習知MOSFET的接通狀態電流。
如同第二實施例中，第一N-型MOSFET 11中之第一閘極電極11g的閘極長度並未相對於SD寬度作矯正而是對於高度差異Δt作矯正。
因此，如同第一及第二實施例中，可藉由對於高度差異Δt矯正一具有一狹窄源極/汲極區之N-型MOSFET的閘極長度來降低複數個N-型MOSFET之間的電晶體特徵的差異。
第24圖為根據第四實施例之一半導體裝置的平面圖。
一MOSFET 41係包括一主動區43中的一閘極電極41g及閘極電極41g的左及右側上之源極/汲極區44及45。主動區43被一STI結構42所圍繞。
MOSFET 41係為具有譬如第1圖及第2A與2B圖所示的一結構之一第一N-型MOSFET 11或一第一P-型MOSFET13。MOSFET 41進一步包括側壁及一矽化物層(未圖示)。
閘極電極41g的一右SD寬度XSd45 係大於一左SD寬度XSd44 。相較於右SD寬度XSd45 ，左SD寬度XSd44 顯著地影響電晶體特徵。
第25圖顯示一具有不同左及右設計SD寬度之P-型MOSFET的左SD寬度與低限值電壓之間的關係。水平軸具有一對數尺度，而垂直軸具有一線性尺度。
一具有約0.2μm的左SD寬度XSd44 及1μm的右SD寬度Xsd45 之P-型MOSFET係具有約-0.18V的一低限值電壓。相反地，一具有0.2μm的左及右SD寬度Xsd44 及Xsd45 之P-型MOSFET係具有約-0.14V的一低限值電壓。
因為在一具有高達約1μm的右或左SD寬度之P-型MOSFET中低限值電壓具有小幅的降低，至少面對一狹窄源極/汲極區之一閘極電極的一半部的長度係可從設計數值被更改以改良電晶體特徵。
更確切來說，如第24圖所示，一具有不同左及右設計SD寬度Xsd44 及Xsd45 之N-型或P-型MOSFET中，至少面對狹窄源極/汲極區44之閘極電極41g的一半部的長度係可增加或減少以降低電晶體特徵的變異。
如第一、第二及第三實施例所描述，可藉由根據設計SD寬度矯正閘極長度、藉由控制一STI結構與一主動區之間的高度差異、或藉由其一組合，藉以更改閘極長度。
下文描述一閘極電極的一半部之長度的增加或減少之一範例。
當一主動區中之一閘極電極的一側上之設計SD寬度為0.17μm或更小(SD寬度≦0.17μm)時，一P-型MOSFET中之閘極電極的閘極長度係自設計數值朝向較小設計SD寬度側增加3.0nm。一N-型MOSFET中之閘極電極的閘極長度係以依據SD寬度而定的方式降低。
當一主動區中之一閘極電極一側上的設計SD寬度大於0.17μm但不大於0.20μm(0.20μm≧SD寬度>0.17μm)時，一P-型MOSFET中之閘極電極的閘極長度係自設計數值朝向較小設計SD寬度側增加2.0nm。一N-型MOSFET中之閘極電極的閘極長度係以依據SD寬度而定的方式降低。
當一主動區中之一閘極電極一側上的設計SD寬度大於0.20μm但不大於0.23μm(0.23μm≧SD寬度>0.20μm)時，一P-型MOSFET中之閘極電極的閘極長度係自設計數值朝向較小設計SD寬度側增加1.0nm。一N-型MOSFET中之閘極電極的閘極長度係以依據SD寬度而定的方式降低。
當一主動區中之一閘極電極一側上之設計SD寬度大於0.23μm但不大於0.30μm(0.30μm≧SD寬度>0.23μm)時，一P-型MOSFET中之閘極電極的閘極長度係自設計數值朝向較小設計SD寬度側增加0.5nm。一N-型MOSFET中之閘極電極的閘極長度係以依據SD寬度而定的方式降低。
如同第一及第二實施例中，一光阻層係利用以包括此一經矯正設計閘極長度之資料為基礎所產生的一曝光罩幕或主光罩被曝光，並被顯影以形成一具有閘極電極形狀之阻劑圖案。
下文將參照第26至28圖來描述閘極長度矯正之一範例。第26至28圖中，與第8圖相同的編號代表相同的組件。
第26圖中的一P-型MOSFET 23中，左設計SD寬度Xsd01 係相對較大，0.4μm，而右設計SD寬度Xsd02 及Xsd03 分別低達0.16及0.18μm。一設計閘極電極24a的閘極長度係相對於SD寬度及/或高度差異Δt藉由OPC以最小右SD寬度Xsd02 為基礎向右方增加0.003μm。
第27圖中的一P-型MOSFET 23中，左設計SD寬度Xsd01 低達0.23μm，而右設計SD寬度Xsd02 及Xsd03 分別低達0.16及0.18μm。一設計閘極電極24a的閘極長度係相對於SD寬度及/或高度差異Δt藉由OPC以最小右SD寬度Xsd02 為基礎向右方增加0.003μm並以左SD寬度Xsd01 為基礎向左方增加0.001μm。
第28圖中的一P-型MOSFET 23中，左設計SD寬度Xsd01 相對較大，0.4μm，而右設計SD寬度Xsd02 及Xsd03 分別低達0.16及0.18μm。一設計閘極電極24a的閘極長度相對於SD寬度及/或高度差異Δt藉由OPC在一具有右SD寬度Xsd02 之區中向右方增加0.003μm並在一具有右SD寬度XSd03 之區中增加0.002μm。
因此，當與一閘極電極的一側相鄰之一源極/汲極區具有不同SD寬度時，閘極長度可以依據SD寬度而定的方式被更改以改良電晶體特徵。
如第一、第二及第三實施例中，可藉由矯正一具有一狹窄源極/汲極區之MOSFET的閘極長度來降低複數個MOSFET之間的電晶體特徵差異。
第29圖為根據第五實施例之一半導體裝置的平面圖。
在一包括有被一STI結構50所圍繞的單一主動區51中的複數個MOSFET之結構中，閘極電極52至59的設計閘極長度以SD寬度為基礎被個別地修改。左SD寬度係指主動區51的左側與身為閘極長度矯正的目標之一閘極電極52、53、54、55、56、57、58、或59的左側之間的距離。右SD寬度係指主動區51的右側與目標閘極電極的右側之間的距離。閘極電極52至59具有不同的左及右SD寬度。
中閘極電極55及56的閘極長度係在一N-型MOSFET中大於最左及最右閘極電極52及59的閘極長度，且在一P-型MOSFET中小於最左及最右閘極電極52及59的閘極長度。如同第一至第四實施例般進行閘極長度的矯正。當單一主動區包括兩個閘極電極時，以各閘極電極的左或右SD寬度為基礎來進行閘極長度矯正。
第一至第五實施例中，一主動區外側之x方向中的一導電圖案之寬度可能並未相對於SD寬度作矯正。上述裝置隔離區中的STI結構可為藉由矽區域氧化法(LOCOS)所形成之一結構。
只以典型範例提供這些實施例。熟習該技藝者瞭解可在實施例中作出組合、修改及變異而不脫離本技術之精神與範圍。
可從詳細說明書得知實施例的許多特徵構造及優點，且因此申請專利範圍預定涵蓋落在其真實精神與範圍內之實施例的所有此等特徵構造及優點。並且，因為熟習該技藝者可得知許多修改及變化，無意將創新的實施例侷限於所圖示及描述的確切構造及操作，因此可採行落在其範圍內之所有適當的修改及均等物。
1，101．．．矽基材
1a．．．溝道
2，40，42，50，106．．．淺溝道隔離(STI)結構
3．．．第一主動區
4．．．第一P-井
5．．．第二主動區
6．．．第二P-井
7．．．第三主動區
8．．．第一N-井
9．．．第四主動區
10．．．第二N-井
11．．．第一N-型MOSFET
11a，11b，12a，12b．．．n-型延伸區
11d．．．第二n-型源極/汲極區
11g．．．第一閘極電極
11s．．．第一n-型源極/汲極區
12．．．第二N-型MOSFET
12d．．．第四n-型源極/汲極區
12g．．．第二閘極電極
12s．．．第四n-型源極/汲極區
13．．．第一P-型MOSFET
13d．．．第二P-型源極/汲極區
13g．．．第三閘極電極
13s．．．第一p-型源極/汲極區
14．．．第二P-型MOSFET
14d．．．第四p-型源極/汲極區
14g．．．第四閘極電極
14s．．．第三p-型源極/汲極區
17a-17d，19a-19h．．．金屬矽化物層
18a-18d，110．．．側壁
20．．．閘極氧化物(閘極絕緣層)
21，24，41g，52，53，54，55，56，57，58，59，111g．．．閘極電極
22，43，51．．．主動區
23．．．P-型MOSFET
24，24a．．．設計閘極電極
25,28．．．二氧化矽(SiO2 )層
26，103．．．氮化矽(Si3 N4 )層
27，104．．．阻劑圖案
29，29a．．．可犧牲式氧化物層
30．．．多晶矽層
31．．．底抗反射塗覆(BARC)層
32．．．光阻層
41．．．MOSFET
44，45．．．源極/汲極區
102．．．第一氧化矽層
105．．．裝置隔離溝道
108．．．P-井
109．．．閘極氧化物
111．．．N-型MOSFET
111d．．．汲極區
111s．．．源極區
Ion．．．接通狀態電流
La ．．．第一閘極電極11g的閘極長度
Lb ．．．第二及第四閘極電極12g及14g的閘極長度
Lc ．．．第三閘極電極13g的閘極長度
X．．．閘極電極111g及STI結構106之間的距離
X0 ．．．設計閘極長度
X11 ．．．第一主動區3在x方向的長度
X12 ．．．第三主動區7在x方向的長度
X21 ．．．第二主動區5在x方向的長度
X22 ．．．第四主動區9在x方向的長度
Xsd01 ．．．N-型MOSFET的設計SD寬度
Xsd02 ，Xsd03 ．．．右設計SD寬度
Xsd11 ．．．第一主動區3中第一閘極電極11g的x方向中之左SD寬度
Xsd12 ．．．第一主動區3中第一閘極電極11g的x方向中之右SD寬度
Xsd21 ．．．第二主動區5中第二閘極電極12g的x方向之左SD寬度
Xsd22 ．．．第二主動區5中第二閘極電極12g的x方向之右SD寬度
Xsd31 ．．．第三主動區7中第三閘極電極13g的x方向之左SD寬度
Xsd32 ．．．第三主動區7中第三閘極電極13g的x方向之右SD寬度
Xsd41 ．．．第四主動區9中第四閘極電極14g的x方向之左SD寬度
Xsd42 ．．．第四主動區9中第四閘極電極14g的x方向之右SD寬度
Xsd44 ．．．閘極電極41g的左SD寬度
Xsd45 ．．．閘極電極41g的右SD寬度
Ⅰ，Ⅱ，Ⅲ，Ⅳ，Ⅴ．．．操作
第1圖為根第一實施例之一半導體裝置的平面圖；
第2A及2B圖為根據第一實施例之半導體裝置的橫剖視圖；
第3圖為根據一實施例之一半導體裝置上的設計資料之流程圖；
第4圖為顯示根據第一實施例的半導體裝置中之一N-型MOSFET的接通狀態電流與SD寬度之間的關係之圖形；
第5圖為顯示根據第一實施例的半導體裝置中之一P-型MOSFET的接通狀態電流與SD寬度之間的關係之圖形；
第6圖為顯示根據第一實施例的半導體裝置中之一N-型MOSFET的閘極長度矯正與SD寬度之間的關係之圖形；
第7圖為顯示根據第一實施例的半導體裝置中之一P-型MOSFET的閘極長度矯正與SD寬度之間的關係之圖形；
第8圖為顯示根據第一實施例的半導體裝置中之一P-型MOSFET的一示範性閘極長度矯正之平面圖；
第9A-9D圖為顯示一用於形成根據第一實施例的半導體裝置之製程的橫剖視圖(部份1)；
第9E-9G圖為顯示一用於形成根據第一實施例的半導體裝置之製程的橫剖視圖(部份2)；
第10A-10D圖為顯示一用於形成根據第一實施例的半導體裝置中之N-型MOSFET的製程之橫剖視圖；
第11A-11D圖為顯示一用於形成根據第一實施例的半導體裝置中之P-型MOSFET的製程之橫剖視圖；
第12圖為根據第二實施例之一半導體裝置的平面圖；
第13A及13B圖為根據第二實施例之半導體裝置的橫剖視圖；
第14A-14D圖為顯示一用於形成根據第二實施例的半導體裝置之製程的橫剖視圖；
第15圖為顯示根據第二實施例的半導體裝置中身為一主動區與其周遭之間高度差異的函數之閘極長度降低之圖形；
第16A及16B圖為根據第二實施例的半導體裝置中之一閘極電極分別在矯正前與矯正後之平面圖；
第17圖為顯示根據第二實施例的半導體裝置中之閘極長度矯正與一P-型MOSFET的SD寬度之間的關係之圖形；
第18圖為顯示根據第二實施例的半導體裝置中之接通狀態電流與一P-型MOSFET的SD寬度之間的關係之圖形；
第19圖為顯示根據第二實施例的半導體裝置中之一P-型MOSFET的一示範性閘極長度之平面圖；
第20圖為根據第三實施例的一半導體裝置之平面圖；
第21圖為根據第三實施例的半導體裝置之橫剖視圖；
第22圖為顯示根據第三實施例的半導體裝置的一P-型MOSFET中由於高度差異所導致之閘極長度變異與SD寬度之間的關係之圖形；
第23圖為顯示根據第三實施例的半導體裝置中之一P-型MOSFET的接通狀態電流與SD寬度之間的關係之圖形；
第24圖為根據第四實施例的一半導體裝置之平面圖；
第25圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的低限值電壓與左SD寬度之間的關係之圖形；
第26圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的第一示範性閘極長度矯正之平面圖；
第27圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的第二示範性閘極長度矯正之平面圖；
第28圖為顯示根據第四實施例的半導體裝置中之一P-型MOSFET的第三示範性閘極長度矯正之平面圖；
第29圖為根據第五實施例的一半導體裝置之平面圖；
第30A-30D圖為根據一相關技藝之一用於形成一半導體裝置之製程的橫剖視圖。
2．．．淺溝道隔離(STI)結構
3．．．第一主動區
5．．．第二主動區
7．．．第三主動區
9．．．第四主動區
11．．．第一N-型MOSFET
11g．．．第一閘極電極
12．．．第二N-型MOSFET
12g．．．第二閘極電極
13．．．第一P-型MOSFET
13g．．．第三閘極電極
14．．．第二P-型MOSFET
14g．．．第四閘極電極
21．．．閘極電極
La ．．．第一閘極電極11g的閘極長度
Lb ．．．第二及第四閘極電極12g及14g的閘極長度
Lc ．．．第三閘極電極13g的閘極長度
X11 ．．．第一主動區3在x方向的長度
X12 ．．．第三主動區7在x方向的長度
X21 ．．．第二主動區5在x方向的長度
X22 ．．．第四主動區9在x方向的長度
Xsd01 ．．．N-型MOSFET的設計SD寬度
Xsd02 ．．．右設計SD寬度
Xsd11 ．．．第一主動區3中第一閘極電極11g的x方向中之左SD寬度
Xsd12 ．．．第一主動區3中第一閘極電極11g的x方向中之右SD寬度
Xsd21 ．．．第二主動區5中第二閘極電極12g的x方向之左SD寬度
Xsd22 ．．．第二主動區5中第二閘極電極12g的x方向之右SD寬度
Xsd31 ．．．第三主動區7中第三閘極電極13g的x方向之左SD寬度
Xsd32 ．．．第三主動區7中第三閘極電極13g的x方向之右SD寬度
Xsd41 ．．．第四主動區9中第四閘極電極14g的x方向之左SD寬度
Xsd42 ．．．第四主動區9中第四閘極電極14g的x方向之右SD寬度

Claims (20)

  1. 一種半導體裝置，包含：一第一傳導類型的一第一及一第二主動區，其配置於一半導體基材上；一第二傳導類型的一第三及一第四主動區，其配置於該半導體基材上，該第二及該第四主動區分別具有大於該第一及該第三主動區尺寸之尺寸；一第一導電圖案，其配置於該第一主動區上方且具有一第一寬度；一第二導電圖案，其配置於該第二主動區上方且具有一大於該第一寬度的第二寬度；一第三導電圖案，其配置於該第三主動區上方且具有一第三寬度；及一第四導電圖案，其配置於該第四主動區上方且具有一小於該第三寬度的第四寬度。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一主動區的一端及該第一導電圖案的一側壁之間的一距離係小於該第二主動區的一端及該第二導電圖案的一側壁之間的一距離，而該第三主動區的一端及該第三導電圖案的一側壁之間的一距離係小於該第四主動區的一端及該第四導電圖案的一側壁之間的一距離。
  3. 如申請專利範圍第1項之半導體裝置，其中該第三寬度大於該第一寬度。
  4. 如申請專利範圍第1項之半導體裝置，其中該第二寬度與該第四寬度相同。
  5. 如申請專利範圍第1項之半導體裝置，其中該第一主動區、該第二主動區、該第三主動區、及該第四主動區係個別地被該半導體基材上的一裝置隔離區所圍繞。
  6. 如申請專利範圍第5項之半導體裝置，其中一溝道係位於該裝置隔離區中且一絕緣層被嵌入該溝道中。
  7. 如申請專利範圍第5項之半導體裝置，其中該第一主動區、該第二主動區、該第三主動區、及該第四主動區的頂表面係高於該絕緣層的頂表面。
  8. 如申請專利範圍第1項之半導體裝置，其中該第一導電圖案係電性連接至該第三導電圖案，而該第二導電圖案電性連接至該第四導電圖案。
  9. 如申請專利範圍第1項之半導體裝置，其中該第一導電圖案係一第一傳導類型的一第一電晶體之一第一閘極電極，該第二導電圖案係該第一傳導類型的一第二電晶體之一第二閘極電極，該第三導電圖案係一第二傳導類型的一第三電晶體之一第三閘極電極，而該第四導電圖案係該第二傳導類型的一第四電晶體之一第四閘極電極。
  10. 如申請專利範圍第9項之半導體裝置，其中形成於該第一主動區中之該第一電晶體的一第一源極/汲極區具有與形成於該第二主動區中之該第二電晶體的一第二源極/汲極區相同的一雜質深度輪廓，而形成於該第三主動區中之該第三電晶體的一第三源極/汲極區具有與形成於該第四主動區中之該第四電晶體的一第四源極/汲極區相同的一雜質深度輪廓。
  11. 如申請專利範圍第9項之半導體裝置，其中形成於該半導體基材與該第一閘極電極、該第二閘極電極、該第三閘極電極及該第四閘極電極之間的多數閘極絕緣層具有相同的厚度。
  12. 一種製造一半導體裝置之方法，包含：分離地形成一半導體基材上所配置之一第一傳導類型的一第一主動區、該第一傳導類型的一第二主動區、一第二傳導類型的一第三主動區及該第二傳導類型的一第四主動區，該等第二及第四主動區分別具有大於該等第一及第三主動區尺寸之尺寸；形成一導電層於該半導體基材上方；及將該導電層圖案化以形成一具有一第一寬度的第一導電圖案於該第一主動區上方、一具有一第二寬度的第二導電圖案於該第二主動區上方、一具有一第三寬度的第三導電圖案於該第三主動區上方、及一具有一第四寬度的第四導電圖案於該第四主動區上方，且該第二寬度大於該第一寬度，該第四寬度小於該第三寬度。
  13. 如申請專利範圍第12項之方法，其中前述將該導電層圖案化使得該第一主動區的一端與該第一導電圖案的一側壁之間的一距離小於該第二主動區的一端與該第二導電圖案的一側壁之間的一距離，且該第三主動區的一端與該第三導電圖案的一側壁之間的一距離小於該第四主動區的一端與該第四導電圖案的一側壁之間的一距離。
  14. 如申請專利範圍第12項之方法，進一步包含：在該半導體基材上方形成一溝道於一圍繞該第一主動區、該第二主動區、該第三主動區及該第四主動區之裝置隔離區中；及以一絕緣層嵌入該溝道。
  15. 如申請專利範圍第14項之方法，其中進行該以絕緣層嵌入溝道以使該絕緣層的頂表面低於該第一主動區、該第二主動區、該第三主動區及該第四主動區之頂表面。
  16. 如申請專利範圍第12項之方法，進一步包含：利用該第一導電圖案及該第二導電圖案作為罩幕藉由離子植入以一具有一第一傳導類型的雜質來摻雜該第一主動區及該第二主動區；及利用該第三導電圖案及該第四導電圖案作為罩幕藉由離子植入以一具有一第二傳導類型的雜質來摻雜該第三主動區及該第四主動區。
  17. 一種設計一半導體裝置之方法，包含：準備代表一半導體基材的一主動區之第一設計資料；準備代表一將被形成於該主動區上的導電圖案之第二設計資料；從該第一設計資料及該第二設計資料計算該導電圖案的一側壁及該主動區的一端之間的一距離；及以該距離為基礎矯正該代表導體圖案的第二設計資料中之該導電圖案的寬度資料。
  18. 如申請專利範圍第17項之方法，其中該主動區具有一第一傳導類型，且當該側壁及該端之間的距離不大於一預定數值時進行該矯正寬度資料以降低該導電圖案的寬度。
  19. 如申請專利範圍第17項之方法，其中該主動區具有一第二傳導類型，且當該側壁及該端之間的距離不大於一預定數值時進行該矯正寬度資料以增加該導電圖案的寬度。
  20. 如申請專利範圍第17項之方法，進一步包含以該主動區及其周遭之間的高度差異為基礎來矯正該第二設計資料中的寬度資料。
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