TW201926429A - 半導體元件 - Google Patents

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林秉順
方子韋
林政明
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台灣積體電路製造股份有限公司
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Abstract

半導體元件包含具有通道區域的半導體基板。閘極介電層位於半導體基板的通道區域上方。功函數金屬層位於閘極介電層上方。功函數金屬層具有底部、頂部和功函數材料。底部位於閘極介電層和頂部之間。底部具有第一濃度的功函數材料，頂部具有第二濃度的功函數材料，並且第一濃度高於第二濃度。閘極電極位於功函數金屬層的頂部。

Description

半導體元件
本揭露有關於半導體元件及其製造方法。
半導體積體電路(integrated circuit,IC)產業經歷了指數式增長。積體電路中材料和設計的技術進步創造了許多積體電路世代，每一世代皆都具有比前幾世代更小和更複雜的電路。在積體電路演變過程中，功能密度(即，每單位晶片面積上互連元件的數量)一般會增加，而幾何尺寸(即，可使用製造製程產生的最小元件(或線))則會減小。這種相應縮小(scaling down)過程通常透過提高生產效率和降低相關成本來提供益處。這種相應縮小亦增加了積體電路加工和製造的複雜性，而為了實現這些進步，積體電路加工和製造中的其他發展是必須的。
實現以更小特徵尺寸的一個進步是使用諸如鰭式場效應電晶體(fin field effect transistor,finFET)元件的多閘極元件。之所以稱為鰭式場效應電晶體是因為在從基板延伸的「鰭」上和周圍形成閘極。當在本揭露中使用此術語時，鰭式場效應電晶體元件是任何基於鰭的多閘極電晶體。鰭式場效應電晶體元件可以允許縮小元件的閘極寬度，同時在包括通 道區域的鰭片的側面及/或頂部上提供閘極。在一些積體電路設計中，隨著技術節點縮小而實現的另一進步是使用金屬閘極電極代替典型的多晶矽閘極電極，以透過減小的特徵尺寸來改善元件性能。功函數金屬層用於確保金屬閘極電極電流和功函數值的穩定性。然而，縮小的元件尺寸不允許功函數金屬層具有太多的空間，並且可能發生電壓波動。
本揭露提供一種半導體元件，其包含半導體基板、閘極介電層、功函數金屬層和閘極電極。半導體基板具有通道區域。閘極介電層位於半導體基板的通道區域上。功函數金屬層位於閘極介電層上。功函數金屬層具有底部、頂部和功函數材料。底部位於閘極介電層和頂部之間。底部具有第一濃度的功函數材料。頂部具有第二濃度的功函數材料。第一濃度高於第二濃度。閘極電極位於功函數金屬層的頂部上。
100‧‧‧鰭式場效應電晶體(晶片)(金屬氧化物半導體元件)
102‧‧‧半導體基板
104、126‧‧‧硬遮罩
106‧‧‧光阻
108‧‧‧鰭片
110‧‧‧溝槽
112‧‧‧襯墊
116‧‧‧隔離結構
118‧‧‧通道區域
120‧‧‧閘極堆疊
122‧‧‧虛設氧化物
124‧‧‧虛設閘極
128‧‧‧輕摻雜汲極區域
132‧‧‧閘極間隔物
134‧‧‧源極區域(磊晶區域)
136‧‧‧汲極區域(磊晶區域)
142‧‧‧接觸蝕刻停止層
144‧‧‧層間介電質層
152‧‧‧凹槽
160‧‧‧閘極介電層
162‧‧‧界面層
164‧‧‧高介電常數介電層
166‧‧‧高介電常數介電覆蓋層
168‧‧‧金屬層
170、170a、170b、170c‧‧‧功函數金屬層
180‧‧‧閘極電極
220‧‧‧替換閘極堆疊
320‧‧‧接觸插塞
1000‧‧‧方法
1100、1200、1300、1400、1500‧‧‧操作
1720、1730、1740‧‧‧底部
1722、1734、1742‧‧‧頂部
1732‧‧‧中間部分
I-I、II-II‧‧‧線
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應注意，根據工業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
第1圖是繪示根據本揭露之一些實施方式中製造半導體元件的方法的流程圖。
第2圖是繪示鰭式場效應電晶體(Fin Field-Effect Transistor,finFET)的三維視圖。
第3圖至第18圖是繪示根據本揭露之一些實施方式中製造鰭式場效應電晶體的中間階段的橫截面圖。
第19圖是繪示沿著第16A圖之箭頭的不同層的示意圖。
第20A圖至第20C圖是繪示根據本揭露之一些實施方式中功函數金屬層的橫截面圖。
第21圖是繪示根據本揭露之一些實施方式中功函數金屬層中的鋁的百分比(Al%)分佈的圖。
以下公開內容提供用於實現本揭露之不同特徵的許多不同實施例或示例。以下描述元件和配置的具體示例以簡化本揭露。當然，這些僅僅是例子，並不意在限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可以包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包括其中可以在第一特徵和第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸。另外，本揭露可以在各種示例中重複元件符號及/或文字。這種重複是為了簡單和清楚的目的，並且本身不表示所討論的各種實施方式及/或配置之間的關係。
此外，為了便於描述，可以在此使用空間相對術語，諸如「在...下面」、「在...下方」、「低於」、「在…上面」、「高於」等等，以描述一個元件或特徵與如附圖所示的 另一個元件或特徵的關係。除了附圖中描繪的方向之外，空間相對術語旨在涵蓋使用或操作中的元件的不同方位。此元件可以以其他方式定向(旋轉90度或在其他方位)並且同樣可以相應地解釋這裡使用的空間相關描述符號。
可以透過任何合適的方法圖案化鰭片。例如，可以使用一個或多個光刻製程來圖案化鰭片，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程組合光刻和自對準製程，以允許創建具有例如比使用單個、直接光刻製程可獲得的間距更小的間距的圖案。例如，在一些實施方式中，在基板上形成犧牲層並使用光刻製程圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物來圖案化鰭片。
參考第1圖，第1圖是繪示根據本揭露之一些實施方式中製造半導體元件的方法1000的流程圖。方法1000開始於操作1100，其中形成半導體鰭片。方法1000繼續操作1200，其中在半導體鰭片上形成閘極介電層。隨後，執行操作1300。在閘極介電層上沉積第一功函數金屬層。第一功函數金屬層具有第一濃度的功函數材料。方法1000繼續進行操作1400，其中在第一功函數金屬層上沉積第二功函數金屬層。第二功函數金屬層具有第二濃度的功函數材料。第一濃度高於第二濃度。方法1000繼續操作1500，其中在第二功函數金屬層上形成閘極電極。下面的討論說明了可以根據第1圖的方法1000製造的半導體元件的實施方式。雖然方法1000在下面被繪示和描述為一系列步驟或事件，但是應當理解，所示之這些步驟或事件 的順序不應被解釋為限制意義。例如，一些步驟可以以不同的順序發生及/或與除了在此所示及/或描述的步驟或事件之外的其他步驟或事件同時發生。另外，並非需要所有示出的步驟以實現本揭露描述之一個或多個方面或實施方式。此外，本揭露描繪的一個或多個步驟可以在一個或多個單獨的步驟及/或階段中執行。
參考第2圖，其是繪示鰭式場效應電晶體100的三維視圖。鰭式場效應電晶體100包括在半導體基板102上方的鰭片108。隔離結構116形成在半導體基板102中，並且鰭片108在相鄰隔離結構116之間向上突出。閘極介電層160沿著鰭片108的側壁並且在鰭片108和隔離結構116的頂表面上方設置。功函數金屬層170和導電閘極電極180設置在閘極介電層160上方。一部分被閘極介電層160、功函數金屬層170和閘極電極180覆蓋的鰭片108被稱為鰭式場效應電晶體100的通道區域。源極區域134和汲極區域136相對於閘極介電層160、功函數金屬層170和閘極電極180設置在鰭片108的相對側上。第2圖更繪示在後續圖式中使用的參考橫截面。第2圖中所示的線I-I跨越鰭式場效應電晶體100的通道區域、閘極介電層160、功函數金屬層170和閘極電極180。第2圖中所示的線II-II垂直於線I-I並且沿著鰭片108的縱向軸線並且在例如源極區域134和汲極區域136之間的電流的方向上。為了清楚起見，後續附圖將使用這些參考橫截面。
第3圖至第18圖是根據各種實施方式中製造鰭式場效應電晶體之不同的中間階段的截面圖。除了具有多個鰭式 場效應電晶體及/或具有多個鰭片的鰭式場效應電晶體之外，第3圖至第7圖繪示沿著第2圖所示之線I-I截取的參考橫截面。在第8A圖至第16B圖中，結尾標記為「A」的圖式係以類似於線I-I繪示，結尾標記為「B」的圖式係以類似於線II-II繪示。第17圖至第18圖繪示沿第2圖中所示的線II-II截取的參考橫截面。
第3圖和第4圖繪示從基板向上延伸的半導體鰭片的形成。參考第3圖，繪示具有半導體基板102的晶片100。半導體基板102可以是例如體半導體、絕緣體上半導體(semiconductor-on-insulator,SOI)基板等，其可以是摻雜(例如，用p型或n型摻雜劑)或未摻雜的。通常，絕緣體上半導體基板包括在絕緣層上形成的半導體材料層。絕緣體層可以是例如掩埋氧化物(buried oxide,BOX)層、氧化矽層等。絕緣層設置在基板上，例如矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施方式中，半導體基板102的半導體材料可包括矽(Si)；鍺(Ge)；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括鍺化矽(SiGe)、磷砷化鎵(GaAsP)、砷銦化鋁(AlInAs)、砷鎵化鋁(AlGaAs)、砷銦化鎵(GaInAs)、磷銦化鎵(GaInP)及/或磷砷銦化鎵(GaInAsP)；其組合；等等。
再次參考第3圖。在半導體基板102上形成硬遮罩104和光阻106。硬遮罩104可以包括一個或多個氧化物(例如，氧化矽)及/或氮化物(例如，氮化矽)層以防止在圖案 化期間對下面的半導體基板102的損壞。可以使用任何合適的沉積製程來形成硬遮罩104，例如原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、物理氣相沉積(physical vapor deposition,PVD)等。光阻106可包括使用合適的製程之任何合適的光敏材料的毯式沉積，例如旋塗等。
參考第4圖，繪示圖案化半導體基板102以在相鄰溝槽110之間形成半導體鰭片108。在一些實施方式中，可以先透過使用光罩將光阻106曝光以圖案化光阻106。然後可以根據使用的光阻是正性或是負性來移除光阻106的暴露或未曝光部分。
請繼續參考第4圖。接著可以將光阻106的圖案轉移到硬遮罩104(例如，使用合適的蝕刻製程)。然後，從硬遮罩104的頂表面移除光阻106。隨後，例如，在蝕刻製程期間使用硬遮罩104作為圖案化遮罩，以將溝槽110圖案化到下面的半導體基板102中。半導體基板102的蝕刻可以包括合適的蝕刻製程，例如反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)等，或其組合。蝕刻可以是非等向性的。因此，鰭片108形成在晶片100中。鰭片108在相鄰的溝槽110之間從半導體基板102向上延伸。在替代實施方式(未繪示)中，除了圖案化的半導體基板102或代替圖案化的半導體基板102之外，鰭片108(或部分的鰭片108) 可以從下方的半導體基板102磊晶生長。在這樣的實施方式中，可以在磊晶期間原位摻雜適當類型的摻雜劑(例如，p型及/或n型雜質)。
參考第5圖和第6圖，其繪示在晶片100中形成的淺溝槽隔離(shallow trench isolation,STI)結構。首先，如第5圖所示，可以沿著溝槽110的側壁和底表面形成例如擴散阻擋層的襯墊112。在一些實施方式中，襯墊112可包括半導體(例如，矽)氮化物、半導體(例如，矽)氧化物、熱半導體(例如，矽)氧化物、半導體(例如，矽)氮氧化物、聚合物介電質、其組合等。襯墊112的形成可以包括任何合適的方法，例如原子層沉積(ALD)、化學氣相沉積、高密度電漿(HDP CVD)化學氣相沉積、物理氣相沉積(PVD)、熱處理等。
接下來，如第6圖所示，溝槽110可以填充有介電材料，例如氧化矽、氮化矽、氮氧化矽、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass,FSG)等。在一些實施方式中，可以使用高密度電漿(HDP)化學氣相沉積製程，使用矽烷(SiH4)和氧氣(O2)作為反應前驅物來形成所得到的淺溝槽隔離結構116。在其他實施方式中，淺溝槽隔離結構116可以使用次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)製程或高縱橫比製程(high aspect-ratio process,HARP)形成，其中製程氣體可以包括正矽酸乙酯(tetraethylorthosilicate,TEOS)和臭氧(O3)。在其他實施方式中，淺溝槽隔離結構116可以使用旋塗介電質(spin-on-dielectric,SOD)製程形成，例如，使用 氫倍半矽氧烷(hydrogen silsesquioxane,HSQ)或甲基倍半矽氧烷(methyl silsesquioxane,MSQ)。可以執行退火製程或其他合適的製程以固化淺溝槽隔離結構116的材料，並且襯墊112在退火過程期間可以防止(或至少減少)半導體材料從半導體鰭片108擴散到周圍的淺溝槽隔離結構116。隨後，可以使用化學機械平坦化(chemical mechanical polish,CMP)或回蝕刻製程來平坦化淺溝槽隔離結構116和硬遮罩104的頂表面。
參考第7圖，其繪示淺溝槽隔離結構的凹陷。移除硬遮罩104，並且凹陷淺溝槽隔離結構116，使得半導體鰭片108的頂部高於淺溝槽隔離結構116的頂表面。淺溝槽隔離結構116的凹陷可以包括化學蝕刻製程，例如，使用氨(NH3)與氫氟酸(HF)或三氟化氮(NF3)的組合作為反應溶液，可以有或沒有電漿。也可以凹陷襯墊112以使其與凹陷的淺溝槽隔離結構116實質上齊平。在凹陷之後，暴露出半導體鰭片108的頂表面和側壁的部分。因此，通道區域118形成在半導體鰭片108中。在完成的鰭式場效應電晶體結構中，閘極堆疊環繞並覆蓋這些通道區域118的側壁(參見例如第2圖和第16A圖)。
參考第8A圖和第8B圖，其繪示在通道區域118的頂表面和側壁上形成虛設閘極堆疊120。閘極堆疊120包括共形的虛設氧化物122和位於虛設氧化物122上的虛設閘極124。虛設閘極124可以包括例如多晶矽。閘極堆疊120還可以包括在虛設閘極124上的硬遮罩126。硬遮罩126可以包括例如氮化矽或氧化矽。在一些實施方式中，閘極堆疊120可以跨越 多個半導體鰭片108及/或淺溝槽隔離結構116。閘極堆疊120還可以具有基本上垂直於半導體鰭片108的長度方向的長度方向(參見例如第2圖)。
參考第8B圖。執行離子注入製程以形成輕摻雜汲極(lightly doped drain,LDD)區域128。使用虛設閘極堆疊120作為遮罩以幫助控制注入物之輪廓和分佈。第8B圖繪示形成在半導體鰭片108中的輕摻雜汲極區域128。
參考第9A圖和第9B圖，其繪示閘極間隔物與源極和汲極區域的形成。閘極間隔物132形成在虛設閘極堆疊120的側壁上。源極區域134和汲極區域136形成在半導體鰭片108中。在一些實施方式中，閘極間隔物132由氧化矽、氮化矽、氮碳化矽等形成。此外，閘極間隔物132可以具有多層結構，例如，在氧化矽層上具有氮化矽層。
在一些實施方式中，執行蝕刻以蝕刻半導體鰭片108未被硬遮罩126或閘極間隔物132覆蓋的部分以形成凹槽。接下來，透過在凹槽中選擇性地生長半導體材料來形成磊晶區域134、136。在一些實施方式中，磊晶區域134、136包括矽(不含鍺)、鍺(不含矽)、矽鍺、矽磷等。硬遮罩126和閘極間隔物132可以掩蔽晶片100的區域以限定用於形成磊晶區域134、136的區域(例如，僅在鰭片108的暴露部分上)。在磊晶區域134、136填充凹槽之後，源極區域和汲極區域的進一步磊晶生長會導致磊晶區域134、136的水平擴展，並且可能開始形成平面(facet)。
在磊晶步驟之後，在磊晶區域134、136中可以為 P型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)元件注入p型雜質(例如，硼或二氟化硼(BF2))，或者可以為N型金屬氧化物半導體(N-type metal-oxide-semiconductor,NMOS)元件注入n型雜質(例如，磷或砷)以形成源極區域和汲極區域，其也用元件符號134和136表示。或者，當生長磊晶區域134、136以形成源極區域和汲極區域時，可原位摻雜p型或n型雜質。源極區域134和汲極區域136位於閘極堆疊120的相對側，如第9B圖所示。在又一些替代實施方式中，可以省略鰭片108的圖案化和隨後的磊晶。在這樣的實施方式中，源極區域134和汲極區域136可以簡單地設置在虛設閘極堆疊120的相對側上。
參考參照第10A圖和第10B圖，其繪示接觸蝕刻停止層和層間介電層的沉積。在虛設閘極堆疊120以及源極區域134和汲極區域136上形成接觸蝕刻停止層(contact etch stop layer,CESL)142。在一些實施方式中，接觸蝕刻停止層142包括氮化矽、碳化矽或其他介電材料。在接觸蝕刻停止層142上方形成層間介電質(inter-layer dielectric,ILD)層144。將層間介電質層144毯式形成為高於虛設閘極堆疊120的頂表面的高度。層間介電質層144可包括使用例如可流動的化學氣相沉積(flowable chemical vapor deposition,FCVD)形成的可流動氧化物。層間介電質層144也可以是使用旋塗塗層形成的旋塗玻璃。例如，層間介電質層144可以包括磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、硼摻雜的磷矽酸鹽玻璃 (boron-doped phospho-silicate glass,BPSG)、正矽酸乙酯(tetraethyl orthosilicate,TEOS)氧化物、氮化鈦(TiN)、碳氧化矽(SiOC)或其他介電質材料。
參考第11A圖和第11B圖，其繪示平坦化製程。平坦化製程可以是例如化學機械平坦化(CMP)。執行化學機械平坦化以移除層間介電質層144和接觸蝕刻停止層142的多餘部分。然後，層間介電質層144和接觸蝕刻停止層142的多餘部分因而不在硬遮罩126的頂表面上方。因此，暴露虛設閘極堆疊120。在替代實施方式中，在化學機械平坦化期間移除硬遮罩126，其中化學機械平坦化停止在虛設閘極124的頂表面上。
參考第12A圖和第12B圖，其繪示移除虛設閘極堆疊。如第12B圖所示，由於移除虛設閘極堆疊120而形成的凹槽152。
第13A圖至第17圖繪示替換閘極堆疊的形成。參考第13A圖和第13B圖。在通道區域118上方形成界面層162，以作為後續高介電常數介電層164的基礎。在一些實施方式中，界面層162包括氧化物層，例如氧化矽層，其可以透過半導體鰭片108的熱氧化或化學氧化或沉積製程形成。接下來，在界面層162上形成高介電常數介電層164。高介電常數介電層164可以包括高介電常數介電材料，例如氧化鉿、氧化鑭、氧化鋁等。高介電常數介電材料的介電常數(k值)高於約3.9，並且可以高於約7，有時高達約21或更高。高介電常數介電層164覆蓋在界面層162上。在一些實施方式中，高介電常數介 電覆蓋層166形成在高介電常數介電層164上，如第13A圖和第13B圖所示。在一些實施方式中，可以省略高介電常數介電覆蓋層166。
參考第14A圖和第14B圖，其繪示金屬層的形成。在所得金屬氧化物半導體(metal-oxide-semiconductor,MOS)元件100(參見第18圖)是N型金屬氧化物半導體(NMOS)元件之一些實施方式中，金屬層168可以包括p型功函數材料。p型功函數材料具有大於約4.4eV的真空功函數值(vacuum work function value)。
參考第15A圖和第15B圖，其繪示功函數金屬層的形成。功函數金屬層170可以透過原子層沉積(atomic layer deposition,ALD)或化學氣相沉積(chemical vapor deposition,CVD)在攝氏約350度和500度之間的溫度下沉積。原子層沉積或化學氣相沉積確保在凹槽152中和在金屬層168上的共形膜。如第15A圖所示，功函數金屬層170共形地覆蓋半導體鰭片108和隔離結構116。在功函數金屬層170的沉積期間，使用n型或p型功函數材料並進行微調以獲得所需的濃度。功函數金屬層170可以是單層或多層結構。功函數金屬層170的底部靠近閘極介電層160，並且功函數金屬層170的頂部靠近金屬閘極電極(參見第16A圖和第16B圖中的金屬閘極電極180)。控制功函數材料的濃度，使得功函數金屬層170的底部具有比功函數金屬層170的頂部更高濃度的功函數材料。
在一些實施方式中，功函數金屬層170是n型，並且金屬層168是p型。例如，使用鋁(Al)作為n型功函數材料， 並且功函數金屬層170底部的鋁(Al)濃度較高，而功函數金屬層170頂部的鋁(Al)濃度低於功函數金屬層170底部的鋁(Al)濃度。鋁基(Al-base)n型功函數金屬層的實施例具有通式為MAlX，其中M可以是鉿(Hf)、鈦(Ti)、鉭(Ta)、鋯(Zr)、鈮(Nb)等，X可以是碳(C)、氮(N)、矽(Si)等。在一些實施方式中，使用矽(Si)作為n型功函數材料，並且功函數金屬層170底部的矽(Si)濃度較高，而功函數金屬層170頂部的矽(Si)濃度低於功函數金屬層170底部的矽(Si)濃度。金屬矽化物n型功函數金屬層的實施例具有通式為MSiy，其中M可以是鉿(Hf)、鈦(Ti)、鉭(Ta)、鋯(Zr)、鎢(W)、鑭(La)或其類似的其他材料，y代表組合物中矽的比率大於零的任何數字。其它具有小於約4.4eV的真空功函數值的材料也可用於n型功函數材料。合適的n型功函數材料的實施例包括但不限於鈦(Ti)、鉭(Ta)、鉿(Hf)、鋯(Zr)及其組合。
在功函數金屬層170的形成中，用於功函數金屬層170的空間(例如，虛設閘極或半導體鰭片108之間留下的空間)通常小於約40埃(Å)至60埃。這將被轉換成功函數金屬層170之甚至更小的厚度，甚至小於約30埃。在前述空間的開口處發生功函數金屬層170的合併，因而導致鰭片到鰭片或鰭片頂部到鰭片底部的功函數金屬層170的不同厚度。功函數金屬層170中的厚度變化進一步導致閾值電壓(Vt)變化。功函數金屬層170中功函數材料的濃度變化可以降低厚度對閾值電壓(Vt)的靈敏度。更具體地，功函數金屬層170的底部具 有較高濃度的功函數材料，並且功函數金屬層170的頂部具有較低濃度的功函數材料。在一些實施方式中，功函數金屬層170的底部比功函數金屬層170的頂部薄。例如，功函數金屬層170的底部厚度約為功函數金屬層170的頂部厚度的1/4。高濃度和低濃度的功函數材料的組合會在功函數金屬層170中產生功函數材料梯度。功函數材料梯度被轉換為有效的功函數值梯度。功函數金屬層170的底部具有較低(較多n型)的有效功函數值，而功函數金屬層170的頂部具有較高(較少n型)的有效功函數值。功函數金屬層170的底部確保了在元件要求方面的有效功函數，而功函數金屬層170的頂部減少了閾值電壓(Vt)的波動，因為頂部的功函數材料濃度低並且具有更平坦(不太敏感)的電壓對厚度(voltage-to-thickness)靈敏度。
參考第20A圖至第20C圖，其是繪示功函數金屬層170a、170b、170c。功函數金屬層底部的功函數材料的濃度高於功函數金屬層頂部的功函數材料。例如，如第20A圖所示，功函數金屬層170a底部1720處的功函數材料的濃度可以是功函數金屬層170a頂部1722處的功函數材料的濃度的至少兩倍。功函數金屬層170a頂部1722和底部1720之間濃度差距越大意味著可提供更佳的閾值電壓(Vt)穩定性。在兩種不同濃度的功函數材料之間繪示接面。與功函數金屬層170a的底部1720相比，功函數金屬層170a的頂部1722較少n型。功函數材料的此種濃度差異確保了低功函數材料濃度的功函數金屬層170a頂部1722的具有較低的電壓對厚度(voltage-to-thickness)靈敏度。功函數金屬層170a可以是 雙層功函數金屬層。用於製造功函數金屬層170a的底部1720和頂部1722的配方可以類似但其功函數材料比例不同。在一些實施方式中，用於製造功函數金屬層170a的底部1720和頂部1722的配方可以是不同的，然而不同的配方仍然在功函數金屬層170a的底部1720處產生高n型濃度並在功函數金屬層170a的頂部1722處產生低n型濃度。
參考第20B圖。功函數材料梯度比第20A圖所示的更複雜。功函數金屬層170b的底部(層)1730具有高於功函數金屬層170b的中間部分(層)1732和頂部(層)1734的功函數材料的濃度。功函數金屬層170b的中間部分1732具有比功函數金屬層170b的頂部1734更高濃度的功函數材料。功函數金屬層170b的底部1730靠近閘極介電層160(參見第15B圖)，並且功函數金屬層170b的頂部1734靠近金屬閘極電極。功函數材料的濃度在朝向金屬閘極電極的方向(金屬閘極電極180；參見第16A圖和第16B圖)減小。在功函數金屬層170b的原子層沉積期間控制每個部分中的功函數材料的濃度。在一些實施方式中，功函數材料是n型材料，功函數金屬層170b的頂部1734具有比功函數金屬層170b的中間部分1732更高的有效功函數值(即，更少的n型)，而功函數金屬層170b的中間部分1732具有比功函數金屬層170b的底部1730更高的有效功函數值(即，更少的n型)。
參考第20C圖。精細地控制功函數材料的濃度以使功函數材料具有相對平滑的濃度轉變。也就是說，功函數金屬層170c具有從功函數金屬層170c的底部1740朝向功函數金 屬層170c的頂部1742逐漸減小的功函數材料梯度。功函數材料的濃度可根據元件設計而變化。功函數金屬層170c的底部1740是最多功函數材料聚集的區域，而功函數金屬層170c的頂部1742是最少功函數材料聚集的區域。為了製造具有逐漸變化的功函數材料梯度的功函數金屬層170c，功函數金屬層170c可以由兩種或更多種的前驅物沉積。藉由在沉積期間控制至少一種前驅物的劑量，可以改變功函數材料的濃度。與第20A圖所示的功函數金屬層170a相比，功函數金屬層170c的底部1740和頂部1742之間的轉變較溫和。將功函數材料梯度轉換為有效功函數值梯度。因此，當功函數金屬層170c中的功函數材料是n型材料時(具有小於約4.4eV的真空功函數值)，功函數金屬層170c具有從功函數金屬層170c的底部1740朝向功函數金屬層170c的頂部1742增加的有效功函數值。
參考第16A圖和第16B圖，其繪示金屬閘極電極的沉積。將更多的層填充到凹槽152中，並且所得到的結構繪示於第16A圖和第16B圖中。在一些示例性實施方式中，金屬閘極電極180可以包括阻擋層、潤濕層和填充金屬。潤濕(或阻擋)層可以是鈷層或鈦(Ti)和鉭(Ta)的金屬(或金屬氮化物)層，其可以使用原子層沉積或化學氣相沉積形成。填充金屬可以包括鎢、鎢合金、鋁或鋁合金，其也可以使用物理氣相沉積、化學氣相沉積等形成。在一些實施方式中，金屬閘極電極180的沉積可以在低於約550℃的溫度下進行。如果在高於約550℃的溫度下執行金屬閘極電極180的沉積，則會重新分佈功函數金屬層170中的功函數材料，因而影響閾值電壓 (Vt)。在一些實施方式中，金屬閘極電極180的沉積在約250℃至約550℃的溫度範圍內進行。
參考第19圖，其是繪示沿著第16A圖中所示的箭頭覆蓋通道區域118的層。在通道區域118的頂部是界面層162，高介電常數介電層164覆蓋在界面層162上，並且高介電常數介電覆蓋層166設置在高介電常數介電層164上。界面層162、高介電常數介電層164和高介電常數介電覆蓋層166形成閘極介電層160。在閘極介電層160上方是金屬層168，其可包括一個或多個層。功函數金屬層170設置在金屬層168上，接著是金屬閘極電極180。這些層是閘極堆疊的主體，並且它們在半導體鰭片108之間佔據很大的體積，如第16A圖所示。半導體鰭片108之間的空間很小，並且多層可能導致它們之間的層堵塞(layer clogging)。因為功函數金屬層170的頂部具有較低濃度的功函數材料並且比功函數金屬層170的底部厚，所以功函數金屬層170的頂部可作為緩衝區以最小化閾值電壓(Vt)的波動。
參考第17圖，其繪示平坦化製程。平坦化製程可以是例如化學機械平坦化，以用於移除閘極電極180、功函數金屬層170、金屬層168、閘極介電層160的多餘部分。移除層間介電質層144上方的多餘部分，並且暴露層間介電質層144的頂表面。閘極電極180、功函數金屬層170、金屬層168、閘極介電層160的剩餘部分形成替換閘極堆疊220。功函數金屬層170、金屬層168、閘極介電層160的剩餘部分中的每一個包括底部部分和位於底部部分上並連接到底部部分的側壁部分。
參考第18圖，繪示源極和汲極接觸的形成。形成製程可包括在層間介電質層144中形成接觸插塞開口以暴露源極區域134和汲極區域136，形成金屬層(未繪示)以延伸到接觸插塞開口中，執行退火製程以形成源極和汲極矽化物區域，移除金屬層的未反應部分，並填充接觸插塞開口以形成接觸插塞320。由此形成金屬氧化物半導體(MOS)元件100。
參考第21圖，其是繪製距離對鋁的百分比(Al%)的圖表。距離的增加對應於與通道的接近度(靠近度、臨近度)的增加。兩條虛線之間的區域標記功函數金屬層170。功函數金屬層170的厚度約為25埃至30埃，並且在功函數金屬層170處可以看到鋁的百分比(Al%)的峰值。由於功函數材料的梯度，峰值係由功函數金屬層170的底部貢獻，並且尾部係來自功函數金屬層170的頂部。峰值在曲線中是明顯的，並且具有較小的波動且沒有平台(plateau)或者肩部區域(shoulder region)。這種明顯的尖峰來自功函數金屬層170的至少一部分，其中功函數材料的濃度在從閘極介電層朝向閘極電極的方向上減小。在n型通道的情況下，有效功函數值在從閘極介電層朝向閘極電極的此方向上增加。鋁的百分比(Al%)可以轉化為有效功函數值，並且功函數金屬層170中高濃度和低濃度的功函數材料的組合使得閾值電壓(Vt)波動最小化並且實現期望的有效功函數。
功函數金屬層在不同部分具有不同的有效功函數。在一個功函數金屬層中，相同類型的高和低有效功函數的組合可以使閾值電壓(Vt)波動最小化並且實現期望的有效功 函數。
在一些實施方式中，半導體元件包括具有通道區域的半導體基板。閘極介電層位於半導體基板的通道區域上方。功函數金屬層位於閘極介電層上方。功函數金屬層具有底部、頂部和功函數材料。底部位於閘極介電層和頂部之間。底部具有第一濃度的功函數材料，頂部具有第二濃度的功函數材料，並且第一濃度高於第二濃度。閘極電極位於功函數金屬層的頂部。
在一些實施方式中，功函數金屬層的底部具有比功函數金屬層的頂部低的有效功函數值。
在一些實施方式中，功函數金屬層的頂部比功函數金屬層的底部厚。
在一些實施方式中，功函數材料具有小於約4.4eV的真空功函數值。
在一些實施方式中，半導體基板具有多個鰭片和在鰭片之間的隔離結構，並且功函數金屬層共形地覆蓋多個鰭片和隔離結構。
在一些實施方式中，功函數金屬層具有從底部朝向頂部逐漸減小的功函數材料梯度。
在一些實施方式中，功函數金屬層具有從底部朝向頂部增加的有效功函數值。
在一些實施方式中，功函數金屬層具有位於頂部和底部之間的中間部分，並且中間部分具有高於第二濃度的功函數材料的第三濃度。
在一些實施方式中，功函數金屬層具有位於頂部和底部之間的中間部分，並且功函數金屬層的中間部分具有比功函數金屬層的頂部低的有效功函數值。
在一些實施方式中，功函數金屬層具有位於頂部和底部之間的中間部分，並且中間部分具有低於第一濃度的功函數材料的第三濃度。
在一些實施方式中，功函數金屬層具有位於頂部和底部之間的中間部分，並且中間部分具有比功函數金屬層的底部更高的有效功函數值。
在一些實施方式中，半導體元件包括具有通道區域的半導體基板。閘極介電層位於半導體基板的通道區域上方。功函數金屬層位於閘極介電層上方。功函數金屬層包括第一功函數材料。閘極電極位於功函數金屬層上方。至少一部分的功函數金屬層具有在從閘極介電層朝向閘極電極的方向上減小的第一功函數材料的濃度。
在一些實施方式中，至少一部分的功函數金屬層具有在此方向上增加的有效功函數值。
在一些實施方式中，第一功函數材料具有小於約4.4eV的真空功函數值。
在一些實施方式中，半導體元件更包含在功函數金屬層和閘極介電層之間的金屬層。
在一些實施方式中，金屬層具有第二功函數材料，第二功函數材料具有大於約4.4eV的真空功函數值。
在一些實施方式中，製造半導體元件的方法包括 形成半導體鰭片。在半導體鰭片上形成閘極介電層。在閘極介電層上沉積第一功函數金屬層。第一功函數金屬層具有第一濃度的功函數材料。在第一功函數金屬層上沉積第二功函數金屬層。第二功函數金屬層具有第二濃度的功函數材料。第一濃度高於第二濃度。在第二功函數金屬層上形成閘極電極。
在一些實施方式中，功函數材料具有小於約4.4eV的真空功函數值。
在一些實施方式中，形成閘極電極的溫度範圍為約250℃至約550℃。
在一些實施方式中，此方法更包含在第二功函數金屬層上形成第三功函數金屬層。第三功函數金屬層具有第三濃度的功函數材料。第二濃度高於第三濃度。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他過程和結構的基礎，以實現相同的目的及/或實現本文介紹的實施例的相同優點。本領域技術人員還應該認識到，這樣的等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在本文中進行各種改變、替換和變更。

Claims (1)

  1. 一種半導體元件，包含：一半導體基板，具有一通道區域；一閘極介電層，位於該半導體基板的該通道區域上；一功函數金屬層，位於該閘極介電層上，其中該功函數金屬層具有一底部、一頂部和一功函數材料，該底部位於該閘極介電層和該頂部之間，該底部具有一第一濃度的該功函數材料，該頂部具有一第二濃度的該功函數材料，該第一濃度高於該第二濃度；以及一閘極電極，位於該功函數金屬層的該頂部上。
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