KR100304281B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR100304281B1
KR100304281B1 KR1019980039522A KR19980039522A KR100304281B1 KR 100304281 B1 KR100304281 B1 KR 100304281B1 KR 1019980039522 A KR1019980039522 A KR 1019980039522A KR 19980039522 A KR19980039522 A KR 19980039522A KR 100304281 B1 KR100304281 B1 KR 100304281B1
Authority
KR
South Korea
Prior art keywords
wafer alignment
alignment key
interlayer insulating
overlay vernier
film
Prior art date
Application number
KR1019980039522A
Other languages
English (en)
Other versions
KR20000020774A (ko
Inventor
박주온
김영득
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019980039522A priority Critical patent/KR100304281B1/ko
Publication of KR20000020774A publication Critical patent/KR20000020774A/ko
Application granted granted Critical
Publication of KR100304281B1 publication Critical patent/KR100304281B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 FeRAM 제조를 위하여 강유전체막의 도포전단계에서 실시하는 층간절연막의 CMP 공정후에 스크라이브라인영역의 층간절연막을 패터닝하여 별도의 단차 큰 웨이퍼정렬키 및 오버레이버니어를 형성하고, 후속공정으로서 전하저장전극이 되는 하부 도전층과 강유전체막을 형성하였으므로, 광투과율이 낮은 하부 도전층과 강유전체막이 형성된 상태에서도 웨이퍼의 정렬이나 오버레이 측정이 용이하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 FeRAM 형성을 위하여 층간절연막을 평탄화하는 CMP 공정후에 스크라이브라인영역에 단차 큰 층간절연막 패턴으로된 별도의 웨이퍼정렬키 및 오버레이버니어를 형성하여 후속 공정에서의 정렬 및 오버레이 측정을 용이하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있어 리플레쉬 타임등의 소자 특성 확보와 고집적화가 어려워지고 있는데, 현단계에서 상기 캐패시터는 주로 다결정 실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있다.
따라서 유전막의 유전상수(dielectric constant)와 캐패시터의 표면적에 비례하고, 유전막의 두께에 반비례하는 정전용량(C)을 증가시키기 위해서는 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 캐패시터의 전하저장전극의 표면적을 증가시키기 위하여 다결정 실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Pin) 구조로 형성하거나, 콘택의 상부에 실린더 형상의 전하저장전극을 형성하는 등의 방법을 사용하기도 하는데, 상기와 같이 캐패시터의 단차를 증가시키는 방법은 캐패시터에 의해 셀영역과 주변회로 영역간의 단차가 증가되어 후속 공정진행에 악영향을 미치게 되며, 유전체막의 두께를 얇게 형성하는 것은 막의 균일성 확보가 어렵고, 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 주는 문제가 있다.
또한 유전상수가 수백에서 수천에 이루는 높은 유전상수를 갖는 유전물질,예를들어 Ta2O5, TiO2또는 SrTiO3등을 유전막으로 사용하기 위해 연구하고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 앞으로 많은 연구가 필요하다.
여기서 상기 유전체막으로서 두 개의 언정된 잔류분극(remainent polarization) 상태를 갖는 강유전체를 박막화하여 유전체막으로 사용하여 전원이 커진 상태에서도 데이터를 기억하는 비휘발성(nonvolatile) 메모리인 FeRAM 캐패시터를 개발하고 있다.
상기의 FeRAM 캐패시터는 강유전성 물질을 균일하게 도포하기 위하여 층간절연막의 평탄화 공정으로서 화학-기계적연마(chemical-mechanical polishing; 이하 CMP라 칭함) 공정을 진행하여 평탄화한 후에 강유전성물질의 솔-겔 공정에 의한 스핀-온-코팅 방법으로 강유전성막을 형성하게 된다.
이러한 FeRAM의 제조방법은, 층간절연막을 CMP 방법으로 평탄화한 후에 전하저장전극이 되는 하부 도전층과 강유전체막을 순차적으로 도포하게 되는데, 그 상태에서는 웨이퍼의 정렬이나 오버레이(overlay) 측정이 어려워진다. 이는 층간절연막의 CMP 공정에 의해 모든 부분에서의 단차가 제거되고, 하부도전층이나 강유전성막이 광의 투과성이 나빠 측정이 어려워지는 것이다.
따라서 이러한 문제점을 해결하기 위하여 도 1a 및 도 1b에 도시되어있는 바와 같이, 반도체기판(10)의 스크라이브라인영역상에 단차를 가지는 다수의 층(12),(14),(16) 패턴에 의해 형성된 WGA, EGA(Enhanced Global Alignment)형의 웨이퍼정렬키(A) 및 박스-인 박스형 오버레이버니어(B)상에 형성된 평탄화된 층간절연막(18)을 CMP후 스크라이브라인영역을 노출시키는 스크라이브라인 마스크(도시되지 않음)를 사용하여 스크라이브라인영역상의 층간절연막(18)을 제거하여 이전 단계의 공정에서 형성된 웨이퍼정렬키(A) 및 오버레이버니어(B)를 노출시켜 후속 하부도전층 및 강유전체막의 식각 공정에서 사용하게 된다.
상과 같은 종래 기술에 따른 반도체소자의 제조방법은 스크라이브라인영역에 형성된 웨이퍼정렬키 및 오버레이버니어를 CMP 후에 층간절연막을 식각하여 노출시켜 후속 공정에서 사용하고 있으나, 상기 노출된 웨이퍼정렬키 및 오버레이버니어들은 게이트나 스페이서 절연막등으로서 그 단차가 크지 않아 하부 도전층 및 스핀-온-코팅 방법에 의한 강유전체막도포 후에는 웨이퍼정렬키 및 오버레이버니어 부분의 단차가 매우 작아지거나 아주 평탄화되어 마크의 인식이 어려워지고, 더욱이 하부도전층과 강유전체막의 광투과성이 낮아 상기의 어려움을 가중시켜 공정수율 및 소자동작의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 층간절연막의 CMP 공정후에 스크라이브라인영역상에 층간절연막 패턴으로된 별도의 웨이퍼정렬키 및 오버레이버니어를 형성하여 하부도전층이나 강유전체막을 도포한 후에도 마크의 식별이 용이하여 웨이퍼 정렬이나 오버레이 측정이 가능하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 및 도 1b은 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 및 도 2b는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10,20 : 반도체 기판 12,22 : 제1층
14,24 : 제2층 16,26 : 제3층
18,28 : 층간절연막 A,A-1,A-2 : 웨이퍼정렬키
30 : 제1스크라이브라인 마스크 B,B-1,B-2 : 오버레이버니어
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
소자가 형성되는 반도체기판에서 스크라이브라인영역상에 기형성된 제1웨이퍼정렬키 또는 오버레이버니어를 구비시키고, 전면에 형성된 층간절연막을 평탄화시키는 공정과,
상기 스크라이브라인영역 상부의 층간절연막상에 웨이퍼정렬키 또는 오버레이버니어가 도입된 제1스크라이브라인 마스크를 이용하여 노출된 층간절연막을 제거하여 층간절연막 패턴으로된 제2웨이퍼정렬키 또는 오버레이버니어를 형성하는 제1식각 공정과,
상기 제2웨이퍼정렬키 및 오버레이버니어를 보호하는 제2스크라이브라인 마스크를 사용하여 나머지 층간절연막을 제거하여 제1웨이퍼정렬키 또는 오버레이버니어를 노출시키는 제2식각공정과,
상기 구조의 전표면에 하부 도전층과 강유전체막을 형성하여 패턴닝하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 및 도 2b는 본 발명에 따른 반도체소자의 제조공정도로서, 스크라이브라인영역만을 도시한 예이다.
먼저, 소정의 재질, 예를들어 다결정실리콘층이나 산화막등으로 된 제1,2,3층 패턴(22,24,26)으로된 제1웨이퍼정렬키(A-1) 및 오버레이버니어(B-1)가 반도체기판(20)상에 형성되어있으며, 상기 구조의 전표면에 층간절연막(28)을 형성하고 그 상부를 CMP 방법으로 평탄화시킨다.
그다음 상기 층간절연막(28)상에 제1스크라이브라인 마스크(30)를 형성하되, 상기 제1웨이퍼정렬키(A-1) 및 오버레이버니어(B-1)가 보호되고 그들 일측의 층간절연막(28)을 소정형상, 예를들어 정사각형상과 테두리를 갖는 박스형으로 노출시키도록 형성한다. (도 2a 참조).
그후, 상기 제1스크라이브라인 마스크(30)에 의해 노출되어있는 층간절연막(28)을 제거하여 각각 정사각형과 박스형의 제2웨이퍼정렬키(A-2) 및 오버레이버니어(A-2)를 형성하고, 상기 제2웨이퍼정렬키(A-2) 및 오버레이버니어(A-2)를 보호하고 다른 스크라이브라인영역상의 층간절연막(28)을 노출시키는 제2스크라이브라인 마스크(도시되지 않음)를 형성하고, 이를 마스크로 노출되어있는 층간절연막(28)을 제거하여 제1웨이퍼정렬키(A-1) 및 오버레이버니어(B-1)를 노출시킨 후, 상기 제2스크라이브라인 마스크를 제거하면, 층간절연막 패턴으로된 비교적 단차가 큰 제2웨이퍼정렬키(A-2) 및 오버레이버니어(A-2)가 돌출되게 형성된다. (도 2b 참조).
상기의 제2웨이퍼정렬키(A-2) 및 오버레이버니어(A-2)들은 게이트나 스페이서 절연막에 비해 두껍게 형성되는 층간절연막의 패턴이므로 상기 구조의 전표면에 형성되는 하부 도전층이나 강유전체막의 도포후에도 식별이 용이하다.
상기한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 FeRAM 제조를 위하여 강유전체막의 도포전단계에서 실시하는 층간절연막의 CMP 공정후에 스크라이브라인영역의 층간절연막을 패터닝하여 별도의 단차 큰 웨이퍼정렬키 및 오버레이버니어를 형성하고, 후속공정으로서 전하저장전극이 되는 하부 도전층과 강유전체막을 형성하였으므로, 광투과율이 낮은 하부 도전층과 강유전체막이 형성된 상태에서도 웨이퍼의 정렬이나 오버레이 측정이 용이하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (1)

  1. 소자가 형성되는 반도체기판에서 스크라이브라인영역상에 기형성된 제1웨이퍼정렬키 또는 오버레이버니어를 구비시키고, 전면에 형성된 층간절연막을 평탄화시키는 공정과,
    상기 스크라이브라인영역 상부의 층간절연막상에 웨이퍼정렬키 또는 오버레이버니어가 도입된 제1스크라이브라인 마스크를 이용하여 노출된 층간절연막을 제거하여 층간절연막 패턴으로된 제2웨이퍼정렬키 또는 오버레이버니어를 형성하는 제1식각 공정과,
    상기 제2웨이퍼정렬키 및 오버레이버니어를 보호하는 제2스크라이브라인 마스크를 사용하여 나머지 층간절연막을 제거하여 제1웨이퍼정렬키 또는 오버레이버니어를 노출시키는 제2식각공정과,
    상기 구조의 전표면에 하부 도전층과 강유전체막을 형성하여 패턴닝하는 공정을 구비하는 반도체소자의 제조방법.
KR1019980039522A 1998-09-23 1998-09-23 반도체소자의 제조방법 KR100304281B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980039522A KR100304281B1 (ko) 1998-09-23 1998-09-23 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980039522A KR100304281B1 (ko) 1998-09-23 1998-09-23 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20000020774A KR20000020774A (ko) 2000-04-15
KR100304281B1 true KR100304281B1 (ko) 2001-11-02

Family

ID=19551682

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980039522A KR100304281B1 (ko) 1998-09-23 1998-09-23 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100304281B1 (ko)

Also Published As

Publication number Publication date
KR20000020774A (ko) 2000-04-15

Similar Documents

Publication Publication Date Title
US6376325B1 (en) Method for fabricating a ferroelectric device
US20040000729A1 (en) Alignment marks of semiconductor device
US6911362B2 (en) Methods for forming electronic devices including capacitor structures
US6204184B1 (en) Method of manufacturing semiconductor devices
KR100699206B1 (ko) 강유전성 메모리 셀 제조방법
KR100304281B1 (ko) 반도체소자의 제조방법
KR100510557B1 (ko) 다미신 공정을 적용한 반도체 소자의 커패시터 및 그형성방법
KR100764336B1 (ko) 반도체소자의 저장전극 및 그 제조방법
KR100728146B1 (ko) 반도체 장치의 제조 방법
KR100335401B1 (ko) 반도체소자의 중첩자 형성방법
KR20000044903A (ko) 비휘발성 메모리 소자의 캐패시터 형성 방법
KR100670696B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100585000B1 (ko) 실리콘 온 인슐레이터 기판 내에 구현된 캐패시터를구비하는 메모리 소자 및 그 제조 방법
KR100320612B1 (ko) 반도체소자의제조방법
KR0176162B1 (ko) 반도체 메모리 소자 및 그 저항층 형성방법
KR20010046152A (ko) 고용량 반도체 메모리장치의 커패시터 제조방법
KR0169597B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20020055105A (ko) 강유전체 메모리 소자의 제조 방법
KR100219510B1 (ko) 에프 램(fram) 셀의 제조방법
KR100968428B1 (ko) 강유전체 캐패시터의 면적감소를 방지한 캐패시터 제조방법
KR20020010974A (ko) 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법
KR0166036B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20010004360A (ko) 캐패시터의 단차를 감소시킬 수 있는 강유전체 메모리 소자 제조 방법
KR20020045890A (ko) 반도체소자의 캐패시터 형성방법
KR20010065629A (ko) 강유전체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee