CN102956559A - 一种制作金属栅极的方法 - Google Patents

Abstract

本发明公开了一种制作金属栅极的方法，本发明在制作金属栅极过程中，由于对阻挡层进行干法过刻蚀而造成的凹角采用两个步骤弥补，也就是沉积第二阻挡层后，抛光或刻蚀至替代栅极表面，然后在此基础上进行后续去除替代栅极，在所去除替代栅极区域填充金属栅极并抛光至介质层的步骤后，形成金属栅极。由于本发明在去除凹角缺陷时，不像现有技术那样通过多抛光金属栅极的过程完成，所以不会影响所制作的金属栅极高度，使得所制作的金属栅极高度与替代栅极高度相同，不会被损失。因此，最终所制作的半导体也不容易失效且良率提高。

Description

一种制作金属栅极的方法

技术领域

本发明涉及半导体制造技术，特别涉及一种制作金属栅极的方法。 

背景技术

目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，例如，互补型金属氧化物半导体(CMOS)器件。现在普遍采用双阱CMOS工艺在硅衬底上同时制作导电沟道为空穴的p型沟道金属氧化物半导体场效应管(MOSFET)和导电沟道为电子的n型沟道MOSFET，具体步骤为：首先，将硅衬底中的不同区域通过掺杂分别成为以电子为多数载流子的(n型)硅衬底和以空穴为多数载流子的(p型)硅衬底之后，在n型硅衬底和p型硅衬底之间制作浅沟槽隔离(STI)101，然后在STI两侧用离子注入的方法分别形成空穴型掺杂扩散区(P阱)102和电子型掺杂扩散区(N阱)103，接着分别在P阱102和N阱103位置的wafer器件面依次制作由栅极电介质层104和金属栅105组成的层叠栅极，最后在P阱102和N阱103中分别制作源极和漏极，源极和漏极位于层叠栅极的两侧(图中未画出)，在P阱中形成n型沟道MOSFET，在N阱中形成p型沟道MOSFET，得到如图1所示的CMOS器件结构。 

传统的氮氧化合物/多晶硅层叠栅极，是以氮氧化物作为栅极电介质层，多晶硅作为栅极。随着半导体技术的发展，氮氧化合物/多晶硅层叠栅极的CMOS器件由于漏电流和功耗过大等问题，已经不能满足小尺寸半导体工艺的需要。因此，提出了以高介电系数(HK)材料作为栅极电介质层，以金属材料作为金属栅的金属栅极。 

图2a～图2f为现有技术在制作金属栅极的剖面示意图，其中， 

如图2a所示，按照图1所述的过程在半导体衬底11上形成CMOS器件结构，该CMOS器件结构包括替代栅极22、源极及漏极(源极及漏极未示出)，该CMOS器件中还具有阻挡层33；在阻挡层33表面上沉积介质层44； 

在这里，阻挡层33为氮化硅层，作为刻蚀停止层存在； 

如图2b所示，采用化学机械平坦化(CMP)方式对介质层44进行抛光，直到阻挡层33停止； 

如图2c所示，对阻挡层33采用干法继续刻蚀，裸露出替代栅极22； 

如图2d所示，去除裸露的替代栅极22； 

如图2e所示，在去除替代栅极22的区域依次填充以HK材料作为栅极电介质层及金属栅极层55； 

在图中，没有示出栅极电介质层； 

如图2f所示，采用CMP方式依次抛光金属栅极层55及栅极电介质层，至介质层44表面。 

这样，金属栅极就可以形成了。 

在形成金属栅极过程的图2c中，要裸露出替代栅极22，就需要对阻挡层33进行干法刻蚀，在这个过程中，当裸露出替代栅极22时，已经对阻挡层33进行了过刻蚀，使得其表面低于介质层和替代栅极22(在这个过程中，刻蚀速率不同，阻挡层33的刻蚀速率大于介质层和替代栅极的)，形成了凹角。在这个基础上进行后续步骤，为了保证金属栅极结构等同替代栅极22，而不在凹角留下金属栅极层，就需要在图2f所示的过程中，继续抛光金属栅极层66、栅极电介质层55及介质层44表面，去除阻挡层与介质层之间形成的凹角。 

但是，这个过程会使得所制作的金属栅极高度低于替代栅极，也就是金属栅极被损失，这会使得最终所制作的半导体器件失效或良率降低。 

发明内容

有鉴于此，本发明提供一种制作金属栅极的方法，该方法所制作的金属 栅极高度与替代栅极相同，不会被损失。 

本发明的技术方案是这样实现的： 

一种制作金属栅极的方法，该方法包括： 

在提供的半导体衬底上形成CMOS器件结构，该CMOS器件结构包括替代栅极和有源区，该CMOS器件中的替代栅极上方具有阻挡层，在阻挡层上沉积介质层； 

采用化学机械平坦化CMP方式对介质层进行抛光，直到阻挡层停止，对阻挡层继续刻蚀，裸露出替代栅极，阻挡层与介质层之间形成凹角； 

在介质层上沉积第二阻挡层，覆盖所形成的凹角后，采用CMP抛光第二阻挡层至替代栅极或刻蚀第二阻挡层至替代栅极，裸露替代栅极； 

去除裸露的替代栅极后，在去除替代栅极的区域依次栅极电介质层及金属栅极层； 

采用CMP方式依次抛光金属栅极层及栅极电介质层，至介质层，形成金属电极。 

所述阻挡层为氮化硅层； 

所述第二阻挡层为氮化硅层。 

所述的阻挡层厚度为200埃～600埃； 

所述沉积介质层的厚度为1000埃～3000埃； 

所述沉积的第二阻挡层厚度为50埃～200埃。 

所述刻蚀第二阻挡层至替代栅极为干法刻蚀。 

所述干法刻蚀第二阻挡层的速率小于300埃每分钟，所述干法刻蚀第二阻挡层的第二阻挡层相对于替代栅极的刻蚀选择比大于100。 

采用CMP抛光第二阻挡层至替代栅极采用硅或二氧化铈作为CMP抛光时采用的研磨液，研磨速率小于300埃每分钟，研磨压力为1帕斯卡，研磨头和盛放半导体衬底11的研磨盘之间的相对速率为20转每分钟； 

所述CMP第二阻挡层的第二阻挡层相对于替代栅极的抛光选择比大于100。 

从上述方案可以看出，本发明在制作金属栅极过程中，由于对阻挡层进行干法过刻蚀而造成的凹角采用两个步骤弥补，也就是沉积第二阻挡层后，抛光或刻蚀至替代栅极表面，然后在此基础上进行后续去除替代栅极，在所去除替代栅极区域填充金属栅极并抛光至介质层的步骤后，形成金属栅极。由于本发明在去除凹角缺陷时，不像现有技术那样通过多抛光金属栅极的过程完成，所以不会影响所制作的金属栅极高度，使得所制作的金属栅极高度与替代栅极高度相同，不会被损失。因此，最终所制作的半导体也不容易失效且良率提高。 

附图说明

图1为现有技术提供的CMOS器件结构剖面结构示意图； 

图2a～图2f为现有技术在制作金属栅极的过程剖面示意图； 

图3为本发明提供的制作金属栅极的方法流程图； 

图4a～图4h为制作金属栅极的过程剖面结构示意图。 

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。 

从现有技术可以看出，在制作金属栅极的过程中，由于对阻挡层进行干法过刻蚀而造成凹角，为了在后续制作金属栅极时不会影响金属栅极结构，就需要弥补该凹角，弥补方式就是在替代栅极区域中填充金属栅极层后，对金属栅极层进行多抛光，去除阻挡层与介质层之间形成的凹角。但是，采用这种方法会导致形成的金属栅极高度低于替代栅极，金属栅极被损失，这会使得最终所制作的半导体器件失效或良率降低。 

为了克服这个问题，本发明在制作金属栅极过程中，由于对阻挡层进行干法过刻蚀而造成的凹角采用两个步骤弥补，也就是沉积第二阻挡层后，抛光或刻蚀至替代栅极表面，然后在此基础上进行后续去除替代栅极，在所去 除替代栅极区域填充金属栅极并抛光至介质层的步骤后，形成金属栅极。由于本发明在去除凹角缺陷时，不像现有技术那样通过多抛光金属栅极的过程完成，所以不会影响所制作的金属栅极高度，使得所制作的金属栅极高度与替代栅极高度相同，不会被损失。因此，最终所制作的半导体也不容易失效且良率提高。 

图3为本发明提供的制作金属栅极的方法流程图，结合图4a～图4h所示的制作金属栅极的过程剖面结构示意图，进行详细说明： 

步骤301、在半导体衬底11上形成CMOS器件结构，该CMOS器件结构包括替代栅极22、源极及漏极(源极及漏极未示出)，该CMOS器件中还具有阻挡层33；在阻挡层33表面上沉积介质层44，如图4a所示； 

在这里，阻挡层33为氮化硅层，作为刻蚀停止层存在； 

在这里，源极和漏极就是有源区； 

在这里，替代栅极22两侧还具有侧墙，图中未示出，且形成侧墙的过程为现有技术，与本发明的方案无关，这里不再赘述； 

在这里，所沉积的阻挡层33厚度为200埃～600埃； 

在这里，所沉积的介质层44厚度为1000埃～3000埃； 

步骤302、采用CMP方式对介质层44进行抛光，直到阻挡层33停止，如图4b所示； 

步骤303、对阻挡层33采用干法继续刻蚀，裸露出替代栅极22，如图4c所示； 

为了裸露出替代栅极22，对阻挡层33进行了干法过刻蚀，导致阻挡层33的表面低于介质层和替代栅极22(在这个过程中，刻蚀速率不同，阻挡层33的刻蚀速率大于介质层和替代栅极的)，形成了凹角； 

步骤304、在介质层44上沉积第二阻挡层41，覆盖主步骤303所形成的凹角，如图4d所示； 

在本步骤中，第二阻挡层41阻挡层33所采用的材料相同，也是氮化硅，沉积厚度为50埃～200埃； 

步骤305、对第二阻挡层41采用CMP抛光至至替代栅极22表面或干法刻蚀至替代栅极22表面，裸露出替代栅极22，如图4e所示； 

这样，就消除了凹角； 

在这里，采用硅或二氧化铈作作为CMP抛光时采用的研磨液，研磨速率小于300埃每分钟(A/min)，研磨压力为1帕斯卡，研磨头和盛放半导体衬底11的研磨盘之间的相对速率为20转每分钟(rpm)； 

在这里，如果采用干法刻蚀，则干法刻蚀速率小于300埃每分钟(A/min)； 

在这里，无论是采用CMP方式还是干法刻蚀方式，抛光选择比或刻蚀选择比，也就是第二阻挡层41相对于替代栅极22的抛光选择比或刻蚀选择比比较高，大于100； 

步骤306、去除裸露的替代栅极22，如图4f所示； 

步骤307、在去除替代栅极22的区域先依次填充以HK材料作为栅极电介质层55及金属栅极层，如图4g所示； 

在图中，没有示出栅极电介质层； 

步骤308、采用CMP方式依次抛光金属栅极层55及栅极电介质层，至介质层44表面，如图4h所示。 

这样，金属栅极就可以形成了。 

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。 

Claims (6)

1.一种制作金属栅极的方法，该方法包括：

在提供的半导体衬底上形成CMOS器件结构，该CMOS器件结构包括替代栅极和有源区，该CMOS器件中的替代栅极上方具有阻挡层，在阻挡层上沉积介质层；

采用化学机械平坦化CMP方式对介质层进行抛光，直到阻挡层停止，对阻挡层继续刻蚀，裸露出替代栅极，阻挡层与介质层之间形成凹角；

在介质层上沉积第二阻挡层，覆盖所形成的凹角后，采用CMP抛光第二阻挡层至替代栅极或刻蚀第二阻挡层至替代栅极，裸露替代栅极；

去除裸露的替代栅极后，在去除替代栅极的区域依次栅极电介质层及金属栅极层；

采用CMP方式依次抛光金属栅极层及栅极电介质层，至介质层，形成金属电极。

2.如权利要求1所述的方法，其特征在于，所述阻挡层为氮化硅层；

所述第二阻挡层为氮化硅层。

3.如权利要求1所述的方法，其特征在于，所述的阻挡层厚度为200埃～600埃；

所述沉积介质层的厚度为1000埃～3000埃；

所述沉积的第二阻挡层厚度为50埃～200埃。

4.如权利要求1所述的方法，其特征在于，所述刻蚀第二阻挡层至替代栅极为干法刻蚀。

5.如权利要求4所述的方法，其特征在于，所述干法刻蚀第二阻挡层的速率小于300埃每分钟，所述干法刻蚀第二阻挡层的第二阻挡层相对于替代栅极的刻蚀选择比大于100。

6.如权利要求1所述的方法，其特征在于，采用CMP抛光第二阻挡层至替代栅极采用硅或二氧化铈作为CMP抛光时采用的研磨液，研磨速率小于300埃每分钟，研磨压力为1帕斯卡，研磨头和盛放半导体衬底11的研磨盘之间的相对速率为20转每分钟；

所述CMP第二阻挡层的第二阻挡层相对于替代栅极的抛光选择比大于100。

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