CN102142363B - 具有薄氮化硅层的金刚石soi - Google Patents

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Abstract

一种用于半导体器件的方法和结构，所述半导体器件包括形成在金刚石SOI层和器件硅层之间的薄氮化物层，以阻挡离子的扩散和提高器件硅的寿命。

Description

具有薄氮化硅层的金刚石SOI
有关申请的交叉参考
本申请要求2010年1月29日提交的美国临时申请61/299,702号的优先权的权益，这里结合该申请作为一个整体供参考。
背景技术
已经开发了金刚石SOI(SODOS-硅-上-金刚石-上-硅)、硅-上-金刚石以及“厚金刚石-上-薄硅”处理技术，以增强穿过高功率器件中所使用的基板的热流通。在SODOS的情况下，埋入的金刚石层被用作散热器-热扩散器，用于降低上述器件硅中按高功率工作的半导体器件的温度。金刚石的热传导率比硅好10倍，比氧化物好1000倍。
虽然在HFCVD(热丝化学气相沉积)反应器中使用高纯度组分，但是已经发现移动的重金属离子水平的升高导致了从金刚石和晶种层向外扩散到相邻的器件硅层，因此硅的质量下降了，并且减少了电子和空穴载流子寿命。在后续的扩散行动中，这些离子可以从金刚石和硅层以及交叉污染制造处理设备向外扩散。
发明内容
期望有一种改进的金刚石SOI器及其制造方法，其中可以在金刚石SOI层和器件硅层之间形成阻挡层以阻挡离子的扩散并提高器件硅的载流子寿命。
本发明的一个方面涉及一种形成半导体器件的方法，所述方法包括：在硅晶片上沉积薄衬垫氧化物和薄氮化物阻挡层；形成阻挡晶种层表面以促进金刚石生长；从所述晶种层生长金刚石层；在所述金刚石层上沉积薄氮化物阻挡层；在所述薄氮化物阻挡层上沉积多晶硅；对多晶硅层进行抛光；如果配置硅-上-金刚石-上-硅(SODOS)晶片，则使半导体器件选择性地与硅层结合。
本发明的另一个方面涉及一种形成半导体器件的方法，所述方法包括：在硅晶片上沉积薄衬垫氧化物和薄氮化物阻挡层；在氮化物阻挡层上沉积薄多晶硅层以促进金刚石生长；在表面上生长晶种层以促进金刚石生长；从所述晶种层生长金刚石层；在所述金刚石层上沉积薄氮化物阻挡层；在所述薄氮化物阻挡层上沉积多晶硅；对多晶硅层进行抛光；如果配置SODOS晶片，则选择性地与硅层结合。
本发明的另一个方面涉及一种半导体器件，包括：在半导体结构上的金刚石层；以及在金刚石层和半导体结构之间的阻挡层，所述阻挡层具有配置的厚度，所述厚度足够薄以使热阻最小化并且所述厚度还足够厚以阻挡污染物从金刚石层扩散到半导体结构。
根据本发明的上述半导体器件还包括在金刚石层的外表面上的第二阻挡层，所述阻挡层完全密封所述金刚石层。
根据本发明的上述半导体器件，其中所述阻挡层具有范围从约500埃到约3000埃的厚度。
根据本发明的上述半导体器件，其中所述阻挡层包括Si3N4、SixN、AlN、TaN、和TiN之一。
根据本发明的上述半导体器件，其中所述半导体结构包括硅、SiGe、SiC、GaN、InP、GaAs、AlGaN、InAlN、AlGaN或其组合中的至少一种。
根据本发明的上述半导体器件，其中所述半导体结构包括硅上金刚石上硅结构。
本发明的另一个方面涉及一种半导体器件，包括：器件晶片，它包括在金刚石SOI层和器件层之间的薄氮化物层；在所述器件晶片上的多晶硅层，在器件晶片的有效一侧上对多晶硅进行平整化；以及经组合的结构的手柄晶片一侧上经抛光的多晶硅层。
本发明的另一个方面涉及一种半导体器件，包括：在金刚石SOI层和器件硅层之间的薄氮化物层。
根据本发明是上述半导体器件还包括在与薄氮化物层相对的金刚石SOI层的表面上的氮化物阻挡层，薄氮化物层以及氮化物阻挡层完全密封了金刚石层。
本发明的另一个方面涉及一种半导体基板，包括：嵌入的金刚石层，在相对表面上受到氮化物层的保护。
附图说明
所结合的和构成本发明的一部分的附图示出本发明的一些实施例，并且连同说明书一起，起到解释本发明的原理的作用。在附图中：
图1A到1E描绘根据本发明一些实施例的金刚石SOI器件和相应的形成方法；以及
图2A到2E描绘根据本发明一些实施例的进一步的示例性金刚石SOI器件和相应的形成方法。
应该注意，为了便于对本发明的一些实施例的理解，已经简化和画出了了附图的某些细节而非严格地保持结构的正确性、细节和比例。
具体实施方式
现在将详细参考本发明的一些实施例(示例性实施例)，在附图中示出了这些实施例的例子。尽可能，在所有附图中使用相同的附图标记来指示相同或相似的部件。在下面的说明书中，参考形成本发明的一部分的附图，并且在附图中，通过说明可以实现本发明的具体示例性实施例的方式来示出。足够详细地描述这些实施例，以使熟悉本领域的技术人员能够实现本发明，并且可以理解，可以利用其它实施例，并且可以进行改变而不偏离本发明的范围。因此，下面的说明只是示例性的。
本申请的一些实施例可以提供一种方法和器件，其中在金刚石SOI层和器件硅层之间设置的薄氮化物阻挡层(氮化硅或其它氮化物之一)阻挡了离子向器件层的扩散，并且提高了器件硅的寿命。根据上述实施例，金刚石晶种层和相应的生长金刚石层具有高度的金属和移动离子污染。金刚石层和器件硅之间的薄氮化物层会阻挡污染物扩散到金刚石层上的器件硅层以及金刚石层下的手柄(handle)或基板，并且提高器件硅的载流子寿命。
薄氮化物层对于金刚石-SOI层的热传导性的影响最小。在某些实施例中，当使用深沟式清洁方式(深沟式清洁是B-清洁，如下所述，具有较长的HCL(盐酸)冲洗)除去来自金刚石晶种层的污染离子时，在薄氮化物层上的多晶硅层促进了晶种密度。此外，薄氮化物层可观地简化了后续的沟槽隔离工艺。
在金刚石层和器件硅之间使用了薄氮化物层，可以阻止金刚石层的氧化，并且进一步为硅沟槽蚀刻提供优良的蚀刻终止，后续的操作可以被用于横向地隔离在晶片表面上的器件。
图1A到1E描绘了根据本发明的一些实施例的金刚石绝缘层-上-硅(SOI)器件(例如，图1E中的100)以及相应的形成方法。熟悉本领域普通技术的人员容易明白，图1A到1E描绘的器件100和方法表示一般的示意性说明，可以添加其它步骤和部件，或可以除去或修改现有的步骤和部件。
在图1E中，器件结构100可以包括手柄晶片110、在手柄晶片110上的平整化多晶硅120、在平整化多晶硅120上的金刚石层140、在金刚石层140上的薄氮化物层150、形成在薄氮化物层150上的器件170以及多晶硅密封材料180，如图所示，从器件一侧平整和除去多晶硅密封材料180。
在图1A中，描绘适用于示例性实施例的手柄晶片110。手柄晶片110可以包括氧化物材料。手柄晶片可以在其一部分或全部表面上包括氧化物材料或层。例如，可以在包括自旋冲洗-干燥(SRD)、BW背接触、氢氧化钾(KOH)清洁、划线、后背接触清洁(其中HF从手柄晶片剥离氧化物、硫酸、标准清洁1、标准清洁2)、以及结合清洁(bond clean)等步骤的过程中形成手柄晶片110。
在图1B中描绘示例性器件晶片170。器件晶片170可以包括在器件晶片表面上的薄氮化物层150、在薄氮化物层150表面上的金刚石层140、以及在金刚石层140和器件晶片170的相对表面上的多晶硅涂层120。
器件晶片170可以包括基板、晶片或外延层、硅或其它半导体层。通常，半导体层可以是能经受住金刚石生长条件(例如，温度大于700℃)的任何材料。例如，半导体可以包括硅、SiGe、SiC、GaN、InP、GaAs、AlGaN、InAlN、AlGaN的至少一种或它们的组合。可以理解，根据应用，手柄或器件晶片可以是N型的或P型的，具有低或高的掺杂浓度。
例如，一般可以在SC1/SC2溶液中预-清洁晶片的工艺中形成器件晶片170，其中通过LPCVD(低压化学气相沉积)工艺沉积氮化硅到约1000埃的厚度。在形成器件晶片170之后，可以通过在含金刚石灰尘纳米粒子的胶体溶液中浸泡而进行金刚石晶种层化学沉积(未示出)，从其中生长出约1.5微米的金刚石层140。在配置金刚石层140之后，可以在至少器件170一侧和金刚石140一侧上沉积多晶硅120达约2微米。此外，多晶硅120可以使结构密封，如图1B所示。可以通过化学机械抛光(CMP)艺使在金刚石层140上沉积的多晶硅120平整化(120a)，此后可以执行结合清洁。
可以沉积或以其它方式形成薄氮化物层150达到具有合适的离子阻断效力的厚度。薄氮化物层可以是Si3N4、SixN、AlN、TaN、TiN和氧氮化硅中之一。某些金属阻挡层可以包括TiW和TiWN作为可能的“金属”阻挡层。如图1C中所描绘，CMP平整化的多晶硅120a可以与手柄110结合，如本技术领域中公知。在使器件晶片170结构与手柄110结合之后，使经结合的晶片结构翻转以进行将进一步示出和描述的另外的处理。
在图1D中，可以处理在器件170一侧的多晶硅120以及器件晶片本身以使其厚度减小到金刚石-硅界面的约15微米之内。处理可以包括技术领域中公知的研磨、接着是KOH清洁、后抛光清洁以及B-清洁。B-清洁包括H2SO4/H2O2(除去有机物)、用D1 H2O稀释的10∶1HF、SC1(NH4OH/H2O2，除去粒子)、以及SC2(HCL/H2O2，除去金属)。此外，可以在减小厚度的器件170硅上再次形成多晶硅层120。例如，可以形成多晶硅达约2微米的厚度。可以理解，使多晶硅同时沉积在晶片前侧和背侧上。使用背侧多晶硅进行应力控制，以便减小晶片的翘曲。
如图1E中所描绘，可以对器件170一侧进行抛光以除去多晶硅层120，产生约3到约7微米厚度的器件硅。为了提供这个器件硅厚度，抛光可以除去约7到约10微米的多晶硅120以及器件170硅。
在图1D和1E中，薄氮化物层150可以包括厚度约0.1微米的氮化硅，并且金刚石层140的厚度可以为约1.5微米。在某些实施例中，在结合之后，可以使用氢注入(智能剪切)来分离晶片。这里，在结合晶片之前完成注入。在结合之后，热步骤在注入峰处分离晶片。除了研磨和抛光之外，可以使用氢注入来形成薄的硅层上的金刚石上的硅。这种做法，约0.1到约1.5微米范围的较薄的器件硅一般是可能的，这取决于氢注入能量。
根据本申请的另外的实施例，图2A到2E描绘绝缘层-上-金刚石硅(SOI)器件(例如，图2E中的200)以及相应的形成方法。熟悉本领域普通技术的人员会容易地明白，图2A到2E中描绘的器件200和方法表示一般的示意性说明，可以添加其它步骤和部件，或可以除去或修改现有的步骤和部件。
在图2E中，器件结构200可以包括手柄晶片210、在手柄晶片210上的平整化多晶硅210、在平整化多晶硅210上的氮化物阻挡层230、在氮化物阻挡层230上的金刚石层240、在金刚石层上的薄多晶硅层260(约300埃，用于促进晶种生成)、在多晶硅层260上的薄氮化物层250、在氮化物层250中的薄衬垫(PAD)氧化物层290(约650埃)、在衬垫氧化物层290上的器件270、以及多晶硅密封材料280，如图所示，从器件侧平整和除去多晶硅密封材料280。
在图2A中，描绘适用于示例性实施例的手柄晶片210。手柄晶片210可以包括氧化物材料。例如，可以在包括自旋/冲洗/干燥(SRD)、BW背接触、KOH清洁、划线、后背接触清洁、以及结合清洁等步骤的过程中形成手柄晶片210。
在图2B中描绘示例性器件晶片270。器件晶片270可以包括在器件晶片表面上的薄氧化物层290、在氧化物层290表面上的薄氮化物层250、(可以在此插入薄(300埃)多晶硅层260以促进晶种生成)、在薄氮化物层250表面上的金刚石层240、以及在金刚石层240和器件晶片270的相对表面两者上的多晶硅涂层220。此外，可以在氮化物的顶部沉积多晶硅薄层(约300埃)以促进晶种生成。在绘图层(drawing layer)250中，在薄氮化物层250和器件270之间包括薄氧化物层290。在某些实施例中，可以在金刚石层240上形成另外的氮化物层230。另外的氮化物层230可以是在金刚石240顶部的氮化物阻挡层(例如，在金刚石层240和平整化多晶硅220a之间)以完全密封金刚石膜层240。
器件晶片270可以包括基板、晶片或外延层、硅或其它半导体层。一般，半导体层可以是能经受住金刚石生长条件(例如，温度大于700℃)的任何材料。例如，半导体可以包括硅、SiGe、SiC、GaN、InP、GaAs、AlGaN、InAlN、AlGaN的至少一种或它们的组合。
例如，一般可以在SC1/SC2溶液中预-清洁晶片的工艺中形成器件晶片170，使衬垫氧化物(pad oxide)生长到约300埃的厚度(发明人已经确定可能需要625埃的衬垫氧化物作为沟槽蚀刻处的蚀刻终止)，并且低压化学气相沉积(LPCVD)使氮化硅沉积到约1000埃的厚度。在某些实施例中，衬垫氧化物厚度范围可以在约100埃到约1000埃范围内。在该范围较薄端的衬垫氧化物可以使热阻最小，并且也可以利用在该范围较厚端的衬垫氧化物，这取决于工艺结构和流程。可以沉积金刚石晶种层(未示出)，金刚石层240可以从其生长到约1.5微米厚。在某些实施例中，金刚石层可以在约0.1微米到约100微米的范围内。在示例性范围的较高端处可以得到增加的热传导率。在配置金刚石层240之后，可以在至少器件270侧和金刚石240侧上沉积多晶硅220到约2微米的厚度。此外，多晶硅220可以密封结构，如图2所示。可以通过CMP工艺使金刚石层240上的多晶硅220平整化，此后，可以执行结合清洁。在某些实施例中，可以不掺杂多晶硅，除非需要经掺杂的层来形成“低阻掩埋层”，这对于像NPN双极型流程那样的一些方法可能是有利的。
可以沉积或以其它方式形成薄氮化物层250和氮化物层230到适合于离子阻挡效力的一个厚度。在某些实施例中，可以在金刚石层240和多晶硅层220的界面处形成另外的氮化物阻挡层230。具有了另外的氮化物阻挡层230，可以使金刚石层240完全密封。
可以沉积或以其它方式形成薄氮化物层250和另外的氮化物阻挡层230到适合于离子阻挡效力的一个厚度。氮化物阻挡层可以具有从约500埃到约3000埃的厚度。此外，氮化物阻挡层可以具有约1000埃的厚度。薄氮化物层250和氮化物阻挡层230可以是Si3N4、SixN、AlN、TaN、和TiN中之一。
如图2C中所描绘，CMP平整化多晶硅可以与手柄210结合，如本技术领域中公知。在使图2B的结构与手柄210结合之后，使结合的晶片结构翻转以进一步处理，如下所示出和描述。
在图2D中，可以处理器件270侧上的多晶硅220和器件晶片本身以使其厚度减小到金刚石-硅界面的约15微米之内。处理可以包括技术领域中公知的研磨、接着是KOH清洁、后抛光清洁以及B-清洁。此外，可以在减小厚度的器件270上形成多晶硅层220。例如，可以形成厚度约2微米的多晶硅220。
如图2E中所描绘，可以抛光器件270侧以除去多晶硅层220，产生约3到约7微米厚度的器件硅。为了提供这个器件硅厚度，抛光可以除去约7到约10微米的多晶硅以及器件硅结构。
在图2D和2E中，薄氮化物150可以包括厚度约0.1微米的氮化硅，并且金刚石层240的厚度可以为约1.5微米。
在所描述的实施例中，可以理解，可以在氮化物的顶部提供多晶硅层以促进晶种生成。多晶硅的热传导性优于电介质，这允许使氮化物阻挡层本身的厚度最大化(因为使氮化物氧化以提高核而减小阻挡性能和提高热阻)。多晶硅还具有与硅相似的核性能(优于深沟式清洁的氮化物)。仅在一侧上沉积多晶硅可以减小没有涂覆多晶硅的一侧上的金刚石沉积，例如，如果下面的层是氮化物的话。多晶硅还可以起到吸气层的作用(可以捕获晶界处的杂质)。此外，如果在氮化物层的顶部使用多晶硅，则可以使用深沟式蚀刻以从晶种层滤除金属污染。甚至，所描述的在金刚石晶种层和器件硅之间的薄氮化物层将阻挡金刚石层的氧化，并且为槽沟蚀刻提供优良的蚀刻终止。在氮化物顶部上的衬垫氧化物厚度650A提供优良的蚀刻终止，并且保证在槽沟蚀刻之后保留氮化物的整个厚度。这解决了由于当暴露于正常热氧化条件下时金刚石层的易燃性引起的槽沟组合的隔离成问题的一个问题。所描述的实施例还解决了由于氮化物和衬垫氧化物层是较薄的而引起的、在最低热流开支时的金刚石SOI组合的处理问题。LPCVD化学计量氮化硅＝25-36W/m-k。通过比较，二氧化硅＝1.3，室温硅＝148以及金刚石＝1300W/m-k。
在所描述的实施例的每一个实施例中，可以在金刚石反应器中执行氮化物和/或多晶硅的原位沉积，以消除后续的氮化物和/或多晶硅沉积系统由于暴露而引起交叉污染。
在某些实施例中，可以使用手柄晶片作为器件晶片。这个方法可以消除与其它制造设备之间可能的交叉污染。
虽然阐明本发明的广阔范围的数字范围和参数都是近似值，但是尽可能精确地报告在具体例子中阐明的数字值。然而，数字值固有地包含在它们各自的测试测量值中发现的、必定偏离标准偏差的某些误差。此外，应该把这里揭示的所有范围理解为包括归纳在其中的任何的和所有的子范围。例如，“小于10”的范围可以包括在(和包括)零的最大值和10的最大值之间的任何和所有的子范围，即，具有等于或大于零的最小值以及等于或小于10的最大值的任何和所有的子范围，例如，1到5。在某些情况下，表示参数的数字值可以取负值。既然是这样，作为“小于10”表示的范围值的例子可以假定为负值，例如，-1、-2、-3、-10、-20、-30等。
在已经相对于一个或多个实施方式示出本发明的同时，可以对所示出的例子进行变化和/或修改而不偏离所附权利要求书的精神和范围。此外，在可能仅相对于数个实施方式中的一个揭示了本发明的特定特征的同时，可以根据需要和有利于任何给定的或特定的功能而使这种特征与其它实施方式的一个或多个其它特征组合。此外，在详细说明和权利要求书中使用术语“包括”、“包含”、“有”、“具有”、“用”或这些的变型，旨在以与术语“包括”相似的方式来包容这些术语。使用术语“至少一个”来指列出的可选择的项目中的一个或多个。此外，在这里的讨论和权利要求书中，相对于两个材料使用的术语“上”，一个在另一个“上”，是指材料之间的至少某些接触，同时“在…上”是指一些材料是邻近的，但是可能具有一个或多个附加的中间材料，以致可能但是并非必需是接触的。这里使用的“上”或“在…上”都不暗示任何方向性。术语“共形的”描述一种涂覆材料，其中通过共形的材料来保留下层材料的角。术语“约”表示所列出的值可以略有变化，只要该变化不会导致所示出的实施例的过程或结构的不合格即可。最终，“示例性”表示使用说明作为一个例子，而非暗示是理想情况。通过考虑这里揭示的本发明的说明和实践，本发明的其它实施例对熟悉本领域的技术人员将是显而易见的。旨在使说明和例子仅作为示例性的，在下面的权利要求书中表示了本发明的真实精神和范围。
根据与晶片或基板的传统平面或工作表面平行的一个平面来定义本申请中所使用的相对位置术语，不管晶片或基板的取向。定义本申请中所使用的术语“水平的”或“横向的”为与晶片或基板的传统平面或工作表面平行的一个平面，不管晶片或基板的取向。术语“垂直的”是指与水平垂直的一个方向。相对于在晶片或基板的顶部表面上的传统平面或工作表面来定义一些术语，诸如“上”、“侧”(如同在“侧壁”中)、“较高”、“较低”、‘在...上”、“顶部”以及“底下”，不管晶片或基板的取向。

Claims (20)

1.一种形成半导体器件的方法，包括：
在金刚石绝缘体-上-硅(SOI)层和器件层之间沉积薄氮化物层以形成器件晶片；
在器件晶片上沉积多晶硅层；
使器件晶片的有效一侧上的多晶硅层平整化；以及
把器件晶片的经平整化的一侧附加到手柄晶片以形成器件结构；
在所述器件结构的手柄晶片一侧上沉积多晶硅；以及
对所述器件结构的器件一侧进行抛光。
2.如权利要求1所述的方法，其特征在于，抛光包括将所述器件结构的器件一侧抛光到器件晶片的金刚石-硅界面的约3到7微米之内。
3.如权利要求1所述的方法，其特征在于，所述器件层包括硅。
4.如权利要求1所述的方法，其特征在于，所述薄氮化物层包括氮化硅。
5.如权利要求1所述的方法，其特征在于，所述薄氮化物层包括约0.1微米的厚度。
6.一种形成半导体器件的方法，所述方法包括：
形成器件晶片，其中形成所述器件晶片包括：
在器件硅层上形成氧化物层；
在氧化物层上形成氮化物阻挡层；
在氮化物阻挡层上形成金刚石层；
在金刚石层上沉积薄氮化物层；
在器件晶片上沉积多晶硅层；以及
对器件晶片的有效一侧上的多晶硅进行平整化；
所述形成半导体器件的方法还包括：
把器件晶片附加到手柄晶片以形成器件结构；
在器件结构的手柄晶片一侧上沉积多晶硅；以及
将所述器件结构的器件一侧抛光到器件晶片的金刚石-硅界面的约3到7微米之内。
7.如权利要求6所述的方法，其特征在于，还包括：
在金刚石层和多晶硅的界面处放置氮化物阻挡层，所述氮化物阻挡层完全密封所述金刚石层。
8.如权利要求6所述的方法，其特征在于，所述氮化物包括氮化硅。
9.如权利要求6所述的方法，其特征在于，所述薄氮化物层包括约0.1微米的厚度。
10.一种形成半导体器件的方法，所述方法包括：
在硅晶片上形成薄衬垫氧化物和薄氮化物阻挡层；
形成阻挡晶种层表面以促进金刚石生长；
从所述晶种层生长金刚石层；
在所述金刚石层上沉积薄氮化物阻挡层；
在所述薄氮化物阻挡层上沉积多晶硅；以及
对所述多晶硅层进行抛光。
11.如权利要求10所述的方法，其特征在于，还包括：
使所述半导体器件选择性地与硅层结合。
12.一种形成半导体器件的方法，所述方法包括：
在硅晶片上形成薄衬垫氧化物和薄氮化物阻挡；
在所述氮化物阻挡上形成薄多晶硅层或薄氧化物层中的一个以促进金刚石生长；
在所述薄多晶硅层或薄氧化物层上形成晶种层以促进金刚石生长；
从所述晶种层生长金刚石层；
在所述金刚石层上沉积薄氮化物阻挡层；
在所述薄氮化物阻挡层上沉积多晶硅；以及
对所述多晶硅层进行抛光。
13.如权利要求12所述的方法，其特征在于，还包括：
使所述半导体器件选择性地与硅层结合。
14.一种半导体器件，包括：
半导体结构；
在所述半导体结构上的金刚石层；
在所述金刚石层和所述半导体结构之间的第一阻挡层，所述第一阻挡层具有的厚度配置为减小该第一阻挡层的热阻并减小污染物从所述金刚石层到所述半导体结构的扩散；以及
在所述金刚石层的与第一阻挡层相对的表面上的第二阻挡层，
其中所述金刚石层在所述第一和第二阻挡层之间，且所述第一和第二阻挡层完全密封所述金刚石层。
15.如权利要求14所述的器件，其特征在于，所述阻挡层包括范围从约500埃到约3000埃的厚度。
16.如权利要求14所述的器件，其特征在于，所述阻挡层包括Si3N4、SixN、AlN、TaN和TiN之一。
17.如权利要求14所述的器件，其特征在于，所述半导体结构包括硅、SiGe、SiC、GaN、InP、GaAs、AlGaN、InAlN、AlGaN或其组合中的至少一种。
18.如权利要求14所述的器件，其特征在于，所述半导体结构包括硅上金刚石上硅结构。
19.一种半导体器件，包括：
器件晶片，其包括金刚石层、器件层、在所述金刚石层和器件层之间的第一氮化物层、在所述金刚石层的与第一氮化物层相对的表面上的第二氮化物层，其中所述金刚石层在所述第一和第二氮化物层之间且被所述第一和第二氮化物层完全密封；
在所述器件晶片上的多晶硅层，在所述器件晶片的有效一侧上对所述多晶硅进行平整化，所述器件晶片和所述多晶硅层形成组合的结构；以及
在所述组合的结构的手柄晶片一侧上的经抛光的多晶硅层。
20.一种半导体器件，包括：
金刚石层；
器件硅层；
在所述金刚石层和器件硅层之间的薄氮化物层；以及
在与所述薄氮化物层相对的所述金刚石层的表面上的氮化物阻挡层，所述金刚石层完全由所述薄氮化物层和氮化物阻挡层密封。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8476150B2 (en) 2010-01-29 2013-07-02 Intersil Americas Inc. Methods of forming a semiconductor device
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US9806025B2 (en) 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion
US10584412B2 (en) 2016-03-08 2020-03-10 Ii-Vi Delaware, Inc. Substrate comprising a layer of silicon and a layer of diamond having an optically finished (or a dense) silicon-diamond interface
CN110943066A (zh) * 2018-09-21 2020-03-31 联华电子股份有限公司 具有高电阻晶片的半导体结构及高电阻晶片的接合方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552345A (en) * 1993-09-22 1996-09-03 Harris Corporation Die separation method for silicon on diamond circuit structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
US6255195B1 (en) * 1999-02-22 2001-07-03 Intersil Corporation Method for forming a bonded substrate containing a planar intrinsic gettering zone and substrate formed by said method
US7132309B2 (en) * 2003-04-22 2006-11-07 Chien-Min Sung Semiconductor-on-diamond devices and methods of forming
US6964880B2 (en) * 2003-06-27 2005-11-15 Intel Corporation Methods for the control of flatness and electron mobility of diamond coated silicon and structures formed thereby
US20050017351A1 (en) * 2003-06-30 2005-01-27 Ravi Kramadhati V. Silicon on diamond wafers and devices
US6987028B2 (en) * 2003-07-24 2006-01-17 Intel Corporation Method of fabricating a microelectronic die
EP1858071A1 (en) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for fabricating a semiconductor on insulator type wafer and semiconductor on insulator wafer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552345A (en) * 1993-09-22 1996-09-03 Harris Corporation Die separation method for silicon on diamond circuit structures

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