CN113078113A - 半导体结构及其制备方法 - Google Patents

Abstract

本发明涉及一种半导体结构的制备方法，具体包括以下步骤：提供基底；于基底内形成侧壁衬垫及栅极沟槽，侧壁衬垫位于栅极沟槽的外围；于栅极沟槽内形成栅极结构，栅极结构包括导电层，导电层位于栅极沟槽内；导电层的顶部高于侧壁衬垫的底部且低于侧壁衬垫的顶部。由于侧壁衬垫位于栅极沟槽的外围，因此在栅极沟槽内形成栅极结构时，填充导电层材料不会因为侧壁衬垫而影响到导电层的填充，也不会因为需要在生成侧壁衬垫后在补齐导电层而增加导电层的阻值，在栅极沟槽外围形成侧壁衬垫使得栅极沟槽内栅极结构的形成不受到侧壁衬垫的影响。

Description

半导体结构及其制备方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

现如今的动态随机存储器多深埋字线以提升沟道长度，电容器一侧的有源区的源漏区与栅极导电层垂直高度重叠的部分容易产生栅诱导漏极泄漏电流，会影响到动态随机存储器的存储效果。

在现有技术中，为了解决上述问题通常会加厚栅极结构中的导电层上方的侧壁氧化层厚度，从而降低栅极结构对源区的影响，现有技术中加厚栅极结构侧壁氧化层有以下几种方法：1、向内加厚栅极导电层上方的栅极氧化层侧壁； 2、降低靠近电容器那侧的栅极金属高度；第一种方法因缩小了栅极沟槽的开口，会影响栅极金属的填充；第二种方法减小了栅极金属的横截面积，增大了栅极导线的阻值。

发明内容

基于此，有必要针对上述技术问题，提供一种半导体结构及其制备方法。

一种半导体结构的制备方法，具体包括以下步骤：

提供基底；

于所述基底内形成侧壁衬垫及栅极沟槽，所述侧壁衬垫位于所述栅极沟槽的外围；

于所述栅极沟槽内形成栅极结构，所述栅极结构包括导电层，所述导电层位于所述栅极沟槽内；所述导电层的顶部高于所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部。

通过上述技术方案，由于侧壁衬垫位于栅极沟槽的外围，因此在栅极沟槽内形成栅极结构时，填充导电层材料不会因为侧壁衬垫而影响到导电层的填充，也不会因为需要在生成侧壁衬垫后在补齐导电层而增加导电层的阻值，在栅极沟槽外围形成侧壁衬垫使得栅极沟槽内栅极结构的形成不受到侧壁衬垫的影响。

在其中一个实施例中，于所述基底内形成侧壁衬垫及栅极沟槽包括以下步骤：

于所述基底内形成沟槽；

于所述沟槽的侧壁及底部形成侧壁衬垫材料层；

去除位于所述沟槽底部的所述侧壁衬垫材料层，并继续刻蚀位于所述沟槽底部的所述基底，以形成所述侧壁衬垫及所述栅极沟槽。

在其中一个实施例中，于所述基底内形成侧壁衬垫及栅极沟槽包括以下步骤：

于所述基底内形成第一沟槽；

于所述第一沟槽的侧壁形成侧壁衬垫材料层；

基于所述第一沟槽下方形成第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度；

于已形成的所述侧壁衬垫材料层的表面、所述第二沟槽的侧壁及底部继续形成侧壁衬垫材料层；

去除位于所述第一沟槽侧壁及所述第二沟槽底部的所述侧壁衬垫材料层，并继续刻蚀位于所述沟槽底部的所述基底，以形成所述侧壁衬垫及所述栅极沟槽。

通过上述技术方案，使得侧壁衬垫的顶部低于基底的上表面，由于侧壁衬垫的顶部与基底的上表面之间有一段距离，因此侧壁衬垫不会影响后续工艺中位线和电容接触窗口的形成。

在其中一个实施例中，于所述基底内形成侧壁衬垫及栅极沟槽包括以下步骤：

于所述基底形成第一沟槽；

于所述第一沟槽下方形成第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度；

于所述第一沟槽的侧壁、所述第二沟槽的侧壁及所述第二沟槽的底部形成侧壁衬垫材料层；

去除位于所述第一沟槽侧壁及所述第二沟槽底部的所述侧壁衬垫材料层，并继续刻蚀位于所述沟槽底部的所述基底，以形成所述侧壁衬垫及所述栅极沟槽。

在其中一个实施例中，于所述栅极沟槽内形成所述栅极结构包括以下步骤：

于所述栅极沟槽的侧壁及底部形成栅氧化层；

于所述栅氧化层的表面形成第一导电层；所述第一导电层的顶部高于所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部；

于所述第一导电层的表面形成第二导电层；所述第二导电层与所述第一导电层共同构成所述导电层；所述第二导电层的顶部高于所述第一导电层的顶部及所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部及所述基底的上表面；

于所述栅极沟槽内形成覆盖介质层，所述覆盖介质层填满所述栅极沟槽。

在其中一个实施例中，所述基底内形成有若干个有源区，所述有源区的延伸方向与所述栅极结构的延伸方向相较于小于90°的角度。

在其中一个实施例中，于所述栅极沟槽内形成所述栅极结构之后还包括以下步骤：

于所述有源区内的所述栅极结构之间形成第一离子注入区，并于所述栅极结构远离所述第一离子注入区域两侧的有源区内形成第二离子注入区域；所述第一离子注入区域的底部及所述第二离子注入区域的底部均高于所述侧壁衬垫的底部且低于所述导电层的顶部。

上述技术方案中，第一离子注入区域为漏区且第二离子注入区域为源区或第一离子注入区域为源区且第二离子注入区域为漏区，侧壁衬垫位于栅极侧壁的外围，与栅氧化层共同形成较厚的阻挡，因此能够降低导电层与源区或漏区重叠的部分产生栅诱导漏区泄露电流的可能性。

本发明还提供了一种半导体结构，包括：

基底；

栅极结构，位于所述基底内，所述栅极结构包括导电层；

侧壁衬垫，位于所述基底内，且位于所述栅极结构的外围；所述侧壁衬垫的底部低于所述栅极结构的顶部，且所述侧壁衬垫的顶部高于所述栅极结构的顶部。

通过上述技术方案，由于侧壁衬垫位于栅极沟槽的外围，因此在栅极沟槽内形成栅极结构时，不会因为侧壁衬垫而影响到导电层的填充，也不会因为需要在生成侧壁衬垫后在补齐导电层而增加导电层的阻值，在栅极沟槽外围形成侧壁衬垫使得栅极沟槽内的栅极结构不受到侧壁衬垫的影响。

在其中一个实施例中，所述侧壁衬垫的顶部低于所述基底的上表面。

上述技术方案中，由于侧壁衬垫的顶部与基底的上表面之间有一段距离，因此侧壁衬垫不会影响后续工艺中位线和电容接触窗口的形成。

在其中一个实施例中，所述侧壁衬垫的顶部与所述基底的上表面相平齐。

在其中一个实施例中，所述基底内还形成有栅极沟槽，所述侧壁衬垫位于所述栅极沟槽的外围；所述栅极结构还包括：

栅氧化层，位于所述栅极沟槽的侧壁及底部；

覆盖介质层，位于所述栅极沟槽内，且覆盖所述导电层的顶部；

所述导电层位于所述栅极沟槽内，所述导电层包括第一导电层及第二导电层，所述第一导电层位于所述栅氧化层的表面，所述第一导电层的顶部高于所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部；所述第二导电层位于所述第一导电层的表面，所述第二导电层的顶部高于所述第一导电层的顶部及所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部及所述基底的上表面。

在其中一个实施例中，所述基底内形成有若干个有源区，所述有源区的延伸方向与所述栅极结构的延伸方向相较于小于90°的角度。

在其中一个实施例中，所述半导体结构还包括：

第一离子注入区域，位于所述栅极结构之间的所述有源区内，所述第一离子注入区域的底部高于所述侧壁衬垫的底部且低于所述导电层的顶部；

第二离子注入区域，位于所述栅极结构远离所述第一离子注入区域两侧的所述有源区内，所述第二离子注入区域的底部均高于所述侧壁衬垫的底部且低于所述导电层的顶部。

附图说明

图1为本发明一个实施例展示半导体结构的制备方法流程图；

图2为本发明另一个实施例展示半导体结构的制备方法流程图；

图3为本发明的又一个实施例展示半导体结构的制备方法流程图；

图4为本发明的一个实施例展示基底的截面结构示意图；

图5为本发明的一个实施例中形成沟槽的截面结构示意图；

图6至图7为本发明的一个实施例中形成侧壁衬垫的截面结构示意图；

图8为本发明的一个实施例中形成栅氧化层的截面结构示意图；

图9至图10为本发明的一个实施例中形成导电层的截面结构示意图；

图11为本发明的一个实施例中形成覆盖介质层后所得结构的截面结构示意图和另一个实施例中提供的半导体结构的截面结构示意图；

图12为本发明的一个实施例中形成第一离子注入区域和第二离子注入区域后所得结构的截面结构示意图和另一个实施例中提供的半导体结构的截面结构示意图；

图13为本发明的另一个实施例中形成第一沟槽的截面结构示意图；

图14至图15为本发明的另一个实施例中形成第二沟槽的截面结构示意图；

图16至图17为本发明的另一个实施例中形成侧壁衬垫的截面结构示意图；

图18为本发明的另一个实施例中形成栅氧化层的截面结构示意图；

图19至图20为本发明的另一个实施例中形成导电层的截面结构示意图；

图21为本发明的另一个实施例中形成覆盖介质层后所得结构的截面结构示意图和又一个实施例中提供的半导体结构的截面结构示意图；

图22为本发明的又一个实施例中形成第二离子注入区域和第一离子注入区域后所得结构的截面结构示意图和另一个实施例中提供的半导体结构的截面结构示意图；

图23为本发明的又一个实施例中形成第一沟槽的截面结构示意图；

图24为本发明的又一个实施例中形成第二沟槽的截面结构示意图；

图25至图26为本发明的又一个实施例中形成侧壁衬垫的截面结构示意图。

附图标记：10、基底；11、侧壁衬垫；12、栅极沟槽；13、栅极结构；14、导电层；15、保护层；16、沟槽；17、第一沟槽；18、第二沟槽；19、栅氧化层；20、第一导电层；21、第二导电层；22、覆盖介质层；23、第一离子注入区域；24、第二离子注入区域。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

如图1所示，本发明提供了一种半导体结构的制备方法，具体包括以下步骤：

步骤S10：提供基底10。

步骤S20：于基底10内形成侧壁衬垫11及栅极沟槽12，侧壁衬垫11位于栅极沟槽12的外围。

步骤S30：于栅极沟槽12内形成栅极结构13，栅极结构13包括导电层14，导电层14位于栅极沟槽12内；导电层14的顶部高于侧壁衬垫11的底部且低于侧壁衬垫11的顶部。

对于步骤S10，具体的，基底10可以为硅衬底、绝缘体上硅衬底或者包括 III族、IV族和V族的其他半导体材料。基底10内可以形成有若干个有源区，有源区可以为掺杂有掺杂离子的区域，譬如，N型离子或P型离子等等；若干个有源区于基底10内间隔排布。

如图2所示，在一个可选的实施例中，步骤S10之后还包括步骤S11：于基底10的上表面沉积形成一层保护层15，如图4所示。

具体的，保护层15覆盖基底10的上表面，可以为氧化物层，如二氧化硅层，能够对基底10的表面起到保护作用，使得基底10的表面在后续工艺中不易受损，同时在后续制程中起到掩膜层的作用。

对于步骤S20，具体的，在一个可选的实施例中，包括以下步骤：

步骤S201：于基底10内形成沟槽16，如图5所示。

具体的，于保护层15的上表面形成掩膜层，掩膜层可以为光刻胶层，光刻刻蚀形成图形后基于掩膜层刻蚀基底10以形成沟槽16，可以采用干法刻蚀工艺刻蚀基底10。

步骤S202：于沟槽16的侧壁及底部形成侧壁衬垫材料层，如图6所示。

具体的，通过沉积工艺在保护层15的上表面、沟槽16的侧壁及沟槽16的底壁上形成侧壁衬垫材料层，并通过化学机械研磨工艺去除保护层15上表面的侧壁衬垫材料层，侧壁衬垫材料层的材质可以为致密的二氧化硅或者高介电常数材料。

步骤S203：去除位于沟槽16底部的侧壁衬垫材料层，并继续刻蚀位于沟槽 16底部的基底10，以形成侧壁衬垫11及栅极沟槽12，如图7所示。

具体的，去除保护层15上表面的衬垫层侧壁材料层和沟槽16底壁上的衬垫侧壁材料层，并继续刻蚀沟槽16底部的基底10，仅保留沟槽16侧壁的侧壁衬垫材料层以形成侧壁衬垫11和栅极沟槽12，使得侧壁衬垫11远离沟槽16侧壁的面成为栅极沟槽12侧壁的一部分，因此在形成栅极沟槽12后，侧壁衬垫 11位于栅极沟槽12的外围。栅极沟槽12的延伸方向与有源区的延伸方向相交小于90°，而侧壁衬垫11的长度则不小于有源区的宽度，使得侧壁衬垫11能够完整的横贯有源区；优选地，本实施例中，侧壁衬垫11的长度可以等于有源区的宽度。

在其他可选的实施例中，包括以下步骤：

步骤S201：于基底10内形成第一沟槽17，如图13所示。

具体的，于保护层15的上表面形成掩膜层，掩膜层可以为光刻胶层，光刻刻蚀形成图形后基于掩膜层刻蚀基底10以形成第一沟槽17，可以采用干法刻蚀工艺刻蚀基底10。

步骤S202：于第一沟槽17的侧壁形成侧壁衬垫材料层。

具体的，于第一沟槽17的底壁、第一沟槽17的侧壁及保护层15的上表面沉积形成较薄的侧壁衬垫材料层，如图14所示，侧壁衬垫材料层的材质可以为致密的二氧化硅或者高介电常数材料，并去除第一沟槽17底壁及保护层15上表面的衬垫侧壁材料层。

步骤S203：基于第一沟槽17下方形成第二沟槽18，第二沟槽18的宽度大于第一沟槽17的宽度，如图15所示。

具体的，首先通过干法刻蚀工艺从第一沟槽17的底壁继续向下刻蚀基底10，继而通过湿法刻蚀工艺腐蚀已经刻暴露出的基底10部分，以形成第二沟槽18，湿法刻蚀工艺的各向同性使得第二沟槽18宽度大于第一沟槽17的宽度。

步骤S204：于已形成的侧壁衬垫材料层的表面、第二沟槽18的侧壁、第二沟槽18的底部和保护层15的上表面继续形成侧壁衬垫材料层，如图16所示。

具体的，继续形成的侧壁衬垫材料层较步骤S202中形成的侧壁衬垫材料层要厚一些，仍与步骤S202中形成的侧壁衬垫材料层采用相同的材质。

步骤S205：去除位于第一沟槽17侧壁及第二沟槽18底部的侧壁衬垫材料层，并继续刻蚀位于沟槽底部的基底10，以形成侧壁衬垫11及栅极沟槽12，如图17所示。

具体的，可以采用干法刻蚀工艺形成栅极沟槽12，保留下来的第二沟槽18 侧壁上的侧壁衬垫材料层形成了侧壁衬垫11，侧壁衬垫11远离第二沟槽18侧壁的面成为了栅极沟槽12侧壁的一部分，使得侧壁衬垫11位于栅极沟槽12的外围。栅极沟槽12的延伸方向与有源区的延伸方向相交小于90°，而侧壁衬垫 11的长度则不小于有源区的宽度，使得侧壁衬垫11能够完整的横贯有源区。

在其他可选的实施例中，步骤S20包括以下步骤：

步骤S201：于基底10形成第一沟槽17，如图23所示。

步骤S202：于第一沟槽17下方形成第二沟槽18，第二沟槽18的宽度大于第一沟槽17的宽度，如图24所示。

步骤S203：于第一沟槽17的侧壁、第二沟槽18的侧壁及第二沟槽18的底部形成侧壁衬垫材料层，如图25所示。

步骤S204：去除位于第一沟槽17侧壁及第二沟槽18底部的侧壁衬垫材料层，并继续刻蚀位于沟槽底部的基底10，以形成侧壁衬垫11及栅极沟槽12，如图26所示。

对于步骤S30，在一个可选的实施例中，包括以下步骤：

步骤S301：于栅极沟槽12的侧壁及底部形成栅氧化层19，如图8和图18 所示。

具体的，栅氧化层19的材质与侧壁衬垫11的材质相同或非常接近，当侧壁衬垫11的材质为致密的二氧化硅时，栅氧化层19的材质同样为二氧化硅，当侧壁衬垫11的材质为高介电常数材料时，栅氧化层19的材质同样为高介电常数材料。因为相同或相近的材质之间附着性好，且热膨胀系统相同或相近，可以减少热应力对器件的影响。

在一个可选的实施例中，步骤S301还包括通过远距等离子氮注入法在栅氧化层19的内壁形成薄薄的一层氮氧化硅，从而保护栅极氧化硅不受后续制程损伤。

步骤S302：于栅氧化层19的表面形成第一导电层20；第一导电层20的顶部高于侧壁衬垫11的底部且低于侧壁衬垫11的顶部，如图9和图10或和图19 和图20所示。

具体的，第一导电层20的材质可以为氮化钛，通过电化学镀工艺形成于栅氧化层19的表面和保护层15的表面，并在后续制程中刻蚀至顶部高于侧壁衬垫11的底部且低于侧壁衬垫11的顶部。

步骤S303：于第一导电层20的表面形成第二导电层21；第二导电层21与第一导电层20共同构成导电层14；第二导电层21的顶部高于第一导电层20的顶部及侧壁衬垫11的底部且低于侧壁衬垫11的顶部及基底10的上表面，如图 9和图10或和图19和图20所示。

具体的，第二导电层21的材质可以为金属钨，通过电化学镀的工艺形成于第一导电层20的表面，填满栅极沟槽12并覆盖保护层15的表面。刻蚀去除多余的金属钨，使得第二导电层21的上表面高于第一导电层20的顶部及侧壁衬垫11的底部，且低于侧壁衬垫11的顶部及基底10的上表面。

步骤S304：于栅极沟槽12内形成覆盖介质层22，覆盖介质层22填满栅极沟槽12，如图11或图21所示。

在一个可选的实施例，步骤S30之后还包括步骤S40：去除基底10表面的保护层15，去除保护层15后得到的结构如图11或图21所示。

具体的，可以通过化学机械研磨工艺去除基底10表面的保护层15。

如图3所示，在一个可选的实施例中，步骤S40之后还包括步骤S50：于栅极结构13之间的有源区内形成第一离子注入区域23，并于栅极结构13远离第一离子注入区域23两侧的有源区内形成第二离子注入区域24；第一离子注入区域23的底部及第二离子注入区域24的底部均高于侧壁衬垫11的底部且低于导电层14的顶部，如图12或图22所示。

具体的，通过离子注入工艺在有源区内形成第一离子注入区域23和第二离子注入区域24，第一离子注入区域23为漏区且第二离子注入区域24为源区，或第一离子注入区域23为源区且第二离子注入区域24为漏区。侧壁衬垫11位于栅极沟槽12的外围，与栅氧化层19共同形成较厚的阻挡，因此能够降低导电层14与源区或漏区重叠的部分产生栅诱导漏区泄露电流的可能性。

如图21所示，本发明还提供了一种半导体结构，包括：基底10；栅极结构 13，位于基底10内，栅极结构13包括导电层14；侧壁衬垫11，位于基底10 内，且位于栅极结构13的外围；侧壁衬垫11的底部低于栅极结构13的顶部，且侧壁衬垫11的顶部高于栅极结构13的顶部。

在一个可选的实施例中个，基底10可以为硅衬底、绝缘体上硅衬底或者包括III族、IV族和V族的其他半导体材料。基底10内可以形成有若干个有源区，有源区可以为掺杂有磷离子的区域，于基底10内间隔排布，其中有源区延伸的方向与栅极结构13的延伸方向相交小于90°。

具体的，基底10内形成有栅极沟槽12，栅极结构13位于栅极沟槽12内，栅极结构13还包括栅氧化层19，栅氧化层19位于栅极沟槽12的侧壁及底部，栅氧化层19可以为二氧化硅层或高介电常数材料层。导电层14同样位于栅极沟槽12内，包括第一导电层20和第二导电层21。第一导电层20位于栅氧化层 19的表面，可以为氮化钛，第二导电层21位于第一导电层20的表面，第二导电层21的材质可以为金属钨，第一导电层20的顶部高于侧壁衬垫11的底部且低于侧壁衬垫11顶部，第二导电层21的顶部高于第一导电层20的顶部及侧壁衬垫11的底部且低于侧壁衬垫11的顶部及基底10的上表面。

具体的，栅极结构13还包括覆盖介质层22，覆盖介质层22位于栅极沟槽 12内不能够覆盖导电层14的顶部，提高半导体结构的稳定性。

具体的，侧壁衬垫11的长度大于等于有源区的宽度，使得侧壁衬垫11能够完整的横贯有源区。侧壁衬垫11的材质与栅氧化层19的材质相同或非常接近，当侧壁衬垫11的材质为致密的二氧化硅时，栅氧化层19的材质同样为二氧化硅，当侧壁衬垫11的材质为高介电常数材料时，栅氧化层19的材质同样为高介电常数材料。因为相同或相近的材质之间附着性好，且热膨胀系统相同或相近，可以减少热应力对器件的影响。如图21所示，在一个可选的实施例中，侧壁衬垫11的顶部低于基底10的上表面，由于侧壁衬垫11的顶部与基底10的上表面之间有一段距离，因此侧壁衬垫11不会影响后续工艺中位线和电容接触窗口的形成；如图11所示在一个其他可选的实施例中，侧壁衬垫11的顶部与基底10的上表面平齐。

如图12或图22所示，半导体结构还包括第一离子注入区域23和第二离子注入区域24，第一离子注入区域23位于横跨同一有源区的栅极结构13之间的有源区内，第一离子注入区域23的底部高于侧壁衬垫11的底部且低于导电层 14的顶部，第二离子注入区域24位于栅极结构13远离第一离子注入区域23两侧的有源区内，第二离子注入区域24的底部均高于侧壁衬垫11的底部且低于导电层14的顶部。第一离子注入区域23为漏区且第二离子注入区域24为源区，或第一离子注入区域23为源区且第二离子注入区域24为漏区，侧壁衬垫11位于栅极侧壁的外围，与栅氧化层19共同形成较厚的阻挡，因此能够降低导电层 14与源区或漏区重叠的部分产生栅诱导漏区泄露电流的可能性。

综上，由于侧壁衬垫11位于栅极沟槽12的外围，因此在栅极沟槽12内形成栅极结构13时，填充导电层14材料不会因为侧壁衬垫11而影响到导电层14 的填充，也不会因为需要在生成侧壁衬垫11后在补齐导电层14而增加导电层 14的阻值，在栅极沟槽12外围形成侧壁衬垫11使得栅极沟槽12内栅极结构 13的形成不受到侧壁衬垫11的影响。继而达到形成侧壁衬垫11降低导电层14 与源区或漏区重叠的部分产生栅诱导漏区泄露电流的可能性。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种半导体结构的制备方法，其特征在于，具体包括以下步骤：

提供基底；

于所述基底内形成侧壁衬垫及栅极沟槽，所述侧壁衬垫位于所述栅极沟槽的外围；

于所述栅极沟槽内形成栅极结构，所述栅极结构包括导电层，所述导电层位于所述栅极沟槽内；所述导电层的顶部高于所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部。

2.根据权利要求1所述的半导体结构制备方法，其特征在于，于所述基底内形成侧壁衬垫及栅极沟槽包括以下步骤：

于所述基底内形成沟槽；

于所述沟槽的侧壁及底部形成侧壁衬垫材料层；

去除位于所述沟槽底部的所述侧壁衬垫材料层，并继续刻蚀位于所述沟槽底部的所述基底，以形成所述侧壁衬垫及所述栅极沟槽。

3.根据权利要求1所述的半导体结构制备方法，其特征在于，于所述基底内形成侧壁衬垫及栅极沟槽包括以下步骤：

于所述基底内形成第一沟槽；

于所述第一沟槽的侧壁形成侧壁衬垫材料层；

基于所述第一沟槽下方形成第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度；

于已形成的所述侧壁衬垫材料层的表面、所述第二沟槽的侧壁及底部继续形成侧壁衬垫材料层；

去除位于所述第一沟槽侧壁及所述第二沟槽底部的所述侧壁衬垫材料层，并继续刻蚀位于所述沟槽底部的所述基底，以形成所述侧壁衬垫及所述栅极沟槽。

4.根据权利要求1所述的半导体结构制备方法，其特征在于，于所述基底内形成侧壁衬垫及栅极沟槽包括以下步骤：

于所述基底形成第一沟槽；

于所述第一沟槽下方形成第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度；

于所述第一沟槽的侧壁、所述第二沟槽的侧壁及所述第二沟槽的底部形成侧壁衬垫材料层；

去除位于所述第一沟槽侧壁及所述第二沟槽底部的所述侧壁衬垫材料层，并继续刻蚀位于所述沟槽底部的所述基底，以形成所述侧壁衬垫及所述栅极沟槽。

5.根据权利要求1所述的半导体结构制备方法，其特征在于，于所述栅极沟槽内形成所述栅极结构包括以下步骤：

于所述栅极沟槽的侧壁及底部形成栅氧化层；

于所述栅氧化层的表面形成第一导电层；所述第一导电层的顶部高于所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部；

于所述第一导电层的表面形成第二导电层；所述第二导电层与所述第一导电层共同构成所述导电层；所述第二导电层的顶部高于所述第一导电层的顶部及所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部及所述基底的上表面；

于所述栅极沟槽内形成覆盖介质层，所述覆盖介质层填满所述栅极沟槽。

6.根据权利要求1至5中任一项所述的半导体结构制备方法，其特征在于，所述基底内形成有若干个有源区，所述有源区的延伸方向与所述栅极结构的延伸方向相较于小于90°的角度。

7.根据权利要求6所述的半导体结构制备方法，其特征在于，于所述栅极沟槽内形成所述栅极结构之后还包括以下步骤：

于所述有源区内的所述栅极结构之间形成第一离子注入区，并于所述栅极结构远离所述第一离子注入区域两侧的有源区内形成第二离子注入区域；所述第一离子注入区域的底部及所述第二离子注入区域的底部均高于所述侧壁衬垫的底部且低于所述导电层的顶部。

8.一种半导体结构，其特征在于，包括：

基底；

栅极结构，位于所述基底内，所述栅极结构包括导电层；

侧壁衬垫，位于所述基底内，且位于所述栅极结构的外围；所述侧壁衬垫的底部低于所述栅极结构的顶部，且所述侧壁衬垫的顶部高于所述栅极结构的顶部。

9.根据权利要求8所述的半导体结构，其特征在于，所述侧壁衬垫的顶部低于所述基底的上表面。

10.根据权利要求8所述的半导体结构，其特征在于，所述侧壁衬垫的顶部与所述基底的上表面相平齐。

11.根据权利要求8所述的半导体结构，其特征在于，所述基底内还形成有栅极沟槽，所述侧壁衬垫位于所述栅极沟槽的外围；所述栅极结构还包括：

栅氧化层，位于所述栅极沟槽的侧壁及底部；

覆盖介质层，位于所述栅极沟槽内，且覆盖所述导电层的顶部；

所述导电层位于所述栅极沟槽内，所述导电层包括第一导电层及第二导电层，所述第一导电层位于所述栅氧化层的表面，所述第一导电层的顶部高于所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部；所述第二导电层位于所述第一导电层的表面，所述第二导电层的顶部高于所述第一导电层的顶部及所述侧壁衬垫的底部且低于所述侧壁衬垫的顶部及所述基底的上表面。

12.根据权利要求8至11中任一项所述的半导体结构，其特征在于，所述基底内形成有若干个有源区，所述有源区的延伸方向与所述栅极结构的延伸方向相较于小于90°的角度。

13.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：

第一离子注入区域，位于所述栅极结构之间的所述有源区内，所述第一离子注入区域的底部高于所述侧壁衬垫的底部且低于所述导电层的顶部；

第二离子注入区域，位于所述栅极结构远离所述第一离子注入区域两侧的所述有源区内，所述第二离子注入区域的底部均高于所述侧壁衬垫的底部且低于所述导电层的顶部。

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