KR20210138278A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20210138278A
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김용석
홍재호
김현철
사토루 야마다
유성원
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Abstract

반도체 소자는, 셀 영역 및 페리 영역을 포함하는 기판이 구비될 수 있다. 상기 셀 영역의 기판의 상부에 제1 하부 불순물 영역이 구비될 수 있다. 상기 페리 영역의 기판의 상부에 제2 하부 불순물 영역이 구비될 수 있다. 상기 셀 영역 및 페리 영역의 기판 상에, 상기 기판 표면과 수직 방향으로 서로 이격되게 게이트 패턴들이 배치될 수 있다. 상기 게이트 패턴들을 관통하여 상기 제1 하부 불순물 영역과 접하는 제1 채널 구조물이 구비될 수 있다. 상기 제1 채널 구조물의 상부에 제1 상부 불순물 영역이 구비될 수 있다. 상기 게이트 패턴들을 관통하여 상기 제2 하부 불순물 영역과 접하는 제2 채널 구조물이 구비될 수 있다. 상기 제2 채널 구조물 상부에 제2 상부 불순물 영역이 구비될 수 있다.

Description

반도체 소자 및 이의 제조 방법{A SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 수직 채널 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근, 반도체 소자의 고집적화에 따라 수직 채널을 갖는 메모리 셀이 개발되고 있다. 또한, 메모리 셀을 구동시키기 위한 주변 회로들이 차지하는 기판의 수평 면적이 감소되는 것이 요구된다.
본 발명의 과제는 고 집적화된 반도체 소자를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 반도체 소자는, 셀 영역 및 페리 영역을 포함하는 기판이 구비될 수 있다. 상기 셀 영역의 기판의 상부에 제1 하부 불순물 영역이 구비될 수 있다. 상기 페리 영역의 기판의 상부에 제2 하부 불순물 영역이 구비될 수 있다. 상기 셀 영역 및 페리 영역의 기판 상에, 상기 기판 표면과 수직 방향으로 서로 이격되게 게이트 패턴들이 배치될 수 있다. 상기 게이트 패턴들을 관통하여 상기 제1 하부 불순물 영역과 접하는 제1 채널 구조물이 구비될 수 있다. 상기 제1 채널 구조물의 상부에 제1 상부 불순물 영역이 구비될 수 있다. 상기 게이트 패턴들을 관통하여 상기 제2 하부 불순물 영역과 접하는 제2 채널 구조물이 구비될 수 있다. 상기 제2 채널 구조물 상부에 제2 상부 불순물 영역이 구비될 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 반도체 소자는, 셀 영역의 기판 상에, 상기 기판 상부면과 수직한 방향으로 적층되는 메모리 셀들이 구비될 수 있다. 페리 영역의 기판 상에 구비되는 제1 도전형의 제1 수직 채널 트랜지스터가 구비될 수 있다. 상기 제1 도전형의 제1 수직 채널 트랜지스터 상에 적층되고, 상기 제1 도전형과 다른 제2 도전형의 제2 수직 채널 트랜지스터가 구비될 수 있다.
각각의 상기 제1 및 제2 수직 채널 트랜지스터는, 상기 기판 상에 구비되는 하부 불순물 영역, 상기 하부 불순물 영역과 접하는 채널 구조물, 상기 채널 구조물 상부에 구비되는 상부 불순물 영역 및 상기 채널 구조물을 둘러싸는 복수의 게이트 패턴을 포함할 수 있다.
상기 메모리 소자의 페리 회로들에 포함되는 트랜지스터들은 수직 채널 및 복수의 게이트 패턴을 포함할 수 있다. 따라서, 상기 메모리 소자의 집적도가 높아질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 소자에 포함되는 하나의 수직 채널 트랜지스터의 사시도이다.
도 3 및 4는 예시적인 실시예에 따른 수직 채널 트랜지스터의 단면도 및 회로도이다.
도 5 및 6은 예시적인 실시예에 따른 수직 채널 트랜지스터의 유효 게이트 길이의 조절 방법을 설명하기 위한 단면도들이다.
도 7 및 8은 예시적인 실시예에 따른 수직 채널 트랜지스터의 문턱 전압 조절 방법을 설명하기 위한 평면도들이다.
도 9 및 10은 예시적인 실시예에 따른 수직 채널 트랜지스터의 문턱 전압 조절 방법을 설명하기 위한 평면도들이다.
도 11 및 12는 예시적인 실시예에 따른 수직 채널 트랜지스터의 문턱 전압 조절 방법을 설명하기 위한 사시도들이다.
도 13 내지 도 21은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 22는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 메모리 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
이하에서, 기판 상면과 수직한 방향을 수직 방향이라 한다. 상기 기판 상면과 평행한 일 방향을 제1 방향이라고 하고, 상기 기판 상면과 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 셀 영역(A) 및 페리 영역(B)이 구분되는 기판(100)이 구비될 수 있다. 상기 페리 영역(B) 내에는 N형 트랜지스터가 형성되기 위한 N형 트랜지스터 영역(N) 및 P형 트랜지스터가 형성되기 위한 P형 트랜지스터 영역(P)이 각각 포함될 수 있다.
상기 기판(100)에는 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리 패턴(102)이 구비될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 셀 영역(A)의 기판(100) 상부는 제1 하부 불순물 영역(104)이 구비될 수 있다. 상기 페리 영역(P)에서, N형 트랜지스터 영역(N)의 기판(100) 상부는 제2 하부 불순물 영역(106)이 구비될 수 있다. 상기 페리 영역에서, P형 트랜지스터 영역의 기판(100) 상부는 제3 하부 불순물 영역(108)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 하부 불순물 영역(104)은 메모리 셀들의 제1 공통 소오스 영역으로 제공될 수 있다. 상기 제1 하부 불순물 영역(104)은 N형 불순물이 도핑될 수 있다. 예시적인 실시예에서, 상기 제2 하부 불순물 영역(106)은 페리 회로를 구성하는 N형 트랜지스터들의 제2 공통 소오스 영역으로 제공될 수 있다. 상기 제2 하부 불순물 영역(106)은 N형 불순물이 도핑될 수 있다. 예시적인 실시예에서, 상기 제3 하부 불순물 영역(108)은 페리 회로를 구성하는 P형 트랜지스터들의 제3 공통 소오스 영역으로 제공될 수 있다. 상기 제3 하부 불순물 영역(108)은 P형 불순물이 도핑될 수 있다.
상기 셀 영역(A) 및 페리 영역(B)의 기판(100) 상에는 층간 절연막 및 게이트 패턴들이 번갈아 반복 적층되는 적층 구조물들이 구비될 수 있다. 상기 셀 영역(A) 상에는 제1 적층 구조물들(144a)이 구비되고, 상기 N형 트랜지스터 영역(N) 상에는 제2 적층 구조물들(144b)이 구비되고, 상기 P형 트랜지스터 영역(P) 상에는 제3 적층 구조물들(144c)이 구비될 수 있다.
예시적인 실시예에서, 각각의 제1 내지 제3 적층 구조물들(144a, 144b, 144c)은 순차적으로 적층되는 제1 층간 절연막(110a), 제1 게이트 패턴들(140a), 제2 층간 절연막(110b), 제2 게이트 패턴(140b), 제3 층간 절연막(110c), 제3 게이트 패턴들(140c) 및 제4 층간 절연막(110d)을 포함할 수 있다.
상기 제1 내지 제3 적층 구조물들(144a, 144b, 144c)은 제1 방향으로 연장될 수 있다. 각각의 적층 구조물들 사이에는 제2 방향으로 연장되는 제1 개구부(132) 및 제1 방향으로 연장되는 제2 개구부(136, 도 19 참조)가 구비될 수 있다.
예시적인 실시예에서, 상기 제1 내지 제4 층간 절연막들(110a, 110b, 110c, 110d)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)은 금속을 포함할 수 있다. 예를들어, 상기 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)은 텅스텐을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)은 폴리실리콘을 포함할 수도 있다.
상기 제1 적층 구조물(144a)을 관통하여 상기 제1 하부 불순물 영역(104)과 접하는 제1 채널 구조물들(122)이 구비될 수 있다. 상기 제2 적층 구조물(144b)을 관통하여 제2 하부 불순물 영역(106)과 접하는 제2 채널 구조물(124)이 구비될 수 있다. 상기 제3 적층 구조물(144c)을 관통하여 상기 제3 하부 불순물 영역(108)과 접하는 제3 채널 구조물(126)이 구비될 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 채널 구조물들(122, 124, 126)은 필러 형상을 가질 수 있다. 상기 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)은 각각의 제1 내지 제3 채널 구조물들(122, 124, 126)을 둘러쌀 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 채널 구조물들(122, 124, 126)은 상기 제1 및 제2 방향을 따라 규칙적으로 배치될 수 있다.
상기 제1 채널 구조물(122)은 제1 채널(118a, 도 16참조), 상기 제1 채널(118a) 외측벽에 구비되는 제1 게이트 절연막 패턴(116a, 도 16참조) 및 상기 제1 채널(118a) 상부에 구비되는 제1 상부 불순물 영역(120a)을 포함할 수 있다. 상기 제1 상부 불순물 영역(120a)은 각 메모리 셀들의 제1 드레인 영역으로 제공될 수 있다. 상기 제1 상부 불순물 영역(120a)은 P형 불순물이 도핑될 수 있다.
상기 제2 채널 구조물(124)은 제2 채널(118b, 도 16참조), 상기 제2 채널(118b) 외측벽에 구비되는 제2 게이트 절연막 패턴(116b, 도 16참조) 및 상기 제2 채널(118b) 상부에 구비되는 제2 상부 불순물 영역(120b)을 포함할 수 있다. 상기 제2 상부 불순물 영역(120b)은 페리 회로를 구성하는 N형 트랜지스터의 제2 드레인 영역으로 제공될 수 있다. 상기 제2 상부 불순물 영역(120b)은 N형 불순물이 도핑될 수 있다.
상기 제3 채널 구조물(126)은 제3 채널(118c, 도 16참조), 상기 제3 채널(118c) 외측벽에 구비되는 제3 게이트 절연막 패턴(116c, 도 16참조) 및 상기 제3 채널(118c) 상부에 구비되는 제3 상부 불순물 영역(120c)을 포함할 수 있다. 상기 제3 상부 불순물 영역(120c)은 페리 회로를 구성하는 P형 트랜지스터의 제3 드레인 영역으로 제공될 수 있다. 상기 제3 상부 불순물 영역(120c)은 P형 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 채널(118a, 118b, 118c)은 필러 형상을 가질 수 있다. 일부 예시적인 실시예에서, 상기 제1 내지 제3 채널은 내부 공간을 갖는 실린더 형상을 가질 수 있고, 이 경우 상기 제1 내지 제3 채널의 내부 측벽에는 상기 채널의 내부 공간을 채우는 매립 절연 패턴이 더 구비될 수 있다.
이와 같이, 상기 셀 영역(A)의 기판(100) 상에는 제1 소오스 영역, 제1 드레인 영역 및 복수의 게이트 패턴들(140a, 140b, 140c)을 포함하고, 상기 수직 방향으로 채널이 형성되는 메모리 셀들이 구비될 수 있다. 상기 메모리 셀들에서, 상기 제1 소오스 영역 및 제1 드레인 영역은 서로 다른 도전형의 불순물이 도핑될 수 있다. 따라서, 상기 메모리 셀들에 포함되는 트랜지스터는 사이리스터(thyrister)동작을 할 수 있다.
또한, 상기 페리 영역(B) 내의 N형 트랜지스터 영역(N)의 기판 상에는 제2 소오스 영역, 제2 드레인 영역 및 복수의 게이트 패턴들(140a, 140b, 140c)을 포함하고, 상기 수직 방향으로 채널이 형성되는 N형 트랜지스터들이 구비될 수 있다.
또한, 상기 페리 영역(B) 내의 P형 트랜지스터 영역(P)의 기판 상에는 제3 소오스 영역, 제3 드레인 영역 및 복수의 게이트 패턴들(140a, 140b, 140c)을 포함하고, 상기 수직 방향으로 채널이 형성되는 P형 트랜지스터들이 구비될 수 있다.
상기 제2 및 제3 적층 구조물들(144b, 144c)의 제1 방향의 단부는 계단 형상을 가질 수 있다. 따라서, 상기 제2 및 제3 적층 구조물들(144b, 144c)의 제1 방향 가장자리의 각 층 게이트 패턴들의 상부면은 그 상부에 배치되는 게이트 패턴들에 의해 오버랩되지 않아서 적어도 일부분이 노출될 수 있다. 예시적인 실시예에서, 상기 제2 및 제3 적층 구조물들(144b, 144c)은 상기 제1 방향 및 제2 방향으로 각각 계단 형상을 가질 수 있다.
도시하지는 않았지만, 상기 제1 적층 구조물들(144a)의 제1 방향의 단부는 계단 형상을 가질 수 있다. 일 예로, 상기 제1 적층 구조물들(144a)의 제1 방향의 단부는 상기 제2 적층 구조물(144b) 및/또는 제3 적층 구조물(144c)과 동일한 계단 형상을 가질 수 있다.
상기 제1 내지 제3 적층 구조물들(144a, 144b, 144c) 사이의 제1 및 제2 개구부(132, 136, 도 21 참조) 내부에는 각각 제1 및 제2 절연 패턴(134, 138, 도 21 참조)이 구비될 수 있다. 상기 제1 및 제2 절연 패턴(134, 138)은 실리콘 산화물을 포함할 수 있다.
상기 제4 층간 절연막(110d) 및 상기 제1 내지 제3 채널 구조물들(122, 124, 126) 상에 제5 층간 절연막(150)이 구비될 수 있다.
상기 제5 층간 절연막(150)을 관통하여, 제1 내지 제3 상부 불순물 영역들(120a, 120b, 120c)과 각각 접촉하는 제1 내지 제3 콘택 플러그들(152a, 152b, 152c)이 구비될 수 있다.
또한, 상기 제5 층간 절연막(150) 및 제1 절연 패턴(134)을 관통하여 상기 제1 내지 제 3 게이트 패턴들(140a, 140b, 140c)과 각각 접촉하는 제4 및 제5 콘택 플러그들(152d, 152e)이 구비될 수 있다.
즉, 상기 제4 콘택 플러그(152d)는 상기 제2 적층 구조물(144b)에서, 상기 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)의 가장자리의 계단 형상을 갖는 부위 상에 각각 형성될 수 있다. 상기 제5 콘택 플러그(152e)는 상기 제3 적층 구조물(144c)에서, 상기 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)의 가장자리의 계단 형상을 갖는 부위 상에 각각 형성될 수 있다. 도시하지는 않았지만, 상기 제1 적층 구조물(144a)에서, 상기 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)의 가장자리의 계단 형상을 갖는 부위 상에는 제6 콘택 플러그가 형성될 수 있다.
상기 제5 층간 절연막(150) 상에는 상기 제1 내지 제5 콘택 플러그들(152a, 152b, 152c, 152d, 152e)과 전기적으로 연결되는 상부 도전 패턴들(154)이 구비될 수 있다.
설명한 것과 같이, 상기 반도체 소자의 메모리 셀 및 페리 회로에 포함되는 트랜지스터는 수직 채널 트랜지스터로 제공될 수 있다. 따라서, 상기 반도체 소자는 기판의 수평 면적이 감소되어 고집적화될 수 있다.
상기 반도체 소자의 페리 영역에 형성되는 수직 채널 트랜지스터는 간단한 공정 변경 및/또는 바이어스의 변경 등을 통해 전기적 특성을 용이하게 조절할 수 있다.
이하에서 설명하는 각 수직 채널 트랜지스터는 페리 영역의 N형 트랜지스터일 수 있고, 상기 N형 트랜지스터의 전기적 특성을 조절하는 방법에 대해 설명한다. 그러나, 일 예로, 페리 영역의 P형 트랜지스터에 대해서도 유사한 방법으로 전기적 특성을 조절할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 소자에 포함되는 하나의 수직 채널 트랜지스터의 사시도이다.
도 2를 참조하면, 하나의 수직 채널 트랜지스터에는 복수의 게이트 패턴들(140a, 140b, 140c)이 구비될 수 있다. 따라서, 상기 복수의 게이트 패턴들(140a, 140b, 140c)에 인가되는 바이어스에 따라 유효 게이트 길이(effective gate length)가 조절될 수 있다. 예를들어, 일부 게이트 패턴이 항상 온 상태가 되도록 함으로써 실질적으로 스위칭 동작하는 게이트 패턴의 수가 감소되도록 조절할 수 있다. 그러므로, 상기 스위칭 동작하는 게이트 패턴의 수를 증가시켜 유효 게이트 길이를 증가시키거나 또는 상기 스위칭 동작하는 게이트 패턴의 수를 감소시켜 유효 게이트 길이(Lg)를 감소시킬 수 있다.
도 3 및 4는 예시적인 실시예에 따른 수직 채널 트랜지스터의 단면도 및 회로도이다.
도 3 및 4를 참조하면, 이웃하는 채널 구조물들(124)의 상부를 상부 도전 패턴(154)을 사용하여 연결시킴으로써, 채널 구조물(124)들이 직렬로 연결되도록 할 수 있다. 따라서, 상기 수직 채널 트랜지스터는 복수의 채널 구조물이 포함됨으로써 채널 길이가 증가되며, 유효 게이트 길이가 증가될 수 있다.
도 5 및 6은 예시적인 실시예에 따른 수직 채널 트랜지스터의 유효 게이트 길이의 조절 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 상기 채널 구조물(124) 상부에 위치하는 상부 불순물 영역(120b)의 수직 방향의 길이를 증가시킬 수 있다. 예를들어, 상기 상부 불순물 영역(120b)은 최상부 게이트 패턴(140c)과 오버랩될 수 있다. 따라서, 상기 유효 게이트 길이가 감소될 수 있다.
도 6을 참조하면, 상기 하부 불순물 영역(106)이 상기 기판(100) 상부로부터 상기 채널 구조물(124)의 하부까지 연장될 수 있다. 예를들어, 상기 하부 불순물 영역(106)이 최하부 게이트 패턴(140a)과 오버랩될 수 있다. 따라서, 상기 유효 게이트 길이가 감소될 수 있다.
도 7 및 8은 예시적인 실시예에 따른 수직 채널 트랜지스터의 문턱 전압 조절 방법을 설명하기 위한 평면도들이다.
도 7 및 도 8에서, 상기 채널 구조물(124) 내의 채널(118b)이 필러 형상을 가질 수 있다. 상기 채널 구조물들(124)은 상부에서 서로 전기적으로 연결될 수 있다.
도 7을 참조하면, 상기 채널 구조물(124)을 형성하기 위한 채널홀의 크기가 작아서, 각각의 채널 구조물(124) 내의 채널(118b)의 상부면 크기(즉, 용적)가 작을 수 있다. 이와 같이, 상기 채널(118b)의 상부면 크기가 감소되면 상기 수직 채널 트랜지스터의 문턱 전압이 상승할 수 있다.
도 8을 참조하면, 상기 채널 구조물(124)을 형성하기 위한 채널홀의 크기가 커서, 각각의 채널 구조물(124) 내의 채널(118b)의 상부면 크기가 클 수 있다. 이와 같이, 상기 채널(118b)의 상부면 크기가 증가되면 상기 수직 채널 트랜지스터의 문턱 전압이 낮아질 수 있다.
이와 같이, 상기 채널(118b) 상부면의 크기(즉, 채널(118b)의 용적)를 조절함으로써, 상기 수직 채널 트랜지스터의 문턱 전압을 조절할 수 있다.
한편, 상기 채널(118b)의 상부면 크기가 감소되는 경우, 상기 수직 채널 트랜지스터의 온 전류가 감소될 수 있다. 그러므로, 상기 채널(118b)의 상부면 크기가 작은 경우(도 7 참조)에는 상기 채널의 상부면 크기가 큰 경우(도 8 참조)에 비해 더 많은 수의 채널 구조물들(124)의 상부면(즉, 상부 불순물 영역들)을 서로 전기적으로 서로 연결함으로써 목표한 온 전류를 갖도록 할 수 있다.
도 9 및 10은 예시적인 실시예에 따른 수직 채널 트랜지스터의 문턱 전압 조절 방법을 설명하기 위한 평면도들이다.
도 9 및 도 10에서, 상기 채널 구조물 내의 채널(118b)은 내부 공간을 포함하는 실린더 형상을 가질 수 있다. 상기 채널(118b)의 내부에는 매립 절연 패턴(119)이 구비될 수 있다.
도 9를 참조하면, 상기 채널 구조물(124) 내의 채널(118b)의 두께(t1)가 얇을 수 있다. 이와 같이, 상기 채널(118b)의 두께가 감소되면 상기 수직 채널 트랜지스터의 문턱 전압이 높아질 수 있다.
도 10을 참조하면, 상기 채널 구조물(124) 내의 채널(118b)의 두께(t2)가 두꺼울 수 있다. 이와 같이, 상기 채널(118b)의 두께가 증가되면 상기 수직 채널 트랜지스터의 문턱 전압이 낮아질 수 있다.
이와 같이, 상기 채널 두께에 따라 상기 수직 채널 트랜지스터의 문턱 전압을 조절할 수 있다.
도 11 및 12는 예시적인 실시예에 따른 수직 채널 트랜지스터의 문턱 전압 조절 방법을 설명하기 위한 사시도들이다.
도 11을 참조하면, 상기 게이트 패턴들(140a, 140b, 140c) 사이의 수직 방향으로의 이격 거리(d1)가 넓을 수 있다. 이와 같이, 상기 게이트 패턴들(140a, 140b, 140c) 사이의 수직 방향으로의 이격 거리(d1)가 증가되면 연결 저항이 증가될 수 있다. 따라서, 상기 수직 채널 트랜지스터의 문턱 전압이 높아질 수 있다.
도 12를 참조하면, 상기 게이트 패턴들(140a, 140b, 140c) 사이의 수직 방향으로의 이격 거리(d2)가 좁을 수 있다. 이와 같이, 상기 게이트 패턴들(140a, 140b, 140c) 사이의 수직 방향으로의 이격 거리(d2)가 감소되면 상기 수직 채널 트랜지스터의 문턱 전압이 낮아질 수 있다.
이와 같이, 상기 게이트 패턴들 사이의 수직 방향으로의 이격 거리를 조절함으로써, 상기 수직 채널 트랜지스터의 문턱 전압을 조절할 수 있다.
이외에도, 상기 수직 채널 트랜지스터의 문턱 전압을 조절하기 위하여, 게이트 절연막의 물질의 종류 및 두께를 조절할 수 있다. 또한, 상기 게이트 패턴의 일함수를 조절하거나 또는 채널의 일함수를 조절할 수 있다. 또한, 상기 게이트 절연막 내의 고정 전하를 조절할 수 있다.
도 13 내지 도 21은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
도 13 및 도 14를 참조하면, 기판(100)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리 패턴(102)을 형성한다.
셀 영역(A)의 기판(100) 상에 N형의 불순물을 도핑하여, 제1 하부 불순물 영역(104)을 형성한다. 페리 영역(B) 내의 N형 트랜지스터 영역(N) 상에 N형의 불순물을 도핑하여, 제2 하부 불순물 영역(106)을 형성한다. 또한, 페리 영역(B) 내의 P형 트랜지스터 영역(P) 상에 P형의 불순물을 도핑하여, 제3 하부 불순물 영역(108)을 형성한다.
도 15를 참조하면, 상기 기판(100) 상에 층간 절연막 및 희생막을 반복 적층한다.
예시적인 실시예에서, 상기 기판 상에 제1 층간 절연막(110a), 제1 희생막(112a), 제2 층간 절연막(110b), 제2 희생막(112b), 제3 층간 절연막(110c), 제3 희생막(112c) 및 제4 층간 절연막(110d)을 차례로 형성할 수 있다. 예시적인 실시예에서, 상기 제1 내지 제3 희생막들(112a, 112b, 112c)은 실리콘 질화물을 포함할 수 있다. 상기 제1 내지 제4 층간 절연막들(110a, 110b, 110c, 110d)은 실리콘 산화물을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 제1 내지 제3 희생막들(112a, 112b, 112c)을 폴리실리콘으로 형성할 수도 있다. 이 경우, 후속에 제1 내지 제3 희생막들(112a, 112b, 112c)을 금속 물질로 대체하는 게이트 리플레이스먼트 공정이 수행되지 않고, 상기 제1 내지 제3 희생막들(112a, 112b, 112c)에 포함되는 폴리실리콘을 게이트 패턴으로 사용할 수 있다.
도 16 및 도 17을 참조하면, 상기 제4 층간 절연막(110d) 상에 하드 마스크 패턴(도시안됨)을 형성한다. 상기 하드 마스크를 이용하여, 상기 제4 층간 절연막(110d), 제3 희생막(112c), 제3 층간 절연막(110c), 제2 희생막(112b), 제2 층간 절연막(110b), 제1 희생막(112a), 제1 층간 절연막(110a)을 순차적으로 식각하여, 상기 기판(100) 상부의 제1 내지 제3 하부 불순물 영역들(104, 106, 108)을 각각 노출하는 제1 내지 제3 채널홀들(114a, 114b, 114c)을 형성한다.
상기 제1 내지 제3 채널홀들(114a, 114b, 114c) 내부에 각각 제1 내지 제3 채널 구조물들(122, 124, 126)을 형성한다.
구체적으로, 상기 제1 내지 제3 채널홀들(114a, 114b, 114c)의 측벽 및 저면과 상기 제4 층간 절연막(110d) 상에 컨포멀하게 게이트 절연막을 형성한다. 이 후, 상기 게이트 절연막을 이방성 식각하여, 상기 제1 내지 제3 채널홀들(114a, 114b, 114c)의 측벽 상에 각각 제1 내지 제3 게이트 절연막 패턴(116a, 116b, 116c)을 형성한다. 따라서, 상기 제1 내지 제3 채널홀들(114a, 114b, 114c) 저면에는 상기 기판(100)이 노출될 수 있다.
상기 제1 내지 제3 게이트 절연막 패턴(116a, 116b, 116c) 및 상기 제4 층간 절연막(110d) 상에, 상기 제1 내지 제3 채널홀들(114a, 114b, 114c) 내부를 완전하게 채우도록 채널막을 형성한다. 상기 채널막은 단결정 반도체 물질 또는 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 채널막을 형성하는 공정은 상기 노출된 기판(100)을 시드로 하는 선택적 에피택셜 성장 공정을 포함할 수 있다. 이 경우, 상기 채널막은 단결정 반도체 물질일 수 있다. 일 예로, 상기 채널막은 단결정 실리콘, 실리콘 게르마늄을 포함할 수 있다. 일부 실시예에서, 상기 채널막은 MoS, 그라핀 등을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 채널막은 화학 기상 증착 공정을 통해 형성된 폴리실리콘을 포함할 수 있다.
상기 제4 층간 절연막(110d)의 상부면이 노출되도록 상기 채널막을 평탄화한다. 따라서, 상기 제1 내지 제3 채널홀들(114a, 114b, 114c) 내부에 각각 제1 내지 제3 채널(118a, 118b, 118c)을 형성할 수 있다. 이 경우, 상기 제1 내지 제3 채널(118a, 118b, 118c)은 필러 형상을 가질 수 있다.
일부 실시예에서, 상기 제1 내지 제3 채널은 내부 공간을 포함하는 실린더 형상을 가지도록 형성될 수 있다. 이 경우, 상기 제1 내지 제3 채널의 내부 공간에는 매립 절연 패턴을 더 형성할 수 있다.
상기 제1 채널(118a) 및 제3 채널(118c) 상부에 P형의 불순물을 도핑하여 제1 및 제3 상부 불순물 영역(120a, 120c)을 각각 형성한다. 또한, 상기 제2 채널(118b) 상부에 N형 불순물 영역을 도핑하여 제2 상부 불순물 영역(120b)을 형성한다.
도 18 및 도 19를 참조하면, 상기 제4 층간 절연막(110d), 제3 희생막(112c), 제3 층간 절연막(110c), 제2 희생막(112b), 제2 층간 절연막(110b), 제1 희생막(112a) 및 제1 층간 절연막(110a)의 일부분을 식각함으로써, 상기 셀 영역(A), 상기 페리 영역의 N형 트랜지스터 영역(N), 상기 페리 영역의 P형 트랜지스터 영역(P)에 각각 제1 내지 제3 예비 적층 구조물들(130a, 130b, 130c)을 각각 형성한다.
상기 제1 내지 제3 예비 적층 구조물들(130a, 130b, 130c) 사이에는 상기 제2 방향으로 연장되는 제1 개구부(132)가 형성될 수 있다. 상기 제1 개구부(132) 내부를 채우는 제1 절연 패턴(134)을 형성한다.
상기 제2 및 제3 예비 적층 구조물들(130b, 130c)의 제1 방향의 단부가 계단 형상을 가지도록 상기 식각 공정이 수행될 수 있다. 도시하지는 않았지만, 상기 제1 예비 적층 구조물(130a)의 제1 방향의 단부도 계단 형상을 가지도록 상기 식각 공정이 수행될 수 있다.
도 20 및 도 21을 참조하면, 상기 제1 내지 제3 예비 적층 구조물(130a, 130b, 130c)의 일부분을 식각함으로써, 제4 내지 제6 예비 적층 구조물(도시안됨)을 각각 형성한다. 상기 제4 내지 제6 예비 적층 구조물들 사이에는 상기 제1 방향으로 연장되는 제2 개구부들(136)이 형성될 수 있다.
상기 제2 개구부(136) 측벽에 노출되는 제1 내지 제3 희생막들(112a, 112b, 112c)을 제거함으로써, 상기 제1 내지 제4 층간 절연막들(110a, 110b, 110c, 110d) 사이에 갭들을 형성한다. 이 후, 상기 갭들 내부에 금속 물질을 형성함으로써, 제1 내지 제3 게이트 패턴들(140a, 140b, 140c)을 형성한다. 상기 제2 개구부(136) 내에 형성되는 금속 물질은 제거 공정을 통해 제거할 수 있다.
일부 실시예에서, 상기 제1 내지 제3 희생막들(112a, 112b, 112c)이 폴리실리콘으로 형성되는 경우, 상기 갭을 형성하는 공정 및 상기 갭 내부에 금속 물질을 형성하는 공정이 수행되지 않을 수도 있다.
따라서, 상기 셀 영역(A) 상에는 제1 적층 구조물들(144a)이 형성되고, 상기 N형 트랜지스터 영역(N) 상에는 제2 적층 구조물들(144b)이 형성되고, 상기 P형 트랜지스터 영역(P) 상에는 제3 적층 구조물들(144c)이 형성될 수 있다.
상기 제2 개구부(136) 내부를 채우는 제2 절연 패턴(138)을 형성한다. 상기 제1 및 제2 절연 패턴(134, 138)은 실리콘 산화물을 포함할 수 있다. 상기 제1 및 제2 절연 패턴(134, 138)은 동일한 절연 물질을 포함할 수 있으므로, 하나의 절연 패턴으로 제공될 수 있다.
다시, 도 1을 참조하면, 상기 제4 층간 절연막(110d) 및 제1 내지 제3 채널 구조물들(122, 124, 126) 상에 제5 층간 절연막(150)을 형성한다.
상기 제5 층간 절연막(150)을 관통하여, 제1 내지 제3 상부 불순물 영역들(120a, 120b, 120c)과 각각 접촉하는 제1 내지 제3 콘택 플러그들(152a, 152b, 152c)을 형성한다. 또한, 상기 제5 층간 절연막(150) 및 제1 절연 패턴(134)을 관통하여 상기 제1 내지 제 3 게이트 패턴들(140a, 140b, 140c)과 각각 접촉하는 제4 및 제5 콘택 플러그들(152d, 152e)을 형성한다. 상기 제5 층간 절연막(150) 상에 상기 제1 내지 제5 콘택 플러그들(152a, 152b, 152c, 152d, 152e)과 전기적으로 연결되는 상부 도전 패턴들(154)을 형성한다.
상기 공정에 의해, 페리 영역에 수직 채널 트랜지스터들이 포함되는 반도체 소자가 제조될 수 있다. 상기 페리 영역에 형성되는 수직 채널 트랜지스터들은 셀 영역에 형성되는 메모리 셀들을 형성하는 공정에서 함께 형성되므로, 상기 수직 채널 트랜지스터들을 형성하기 위한 별도의 추가 공정이 수행되지 않을 수 있다. 따라서, 간단한 공정을 통해 상기 반도체 소자를 제조할 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 22를 참조하면, 상기 반도체 소자는 셀 영역(A)에 형성되는 메모리 셀들이 수직 방향으로 적층되고, 페리 영역(B)에 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터도 수직 방향으로 적층되는 구조를 가질 수 있다.
예시적인 실시예에서, 상기 페리 영역의 NMOS 트랜지스터는 하부층에 배치되고, 상기 페리 영역의 PMOS 트랜지스터는 상부층에 배치될 수 있다. 상기 페리 영역의 NMOS 트랜지스터 및 PMOS 트랜지스터에는 각각 배선들(152b, 152d, 152c, 152f)이 구비될 수 있다. 또한, 상기 페리 영역의 NMOS 트랜지스터 및 PMOS 트랜지스터들 사이를 연결하는 배선들(154)이 배치될 수 있다.
또한, 상기 셀 영역의 메모리 셀들도 하부 층 및 상부 층에 각각 배치될 수 있다. 상기 상, 하부 층의 메모리 셀들에는 각각 배선들(152a, 152f)이 구비될 수 있다. 또한, 상기 상, 하부 층의 메모리 셀들 사이를 연결하는 배선들(154)이 배치될 수 있다.
각각의 메모리 셀들, NMOS 트랜지스터 및 PMOS 트랜지스터들은 도 1을 참조로 설명한 것과 유사한 적층 구조를 가질 수 있다. 즉, 각각의 메모리 셀들은 제1 하부 불순물 영역(104), 제1 채널 구조물(122), 제1 상부 불순물 영역(120a) 및 복수의 게이트 패턴(140a, 140b, 140c)을 포함할 수 있다. 상기 NMOS 트랜지스터는 제2 하부 불순물 영역(106), 제2 채널 구조물(124), 제2 상부 불순물 영역(120b) 및 복수의 게이트 패턴(140a, 140b, 140c)을 포함할 수 있다. 상기 PMOS 트랜지스터들은 제3 하부 불순물 영역(108), 제3 채널 구조물(126), 제3 상부 불순물 영역(120c) 및 복수의 게이트 패턴(140a, 140b, 140c)을 포함할 수 있다.
예시적인 실시예에서, 상기 반도체 소자는 상, 하부층의 접합을 통해 형성될 수 있다. 구체적으로, 제1 기판(100a)에 하부층의 메모리 셀 및 페리 영역의 NMOS 트랜지스터를 형성하고, 상기 제2 기판(100b)에 상부층의 메모리 셀 및 페리 영역의 PMOS 트랜지스터를 형성할 수 있다. 이 후, 제1 및 제2 기판(100a, 100b)에 형성된 구조들을 서로 접합시켜 상기 반도체 소자를 형성할 수 있다.
일부 예시적인 실시예에서, 하나의 기판 상에 하부층의 메모리 셀 및 페리 영역의 NMOS 트랜지스터를 형성하고, 계속하여 상부층의 메모리 셀 및 페리 영역의 PMOS 트랜지스터를 형성함으로써, 상기 반도체 소자를 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102, 106, 108 : 제1 내지 제3 하부 불순물 영역
110a, 110b, 110c, 110d : 제1 내지 제4 층간 절연막
112a, 112b, 112c : 제1 내지 제3 희생막
114a, 114b, 114c : 제1 내지 제3 채널홀
116a, 116b, 116c : 제1 내지 제3 게이트 절연막 패턴
118a, 118b, 118c : 제1 내지 제3 채널
120a, 120b, 120c : 제1 내지 제3 상부 불순물 영역
122, 124, 126 : 제1 내지 제3 채널 구조물
140a, 140b, 140c : 제1 내지 제3 게이트 패턴
152a, 152b, 152c, 152d, 152e : 제1 내지 제5 콘택 플러그

Claims (10)

  1. 셀 영역 및 페리 영역을 포함하는 기판;
    상기 셀 영역의 기판의 상부에 구비되는 제1 하부 불순물 영역;
    상기 페리 영역의 기판의 상부에 구비되는 제2 하부 불순물 영역;
    상기 셀 영역 및 페리 영역의 기판 상에, 상기 기판 표면과 수직 방향으로 서로 이격되게 배치되는 게이트 패턴들;
    상기 게이트 패턴들을 관통하여 상기 제1 하부 불순물 영역과 접하는 제1 채널 구조물;
    상기 제1 채널 구조물의 상부에 구비되는 제1 상부 불순물 영역;
    상기 게이트 패턴들을 관통하여 상기 제2 하부 불순물 영역과 접하는 제2 채널 구조물; 및
    상기 제2 채널 구조물 상부에 구비되는 제2 상부 불순물 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 하부 불순물 영역 및 제2 상부 불순물 영역은 동일한 도전형의 불순물이 도핑된 반도체 소자.
  3. 제1항에 있어서, 상기 제1 하부 불순물 영역 및 제1 상부 불순물 영역은 서로 다른 도전형의 불순물이 도핑된 반도체 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 상부 불순물 영역과 각각 전기적으로 연결되는 제1 상부 배선을 포함하는 반도체 소자.
  5. 제1항에 있어서, 상기 게이트 패턴들과 각각 전기적으로 연결되는 제2 상부 배선을 포함하는 반도체 소자.
  6. 제1항에 있어서, 복수의 제2 채널 구조물이 구비되고, 상기 제2 채널구조물들이 직렬로 연결되도록 서로 이웃하는 일부의 제2 채널 구조물들에 포함된 제2 상부 불순물 영역들은 전기적으로 연결되는 반도체 소자.
  7. 제1항에 있어서, 상기 제2 하부 불순물 영역은 상기 기판 상부로부터 상기 제2 채널 구조물의 하부까지 연장되는 반도체 소자.
  8. 제1항에 있어서, 상기 제2 상부 불순물 영역은 적어도 최상부 게이트 패턴과 오버랩되도록 연장되는 반도체 소자.
  9. 제1항에 있어서,
    상기 페리 영역의 기판의 상부에 구비되는 제3 하부 불순물 영역;
    상기 게이트 패턴들을 관통하여 상기 제3 하부 불순물 영역과 접하는 제3 채널 구조물; 및
    상기 제3 채널 구조물 상부에 구비되는 제3 상부 불순물 영역을 더 포함하고,
    상기 제3 하부 불순물 영역 및 제3 상부 불순물 영역은 상기 제2 하부 불순물 영역 및 제2 상부 불순물 영역과 다른 도전형의 불순물이 도핑된 반도체 소자.
  10. 셀 영역의 기판 상에, 상기 기판 상부면과 수직한 방향으로 적층되는 메모리 셀들;
    페리 영역의 기판 상에 구비되는 제1 도전형의 제1 수직 채널 트랜지스터;
    상기 제1 도전형의 제1 수직 채널 트랜지스터 상에 적층되고, 상기 제1 도전형과 다른 제2 도전형의 제2 수직 채널 트랜지스터를 포함하고,
    각각의 상기 제1 및 제2 수직 채널 트랜지스터는,
    기판 상에 구비되는 하부 불순물 영역, 상기 하부 불순물 영역과 접하는 채널 구조물, 상기 채널 구조물 상부에 구비되는 상부 불순물 영역 및 상기 채널 구조물을 둘러싸는 복수의 게이트 패턴을 포함하는 반도체 소자.
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