CN113571508A - 半导体装置 - Google Patents

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semiconductor
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李昭贤
文成洙
李载悳
朱益亨
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Abstract

公开了一种半导体装置。所述半导体装置包括：基底，具有由器件隔离膜限定并提供第一沟道区的有源区；第一源/漏区，位于第一沟道区的第一侧和第二侧上的有源区中；栅极结构，具有顺序地布置在有源区上的第一栅极绝缘膜、共用栅电极和第二栅极绝缘膜；覆盖半导体层，位于第二栅极绝缘膜上并且与有源区电分离以提供第二沟道区；第二源/漏区，位于第二沟道区的第一侧和第二侧上的覆盖半导体层中；第一源极/漏极接触件和第二源极/漏极接触件，分别连接到第一源/漏区和第二源/漏区；以及共用栅极接触件，连接到共用栅电极。

Description

半导体装置
本申请要求于2020年4月29日在韩国知识产权局提交的第10-2020-0052692号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及半导体装置。
背景技术
半导体装置由于其各种特性(诸如日益小型化、多功能性和/或低制造成本)而被认为是电子工业中的重要装置。半导体装置可以被划分成各种组，诸如用于存储逻辑数据的半导体存储器装置、用于操作和处理逻辑数据的半导体逻辑装置以及包括存储器元件和逻辑元件的混合半导体装置。一些半导体装置可以被构造为包括晶体管。随着电子工业持续发展，不仅对半导体装置的各种特性(增加的可靠性、增加的速度和/或多功能性)的需求持续增加，而且对增加的集成的需求也持续增加。
发明内容
本公开的方面可以提供具有改善的集成度的半导体装置。
根据本发明构思的一些方面，一种半导体装置包括：基底，具有由器件隔离膜限定并提供第一沟道区的有源区；第一源/漏区，位于第一沟道区的第一侧和第二侧上的有源区中；栅极结构，具有顺序地布置在有源区上的第一栅极绝缘膜、共用栅电极和第二栅极绝缘膜；覆盖半导体层，位于第二栅极绝缘膜上并且与有源区电分离以提供第二沟道区；第二源/漏区，位于第二沟道区的第一侧和第二侧上的覆盖半导体层中；第一源极/漏极接触件和第二源极/漏极接触件，分别连接到第一源/漏区和第二源/漏区；以及共用栅极接触件，连接到共用栅电极。
根据本发明构思的一些方面，一种半导体装置包括：第一半导体层，具有第一沟道区；第一源/漏区，位于第一沟道区的第一侧和第二侧上的第一半导体层中；栅极结构，包括顺序地布置在第一沟道区上的第一栅极绝缘膜、共用栅电极和第二栅极绝缘膜；第二半导体层，位于第二栅极绝缘膜上并与第一半导体层电分离以提供第二沟道区；以及第二源/漏区，位于第二沟道区的第一侧和第二侧上的第二半导体层中。
根据本发明构思的一些方面，一种半导体装置包括：基底，具有沿第一方向延伸并提供第一沟道区的有源鳍；栅极结构，具有与有源鳍垂直以沿第二方向延伸并且顺序地设置在有源鳍的一部分上的第一栅极绝缘膜和共用栅电极；第一源/漏区，位于第一沟道区的第一侧和第二侧上的有源鳍中；第二栅极绝缘膜，与栅极结构叠置并且位于共用栅电极上；覆盖半导体层，位于第二栅极绝缘膜上并提供第二沟道区；以及第二源/漏区，位于第二沟道区的第一侧和第二侧上的覆盖半导体层中。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其它方面、特征及优点将会被更清楚地理解，在附图中：
图1是示出根据本发明构思的一些实施例的半导体装置的平面图，图2A和图2B是图1的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图3A和图3B是分别示出根据本发明构思的一些实施例的半导体装置的剖面侧视图。
图4是示出根据本发明构思的一些实施例的半导体装置的平面图，图5A和图5B是图4的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图6A至图6G是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的剖视图。
图7A至图7F是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的剖视图。
图8A至图8E是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的剖视图。
图9是示出根据本发明构思的一些实施例的半导体装置的平面图，图10A和图10B是图9的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图11是示出根据本发明构思的一些实施例的半导体装置的平面图，图12A和图12B是图11的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图13是示出根据本发明构思的一些实施例的半导体装置的平面图，图14A和图14B是图13的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图15是示出根据本发明构思的一些实施例的半导体装置的平面图，图16A和图16B是图15的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的平面图，图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B分别是图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A的平面图的分别沿着线I-I'和线II-II'截取的剖视图。
图25A、图26A、图27A、图28A、图29A、图30A、图31A和图32A是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的平面图，图25B、图26B、图27B、图28B、图29B、图30B、图31B和图32B分别是图25A、图26A、图27A、图28A、图29A、图30A、图31A和图32A的平面图的分别沿着线I-I'和线II-II'截取的剖视图。
图33A、图34A、图35A、图36A、图37A、图38A、图39A和图40A是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的平面图，图33B、图34B、图35B、图36B、图37B、图38B、图39B和图40B分别是图33A、图34A、图35A、图36A、图37A、图38A、图39A和图40A的平面图的分别沿着线I-I'和线II-II'截取的剖视图。
图41是示出根据本发明构思的一些实施例的半导体装置的平面图，图42A和图42B是图41的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图43是示出根据本发明构思的一些实施例的半导体装置的平面图，图44A和图44B是图43的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图45是示出根据本发明构思的一些实施例的半导体装置的平面图，图46A和图46B是图45的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图47是示出根据本发明构思的一些实施例的半导体装置的平面图，图48A和图48B是图47的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
图49A至图49D是示出根据本发明构思的各种实施例的半导体装置的平面图。
图50A至图50C是示出根据本发明构思的各种实施例的半导体装置的平面图。
图51A示出了CMOS反相器电路，图51B和图51C分别是实现图51A的电路的半导体装置的布局。
图52A示出了CMOS锁存电路，图52B和图52C分别是实现图52A的电路的半导体装置的布局。
图53A、图53B、图54A和图54B是示出根据本发明构思的一些实施例的各种3D半导体装置的透视图。
具体实施方式
在下文中，将参照附图描述本发明构思的各种实施例。
图1是示出根据本发明构思的一些实施例的半导体装置的平面图，图2A和图2B是图1的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图1、图2A和图2B，根据一些实施例的半导体装置10A可以包括第一半导体层15、位于第一半导体层15的上表面的第一侧和第二侧上的第一源/漏区(S1和D1)、位于第一半导体层15上的第一栅极绝缘膜25、位于第一栅极绝缘膜25上的共用栅电极30、位于共用栅电极30上的第二栅极绝缘膜45、位于第二栅极绝缘膜45上并与第一半导体层15电分离的第二半导体层55以及设置在第二半导体层55的上表面的第一侧和第二侧上的第二源/漏区(S2和D2)。
第一半导体层15和第二半导体层55可以分别布置在共用栅电极30下方和共用栅电极30上，当电压被施加到共用栅电极30时，第一沟道区CH1可以形成在第一半导体层15中，并且第二沟道区CH2可以形成在第二半导体层55中。第一沟道区CH1和第二沟道区CH2可以形成在与共用栅电极30相邻的区域中的相应的半导体层15和55中。第一沟道区CH1可以被设置为第一源/漏区(S1和D1)的电沟道或者被设置在第一源/漏区(S1和D1)之间，第二沟道区CH2可以被设置为第二源/漏区(S2和D2)的电沟道或者被设置在第二源/漏区(S2和D2)之间。共用栅电极30可以布置在第一半导体层15与第二半导体层55之间，使得第二沟道区CH2的至少一部分在垂直于第一半导体层15的上表面的方向(例如，Z方向)上与第一沟道区CH1叠置。
在一些实施例中，第一半导体层15的上表面可以具有凹进RS，并且第一栅极绝缘膜25和共用栅电极30可以设置在凹进RS中。第一半导体层15的上表面可以与共用栅电极30的上表面基本共面。由于第二半导体层55可以布置在共用栅电极30上并且第二栅极绝缘膜45置于共用栅电极30与第二半导体层55之间，所以第二沟道区CH2可以定位在比第一半导体层15的上表面的水平高的水平上。例如，第二沟道区CH2可以定位成距第一半导体层15的底表面比距第一半导体层15的上表面远。
根据一些实施例的半导体装置10A还可以包括分别连接到第一源/漏区(S1和D1)的第一源极/漏极接触件CT1a和CT1b、分别连接到第二源/漏区(S2和D2)的第二源极/漏极接触件CT2a和CT2b以及连接到共用栅电极30的共用栅极接触件CT3。第一源极/漏极接触件CT1a和CT1b、第二源极/漏极接触件CT2a和CT2b以及共用栅极接触件CT3可以竖直地和/或沿竖直方向(例如，Z方向)形成。尽管在图2A和图2B中未示出，但是半导体装置10A还可以包括覆盖半导体装置10A的至少一些表面的绝缘层(例如，图10A和图10B的160)。例如，绝缘层可以覆盖第一半导体层15的上表面和/或侧表面、第一源/漏区(S1和D1)的上表面和/或侧表面、第一栅极绝缘膜25的上表面和/或侧表面、共用栅电极30的上表面和/或侧表面、第二栅极绝缘膜45的上表面和/或侧表面以及第二半导体层55的上表面和/或侧表面。绝缘层还可以覆盖第一源极/漏极接触件CT1a和CT1b的侧表面的至少一部分、第二源极/漏极接触件CT2a和CT2b的侧表面的至少一部分以及共用栅极接触件CT3的侧表面的至少一部分。
在一些实施例中，第一源/漏区(S1和D1)的布置方向和第二源/漏区(S2和D2)的布置方向可以是基本相同的方向(例如，X方向)。例如，第一沟道区CH1中的电流路径C1和第二沟道区CH2中的电流路径C2可以沿基本相同的方向(例如，X方向)形成。第一沟道区CH1的其处可以定位第一源/漏区(S1和D1)的第一侧和第二侧可以是第一沟道区CH1的在第一方向(即，X方向)上彼此相对的侧，第二沟道区CH2的其处可以定位第二源/漏区(S2和D2)的第一侧和第二侧是第二沟道区CH2的在第一方向上彼此相对的侧。
当在平面图(参照图1)中观察时，共用栅电极30可以包括位于第一半导体层15与第二半导体层55之间的暴露区域，并且共用栅极接触件CT3可以连接到共用栅电极30的暴露区域。在一些实施例中，共用栅电极30的暴露区域可以是共用栅电极30的不与第二半导体层55叠置的区域。
第一源极/漏极接触件CT1a和CT1b、第二源极/漏极接触件CT2a和CT2b以及共用栅极接触件CT3中的至少一者可以包括多个接触件。在一些实施例中，如图1中所见，六(6)个共用栅极接触件CT3可以布置在共用栅电极30的暴露区域中，其中，三(3)个位于第二半导体层55的第一侧上，三(3)个位于第二半导体层55的第二侧上。图1的布置仅是一个示例，本公开不限于此。
如上所述，由于第二半导体层55可以与第一半导体层15电分离，所以第一半导体层15和第二半导体层55与共用栅电极30一起可以作为分开的晶体管来被操作。
在一些实施例中，第一半导体层15和第二半导体层55可以具有掺杂有相同导电类型杂质的区域。例如，当n型杂质被掺杂在第一半导体层15和第二半导体层55中时，第一沟道区CH1和第二沟道区CH2可以被设置为n型沟道。在一些实施例中，第一半导体层15和第二半导体层55可以具有掺杂有其它或不同导电类型杂质的区域。例如，当第一半导体层15和第二半导体层55分别掺杂有p型杂质和n型杂质时，第一沟道区CH1和第二沟道区CH2可以分别设置为p型沟道和n型沟道。
第一沟道区CH1的面积和第二沟道区CH2的面积可以分别由第一半导体层15和第二半导体层55与共用栅电极30叠置的区域限定。例如，可以通过分别调节第一半导体层15的尺寸和第二半导体层55的尺寸来控制第一沟道区CH1的面积和第二沟道区CH2的面积(见图42至图49B)。
定位在上部分和下部分中的晶体管的阈值电压可以由第一栅极绝缘膜25的厚度和/或材料类型以及第二栅极绝缘膜45的厚度和/或材料类型来确定。在一些实施例中，第一栅极绝缘膜25和第二栅极绝缘膜45可以具有不同的厚度。另外，第一栅极绝缘膜25可以包括与第二栅极绝缘膜45的介电膜不同的介电膜。
图3A和图3B是分别示出根据本发明构思的一些实施例的半导体装置的剖面侧视图。
参照图3A和图3B，除了除第一栅极绝缘膜25和共用栅电极30可以布置在凹进RS中以外第二半导体层55和第二栅极绝缘膜45也可以布置在凹进RS中之外，根据一些实施例的半导体装置10B可以被理解为类似于图1、图2A和图2B中所示的半导体装置10A。除非另外说明，否则可以将参照图3A和图3B中所示的半导体装置10B描述的组件理解为表示与参照图1、图2A和图2B中所示的半导体装置10A类似地编号以及先前参照图1、图2A和图2B中所示的半导体装置10A已描述的组件相同或类似的组件。
在一些实施例中采用的第二半导体层55和第二栅极绝缘膜45可以布置在凹进RS中，以嵌入共用栅电极30中。第二栅极绝缘膜45可以位于共用栅电极30与第二半导体层55的下表面和侧表面之间。如图3A和图3B中所示，第一半导体层15的上表面可以与第二半导体层55的上表面基本共面。由于第二半导体层55可以嵌入共用栅电极30中，所以第二沟道区CH2可以定位在比第一半导体层15的上表面的水平低的水平上。
图4是示出根据本发明构思的一些实施例的半导体装置的平面图，图5A和图5B是图4的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图4、图5A和图5B，除了半导体装置10C被构造为使得第一沟道区CH1中的电流路径C1和第二沟道区CH2中的电流路径C2彼此垂直或几乎垂直并且有源区ACT可以由器件隔离膜61限定之外，根据一些实施例的半导体装置10C可以被理解为类似于图1、图2A、图2B、图3A和图3B中所示的半导体装置10A和10B。除非另外说明，否则可以将参照图4、图5A和图5B中所示的半导体装置10C描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在根据一些实施例的半导体装置10C中，第一沟道区CH1中的电流路径C1和第二沟道区CH2中的电流路径C2可以处于垂直或几乎垂直的关系，并且当在平面图(X-Y平面)中观察时可以看起来彼此相交。如图4中所示，第二源/漏区(S2和D2)的布置方向(例如，Y方向)和第一源/漏区(S1和D1)的布置方向(例如，X方向)可以处于垂直或几乎垂直的关系。第一沟道区CH1的其处可以定位第一源/漏区(S1和D1)的第一侧和第二侧可以是第一沟道区CH1的在第一方向上彼此相对的侧，第二沟道区CH2的其处可以定位第二源/漏区(S2和D2)的第一侧和第二侧是第二沟道区CH2的在垂直于或几乎垂直于第一方向的第二方向(即，Y方向)上彼此相对的侧。
半导体装置10C的第一半导体层15可以具有由器件隔离膜61限定的有源区ACT。器件隔离膜61可以通过例如浅沟槽隔离(STI)工艺形成。器件隔离膜61可以由绝缘材料制成。例如，器件隔离膜61可以包括氧化物、氮化物或其组合。
第一栅极绝缘膜25和共用栅电极30的一些区域(特别是中心区域)可以布置在形成在有源区ACT中的凹进RS中。绝缘膜62可以位于器件隔离膜61上，并且可以形成为围绕第一栅极绝缘膜25以及共用栅电极30的外围部分和有源区ACT的外围部分。类似于图3A和图3B中所示的实施例，第二栅极绝缘膜45和第二半导体层55可以嵌入或布置在共用栅电极30中的凹进RS中，并且第二半导体层55的上表面可以与共用栅电极30的上表面和第一半导体层15的上表面基本共面。
如在此描述的半导体装置10A、10B和10C可以在各种实施例中被实现，并且可以具体地实现为图42A至图48B中所示的半导体装置，这在此被更详细地描述。
图6A至图6G是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的剖视图。图6A至图6G的示出的制造工艺可以被理解为对应于制造图2A中所示的半导体装置的方法内的工艺。
参照图6A，可以制备第一半导体层15以为下晶体管提供第一沟道区。
例如，第一半导体层15可以包括硅、锗或硅锗。第一半导体层15可以被设置为体晶片、外延层或绝缘体上硅(SOI)层。第一半导体层15可以具有用于第一沟道区的p型杂质区或n型杂质区。
参照图6B，可以在第一半导体层15中形成凹进RS。参照图6C，可以在其中形成有凹进RS的第一半导体层15上形成第一栅极绝缘膜25和共用栅电极30。
凹进RS可以通过蚀刻工艺形成，并且凹进RS可以提供用于在其中嵌入或布置第一栅极绝缘膜25和共用栅电极30的空间。第一栅极绝缘膜25可以包括氧化硅膜或氮氧化硅膜，或者包括具有比氧化硅的介电常数高的介电常数的高介电膜。高介电膜可以指具有比氧化硅(SiO2)膜的介电常数高的介电常数的介电材料。例如，具有较高介电常数的材料可以是氧化铝(Al2O3)、氧化钽(Ta2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化铪(HfO2)、氧化铪硅(HfSixOy)、氧化镧(La2O3)、氧化镧铝(LaAlxOy)、氧化镧铪(LaHfxOy)、氧化铪铝(HfAlxOy)和氧化镨(Pr2O3)中的任何一种。共用栅电极30可以包括导电材料，并且可以包括例如金属氮化物(诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))和/或金属材料(诸如铝(Al)、钨(W)或钼(Mo))、或者半导体材料(诸如掺杂多晶硅)。在一些实施例中，共用栅电极30可以由两个或更多个多层结构组成，并且在多层结构的情况下，共用栅电极30可以具有在竖直方向上对称的堆叠结构。
参照图6D，可以去除第一栅极绝缘膜25和共用栅电极30的定位在第一半导体层15的在凹进RS周围的上区域15T上的部分，并且如图6E中所示，然后可以在共用栅电极30上形成第二栅极绝缘膜45。
可以通过使用第一半导体层15的材料(例如，Si)作为蚀刻停止层的化学机械抛光(CMP)工艺来执行去除第一栅极绝缘膜25的部分和共用栅电极30的部分。第二栅极绝缘膜45可以由与第一栅极绝缘膜25的材料相同或类似的材料形成。在一些实施例中，考虑到用于形成第二沟道区CH2的阈值电压，第二栅极绝缘膜45可以由与第一栅极绝缘膜25的厚度或介电材料不同的厚度或不同的介电材料形成。
接下来，参照图6F，可以在第二栅极绝缘膜45上形成第二半导体层55'，然后，参照图6G，可以对第二半导体层55'进行图案化以形成与第一半导体层15电分离的第二半导体层55。
可以通过外延横向过生长(ELO)工艺来执行第二半导体层55'的生长。在该工艺中，第二半导体层55'可以从第一半导体层15的上区域15T生长。如图6G中所示，可以将第二半导体层55'抛光到恒定的高度L1，并且可以对第二半导体层55'选择性地蚀刻以具有与第一半导体层15分离的图案。因此，第二半导体层55可以提供与第一半导体层15的第一沟道区CH1不同的第二沟道区CH2，并且可以用作附加的上晶体管。
另外，可以在第一半导体层15和第二半导体层55上形成第一源/漏区和第二源/漏区(S1和D1以及S2和D2)。可以在半导体装置的制造中的各种不同工艺期间或之后执行形成第一源/漏区(S1和D1)的工艺。例如，可以在图6D的工艺或图6E的工艺之后执行第一源/漏区(S1和D1)的形成。
图7A至图7F是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的剖视图。图7A至图7F的示出的制造工艺可以被理解为对应于制造图3A中所示的半导体装置的方法内的工艺。
首先，参照图7A，可以在其上形成有凹进RS的第一半导体层15上形成第一栅极绝缘膜25和共用栅电极30，然后，如图7B中所示，可以去除第一栅极绝缘膜25和共用栅电极30的定位在第一半导体层15的在凹进RS周围的上区域15T上的部分。
与参照图6A至图6G描述的工艺不同，在该工艺中形成的第一栅极绝缘膜25和共用栅电极30定位在凹进RS中，更具体地，第一栅极绝缘膜25的厚度和共用栅电极30的厚度可以形成为小于凹进RS的深度。第一栅极绝缘膜25和共用栅电极30的厚度之和与凹进RS的深度之间的差可以部分地确定要在后续工艺中形成的第二半导体层55(如图7F中所示)的厚度(例如，存在具有第二栅极绝缘膜45的厚度的偏差)。类似于参照图6A至图6G描述的工艺，可以通过使用第一半导体层15的材料(例如，Si)作为蚀刻停止层的CMP工艺来执行去除第一栅极绝缘膜25的部分和共用栅电极30的部分。
接下来，参照图7C，可以在共用栅电极30上形成第二栅极绝缘膜45，然后，如图7D中所示，可以去除第二栅极绝缘膜45的定位在第一半导体层15的在凹进RS周围的上区域15T上的部分(例如，定位在线L2上的部分)。
接下来，参照图7E，可以在第二栅极绝缘膜45上形成第二半导体层55'，然后，如图7F中所示，可以蚀刻第二半导体层55'以与第一半导体层15分离，以形成第二半导体层55。
可以通过ELO工艺来执行第二半导体层55'的生长。在该工艺中，第二半导体层55'可以从第一半导体层15的上区域15T生长。可以将第二半导体层55'抛光到恒定高度L3以作为第二半导体层55保留在凹进RS中。如图7F中所示，第二半导体层55可以具有与第一半导体层15分离的图案。另外，可以在第一半导体层15和第二半导体层55上形成第一源/漏区和第二源/漏区(S1和D1以及S2和D2)。
在参照图7A至图7F描述的制造方法的工艺中，已经示出了使用ELO工艺形成第二半导体层，但是可以使用另一工艺形成第二半导体层。例如，可以使用MILC工艺来执行形成第二半导体层(见图8A至图8E)。
图8A至图8E是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的剖视图。图8A至图8E的示出的制造工艺可以被理解为对应于制造图3A中所示的半导体装置的方法内的工艺。
首先，参照图8A，可以在其中形成有凹进RS的第一半导体层15上顺序地形成具有第一栅极绝缘膜25、共用栅电极30和第二栅极绝缘膜45的共用栅极结构。
定位在凹进RS中的共用栅极结构(25、30和45)的厚度可以小于凹进RS的深度(例如，竖直深度)，并且共用栅极结构的厚度与凹进RS的深度的差可以确定要在后续工艺中形成的第二半导体层55的厚度。在另一个实施例中，类似于参照图7A至图7F描述的工艺，可以通过使用第一半导体层15的材料(例如，Si)作为蚀刻停止层的CMP工艺来执行去除第一栅极绝缘膜25的一部分和共用栅电极30的一部分。
随后，如图8B中所示，可以在第二栅极绝缘膜45上形成非晶半导体层55M。
非晶半导体层55M可以形成在第二栅极绝缘膜45上，非晶半导体层55M可以是非晶层。例如，非晶半导体层55M可以包括非晶硅、非晶锗或非晶硅锗。非晶半导体层55M可以被确定为使用MILC工艺形成沟道区的单晶层。
接下来，参照图8C，可以形成具有使非晶半导体层55M的一部分暴露的开口h的掩模层60，并且可以在掩模层60上形成金属层75。
在该工艺中，可以通过掩模层60的开口h将金属层75的一部分设置为连接到非晶半导体层55M的金属种子层75S。例如，金属层75和金属种子层75S可以包括钴(Co)、镍(Ni)或钯(Pd)。例如，掩模层60可以包括诸如光致抗蚀剂的绝缘材料。在一些实施例中，可以在退火工艺之后的后续工艺(见图8E)中去除掩模层60。在一些实施例中，掩模层60可以由绝缘材料(诸如氧化硅)形成，并且可以在后续操作中保留而不被去除，以形成最终半导体装置的绝缘部分。
接下来，参照图8D，可以应用使用金属种子层75S的退火工艺以使非晶半导体层55M结晶。
在该退火中，金属种子层75S可以在非晶半导体层55M中移动以使非晶半导体层55M结晶。结果，可以形成结晶半导体层55'。可以在相对低的温度(400℃或400℃以下)下执行退火。例如，可以在300℃至400℃的范围内的温度下执行退火。
接下来，参照图8E，通过对结晶半导体层55'执行平坦化工艺，嵌入在共用栅电极30中的第二半导体层55可以保留在凹进RS中。
在该平坦化工艺中，可以去除高于第一半导体层15的在凹进RS周围的上区域15T的共用栅极结构(25、30和45)的一部分、第二半导体层55的一部分以及掩模层60的一部分，并且可以使共用栅极结构(25、30和45)的其余部分、第二半导体层55的其余部分以及掩模层60的其余部分平坦化。第二半导体层55可以具有与第一半导体层15的上区域15T基本共面的上表面。另外，如图3A中所示，可以在第一半导体层15和第二半导体层55上形成第一源/漏区和第二源/漏区(S1和D1以及S2和D2)。
如此，除了ELO工艺之外，还可以使用MILC工艺来执行在第二栅极绝缘膜45上形成用于沟道形成的第二半导体层55的工艺。
考虑到元件的可靠性和工艺条件，可以以各种形式实现根据本发明构思的半导体装置。例如，在一些实施例中，可以不使用凹进，并且可以不使共用栅电极嵌入(见图9至图12)。在一些实施例中，可以在第二半导体层(或覆盖半导体层)的第二源/漏区与共用栅电极之间引入层间绝缘部分(图15和图16的141)，在一些实施例中，也可以变化连接到共用栅电极的栅极接触件的位置。
在下文中，将参照图9至图16描述根据本发明构思的一些实施例的各种半导体装置。
图9是示出根据本发明构思的一些实施例的半导体装置的平面图，图10A和图10B是图9的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图9、图10A和图10B，根据一些实施例的半导体装置100A可以包括：基底110，具有由器件隔离膜121限定的有源区115；第一源/漏区(S1和D1)，位于有源区115的上表面的第一侧和第二侧上；共用栅极结构GS，具有顺序地布置在有源区115上的第一栅极绝缘膜125、共用栅电极130和第二栅极绝缘膜145；覆盖半导体层155，位于第二栅极绝缘膜145上并与有源区115电分离；以及第二源/漏区(S2和D2)，位于覆盖半导体层155的上表面的第一侧和第二侧上。
如图10A和图10B中所示，有源区115和覆盖半导体层155可以分别布置在共用栅电极130上方和下方，并且当电压被施加到共用栅电极130时，第一沟道区CH1和第二沟道区CH2可以分别形成在与共用栅电极130相邻的区域中。第一沟道区CH1可以被设置为第一源/漏区(S1和D1)的电沟道，第二沟道区CH2可以被设置为第二源/漏区(S2和D2)的电沟道。第二沟道区CH2的至少一部分可以在垂直于有源区115的上表面的方向(例如，Z方向)上具有与第一沟道区CH1叠置的区域。
在一些实施例中，有源区115的上表面可以具有基本平坦的上表面。第一栅极绝缘膜125、共用栅电极130和第二栅极绝缘膜145(例如，共用栅极结构GS)可以位于有源区115的平坦的上表面上。
在图10A和图10B中所示的半导体装置100A中，类似于参照图5A和图5B讨论的布置，第一沟道区CH1中的电流路径和第二沟道区CH2中的电流路径可以彼此垂直或几乎垂直，并且可以在基本竖直的方向(例如，Z方向)上叠置。例如，第一源/漏区(S1和D1)可以沿第一方向(例如，X方向)布置，第二源/漏区(S2和D2)可以沿与第一方向(例如，X方向)相交的第二方向(例如，Y方向)布置。
根据一些实施例的半导体装置100A还可以包括分别连接到第一源/漏区(S1和D1)的第一源极/漏极接触件CT1a和CT1b、分别连接到第二源/漏区(S2和D2)的第二源极/漏极接触件CT2a和CT2b以及连接到共用栅电极130的共用栅极接触件CT3。半导体装置100A还可以包括位于器件隔离膜121上的绝缘部分(或称为绝缘层)160以覆盖共用栅极结构GS，并且第一源极/漏极接触件CT1a和CT1b、第二源极/漏极接触件CT2a和CT2b以及共用栅极接触件CT3可以形成为穿过绝缘部分160。
共用栅电极130可以具有在第二方向上的延伸部分。共用栅电极130的延伸部分可以延伸到共用栅电极130在垂直于基底110的上表面的第三方向(例如，Z方向)上不与有源区115叠置的位置。如图10B中所示，共用栅电极130的延伸部分可以在器件隔离膜121之上延伸。共用栅极接触件CT3可以形成为连接到共用栅电极130的延伸部分。
覆盖半导体层155可以具有在垂直于基底110的上表面的第三方向(例如，Z方向)上与共用栅电极130的延伸部分叠置的开口H，并且共用栅极接触件CT3可以通过开口H连接到共用栅电极130的延伸部分。
如图9中所示，在一些实施例中采用的覆盖半导体层155可以具有与开口H相邻的颈部NP，颈部NP的宽度比覆盖半导体层155的其余部分的宽度窄。颈部NP可以被设置为金属种子层的移动路径，以在MILC工艺中提供结晶方向性。将参照半导体装置100A的制造中的一些工艺(见图19A和图19B以及图20A和图20B)对此进行更详细地描述。
图11是示出根据本发明构思的一些实施例的半导体装置的平面图，图12A和图12B是图11的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图11、图12A和图12B，除了引入位于覆盖半导体层155的一部分与共用栅电极130之间的层间绝缘部分141之外，根据一些实施例的半导体装置100B可以被理解为类似于图9、图10A和图10B中所示的半导体装置100A。除非另外说明，否则可以将参照图11、图12A和图12B中所示的半导体装置100B描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
根据一些实施例的半导体装置100B可以包括位于覆盖半导体层155与共用栅电极130的延伸部分之间的层间绝缘部分141。第二源/漏区(S2和D2)可以通过层间绝缘部分141定位在比第二沟道区CH2的水平高的水平上。另外，在一些实施例中，第二栅极绝缘膜145的一部分可以在层间绝缘部分141上延伸。
在一些实施例中，可以通过层间绝缘部分141获得第二源/漏区(S2和D2)与共用栅电极130之间的距离。结果，当第二源/漏区(S2和D2)以及第二源极/漏极接触件CT2a和CT2b被形成时(参照图30B和图32B)，所获得的距离可以有效地防止或减少与共用栅电极130的不期望连接的发生。
如参照图9、图10A和图10B中所示的半导体装置100A所描述的，半导体装置100B的共用栅电极130可以具有在第二方向(例如，Y方向)上的延伸部分。共用栅电极130的延伸部分可以延伸到共用栅电极130在垂直于基底110的上表面的竖直方向或第三方向(例如，Z方向)上不与有源区115叠置的位置。如图12B中所示，共用栅电极130的延伸部分可以在器件隔离膜121之上延伸。共用栅极接触件CT3可以形成为连接到共用栅电极130的延伸部分。
覆盖半导体层155可以具有在垂直于基底110的上表面的第三方向(例如，Z方向)上与共用栅电极130的延伸部分叠置的开口H，并且共用栅极接触件CT3可以通过开口H连接到共用栅电极130的延伸部分。另外，覆盖半导体层155可以在沿垂直于基底110的上表面的第三方向(例如，Z方向)不与共用栅电极130叠置的区域中具有延伸部分，并且覆盖半导体层155的延伸部分可以具有颈部NP，颈部NP的宽度比覆盖半导体层155的其余部分的宽度窄。
图13是示出根据本发明构思的一些实施例的半导体装置的平面图，图14A和图14B是图13的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图13、图14A和图14B，鉴于共用栅极结构GS和覆盖半导体层155具有嵌入有源区115中的结构的事实，根据一些实施例的半导体装置100C可以类似于参照图4、图5A和图5B描述并在图4、图5A和图5B中示出的半导体装置10C。
在一些实施例中，如图14B中所示出的，形成在有源区115中的凹进RS已沿第二方向(例如，Y方向)敞开。凹进RS的在第二方向(例如，Y方向)上的一部分可以形成在器件隔离膜121之上。在保持第二沟道区CH2的面积(例如，共用栅电极130的面积)的同时，有源区115的宽度可以在第二方向(例如，Y方向)上减小，以控制第一沟道区CH1的面积(见图44B、图48B)。
参照图14A和图14B，共用栅极结构GS和覆盖半导体层155可以嵌入在凹进RS中。具体地，第一栅极绝缘膜125和共用栅电极130可以嵌入在凹进RS中，并且第二栅极绝缘膜145和覆盖半导体层155可以嵌入在凹进RS中的共用栅电极130中。覆盖半导体层155的上表面可以与有源区115的上表面基本共面。在一些实施例中，由于覆盖半导体层155嵌入共用栅电极130中，所以第二沟道区CH2可以定位在比有源区115的上表面的水平低的水平上。
图15是示出根据本发明构思的一些实施例的半导体装置的平面图，图16A和图16B是图15的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图15、图16A和图16B，除了引入位于覆盖半导体层155与共用栅电极130的延伸部分之间的层间绝缘部分141并且共用栅极接触件CT3连接到共用栅电极130的延伸部分之外，根据一些实施例的半导体装置100D可以被理解为类似于参照图13、图14A和图14B描述并在图13、图14A和图14B中示出的半导体装置100C。除非另外说明，否则可以将参照图15、图16A和图16B中所示的半导体装置100D描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
鉴于位于覆盖半导体层155与共用栅电极130的延伸部分之间的层间绝缘部分141可以被进一步包括的事实，根据一些实施例的半导体装置100D可以类似于图12B中所示的半导体装置100B。第二源/漏区(S2和D2)可以通过层间绝缘部分141定位在比第二沟道区CH2的水平高的水平上。另外，第二栅极绝缘膜145的一部分可以在层间绝缘部分141上延伸。
如参照图11、图12A和图12B中所示的半导体装置100B描述的，半导体装置100D的共用栅电极130可以具有在第二方向(例如，Y方向)上的延伸部分。共用栅电极130的延伸部分可以延伸到在垂直于基底110的上表面的竖直方向或第三方向(例如，Z方向)上不与有源区115叠置的位置。如图16B中所示，共用栅电极130的延伸部分可以在器件隔离膜121之上延伸。共用栅电极130的延伸部分可以包括在竖直方向或第三方向(例如，Z方向)上不与覆盖半导体层155叠置的区域。共用栅极接触件CT3可以形成为连接到共用栅电极130的延伸部分。
图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的平面图，图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B分别是图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A的平面图的分别沿着线I-I'和线II-II'截取的剖视图。
图17A至图24B中所示的制造半导体装置的工艺可以被理解为制造图9、图10A和图10B中所示的半导体装置100A的方法内的工艺。具体地，图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A对应于图9的平面图，并且图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B的各个中的两(2)个剖视图分别对应于图10A的剖视图和图10B的剖视图。
参照图17A和图17B，可以在基底110的有源区115和器件隔离膜121上形成共用栅极结构GS。
基底110可以包括硅、锗或硅锗。有源区115可以由器件隔离膜121限定。通过诸如CMP的抛光工艺，有源区115可以具有与器件隔离膜121的上表面基本共面的表面。在一些实施例中，可以在基底110上形成p型或n型阱以及/或者n型或p型杂质区，以形成晶体管。
随后，可以通过在有源区115和器件隔离膜121上顺序地堆叠第一栅极绝缘膜125、共用栅电极130和第二栅极绝缘膜145来形成共用栅极结构GS。第一栅极绝缘膜125和第二栅极绝缘膜145以及共用栅电极130可以包括如前所述的材料。在一些实施例中，共用栅电极130可以具有上对称结构和下对称结构(例如，多晶Si/W/多晶Si)以及/或者可以具有多层结构。在一些实施例中，第一栅极绝缘膜125和第二栅极绝缘膜145可以形成为具有不同的厚度和/或不同的介电层，以具有不同的阈值电压。
接下来，参照图18A和图18B，可以在第二栅极绝缘膜145上形成非晶半导体层155M，并且可以形成第一绝缘层161。第一绝缘层161可以具有通过其使非晶半导体层155M的一部分暴露的开口h。可以在第一绝缘层161上形成金属层175。
在一些实施例中，可以使用MILC工艺来使形成沟道区的单晶层(例如，覆盖半导体层(见图20B中的155))形成。例如，非晶半导体层155M可以包括非晶硅、非晶锗或非晶硅锗。可以形成具有通过其使非晶半导体层155M的一部分暴露的开口h的第一绝缘层161，并且可以在第一绝缘层161上形成金属层175。在该工艺中，可以通过暴露的开口h将可作为金属层175的一部分的金属种子层175S连接到非晶半导体层155M。例如，第一绝缘层161可以包括诸如氧化硅、氮化硅和氮氧化硅的绝缘材料。例如，金属层175可以包括钴(Co)、镍(Ni)或钯(Pd)。在一些实施例中，第一绝缘层161可以保留而不在后续工艺中被去除，以形成最终半导体装置的绝缘部分160的一部分。
接下来，参照图19A和图19B，可以使共用栅极结构GS和非晶半导体层155M图案化。
在该工艺中，可以暴露有源区115的位于图案化的共用栅极结构GS的第一侧和第二侧上的一部分(见图19A)，并且可以将有源区115的暴露部分设置为第一源/漏区(S1和D1)的区域。图案化的非晶半导体层155M与图案化的共用栅极结构GS一起可以具有沿第二方向(例如，Y方向)延伸以与有源区115相交的图案。具体地，共用栅极结构GS(例如，共用栅电极130)可以沿第二方向(例如，Y方向)延伸到器件隔离膜121上。
非晶半导体层155M可以具有与开口h相邻的颈部NP。颈部NP的宽度可以比非晶半导体层155M的与开口h相邻的其余部分的宽度窄。如上所述，颈部NP可以被设置为金属种子层的移动路径，以在MILC工艺中提供结晶方向性。除了非晶半导体层155M之外，待图案化的共用栅极结构GS也可以具有与颈部NP对应的颈部。
接下来，参照图20A和图20B，可以应用使用金属种子层175S的退火工艺以使非晶半导体层155M结晶。
在该退火中，金属种子层175S可以在非晶半导体层155M中移动，以使非晶半导体层155M结晶。结果，可以形成结晶的覆盖半导体层155。可以在相对低的温度(400℃或400℃以下)下执行退火。例如，可以在300℃至400℃的范围内的温度下执行退火。在结晶之后，金属种子层175S可以保留在覆盖半导体层155的一端上。
接下来，参照图21A和图21B，可以在通过第一开口H1a和H1b暴露的有源区115中形成第一源/漏区(S1和D1)。
该工艺可以开始于在图20A和图20B中所示的工艺之后在第一绝缘层161上形成第二绝缘层162以嵌入或填充第一绝缘层161的开口h。随后，可以执行抛光工艺，使得金属层175的一部分以及第一绝缘层161的一部分和第二绝缘层162的一部分被去除。接下来，可以在第一绝缘层161和第二绝缘层162中形成第一开口H1a和H1b以暴露有源区115，并且可以使用离子注入工艺在通过第一开口H1a和H1b暴露的有源区115中形成第一源/漏区(S1和D1)。
接下来，参照图22A和图22B，可以在通过第二开口H2a和H2b暴露的覆盖半导体层155上形成第二源/漏区(S2和D2)。
该工艺可以开始于在图21A和图21B中所示的工艺之后通过在第一绝缘层161和第二绝缘层162上形成第三绝缘层163以嵌入或填充第一开口H1a和H1b来制备绝缘部分160”。随后，可以执行抛光工艺，使得绝缘部分160”的一部分被去除，并且可以在绝缘部分160”上形成第二开口H2a和H2b以暴露覆盖半导体层155。接下来，类似于形成第一源/漏区(S1和D1)的工艺，可以使用离子注入工艺在通过第二开口H2a和H2b暴露的覆盖半导体层155中形成第二源/漏区(S2和D2)。
接下来，参照图23A和图23B，可以部分地蚀刻覆盖半导体层155以暴露共用栅电极130的接触区域CA。
在该工艺中，可以抛光绝缘部分160'，以暴露覆盖半导体层155的上表面。随后，可以通过部分地蚀刻覆盖半导体层155来暴露共用栅电极130的接触区域CA。通过部分蚀刻，还可以去除覆盖半导体层155的其中定位金属种子层175S的其余部分的端部部分。
接下来，参照图24A和图24B，在形成绝缘部分160以对覆盖半导体层155进行覆盖之后，可以在绝缘部分160中形成其中第一源/漏区和第二源/漏区(S1和D1以及S2和D2)以及共用栅电极130的接触区域CA是敞开的接触开口CHA、CHB和CHC。
另外，可以分别在接触开口CHA、CHB和CHC中形成共用栅极接触件CT3、第一源极/漏极接触件CT1a和CT1b以及第二源极/漏极接触件CT2a和CT2b，以制备图9、图10A和图10B中所示的半导体装置100A。共用栅极接触件CT3、第一源极/漏极接触件CT1a和CT1b以及第二源极/漏极接触件CT2a和CT2b可以分别包括接触插塞和围绕接触插塞的阻挡膜。例如，接触插塞可以由W、Cu、Al、其合金或其组合制成。阻挡膜可以包括导电金属氮化物膜，并且可以包括例如TiN、TaN、AlN、WN或其组合。
在上述工艺中，参照MILC工艺的使用描述了形成覆盖半导体层155，但是类似于图6A至图6G和图7A至图7F中所示的工艺，用于上沟道区的覆盖半导体层155可以通过不同的一种或多种工艺形成，并且例如可以通过外延横向过生长(ELO)工艺生长。
图25A、图26A、图27A、图28A、图29A、图30A、图31A和图32A是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的平面图，图25B、图26B、图27B、图28B、图29B、图30B、图31B和图32B分别是图25A、图26A、图27A、图28A、图29A、图30A、图31A和图32A的平面图的分别沿着线I-I'和线II-II'截取的剖视图。
图25A至图32B中所示的制造半导体装置的工艺可以被理解为制造图11、图12A和图12B中所示的半导体装置100B的方法内的工艺。具体地，图25A、图26A、图27A、图28A、图29A、图30A、图31A和图32A对应于图11的平面图，图25B、图26B、图27B、图28B、图29B、图30B、图31B和图32B的各个中的两(2)个剖视图分别对应于图12A的剖视图和图12B的剖视图。
参照图25A和图25B，可以在基底110的有源区115和器件隔离膜121上形成第一栅极绝缘膜125和共用栅电极130，并且可以在共用栅电极130上形成层间绝缘部分141。
可以将层间绝缘部分141形成为使在竖直方向或第三方向(例如，Z方向)上与有源区115叠置的开口区域O1敞开。共用栅电极130与在后续工艺中形成的覆盖半导体层155之间的接触区域(接触区域可以是例如第二沟道区)在第二方向(例如，Y方向)上的宽度可以由层间绝缘部分141设定。另外，共用栅电极130与在后续工艺中形成的第二源/漏区(S2和D2)之间的距离可以通过层间绝缘部分141的厚度来确保。例如，层间绝缘部分141可以包括诸如氧化硅、氮化硅或氮氧化硅的绝缘材料。
接下来，参照图26A和图26B，可以在其上形成有层间绝缘部分141的共用栅电极130上顺序地形成第二栅极绝缘膜145和非晶半导体层155M。
在层间绝缘部分141的开口区域O1中，可以将第二栅极绝缘膜145形成为直接接触共用栅电极130。可以在层间绝缘部分141上设置第二栅极绝缘膜145的一部分。可以在第二栅极绝缘膜145上设置非晶半导体层155M。
随后，参照图27A和图27B，可以在非晶半导体层155M上形成具有经由其使非晶半导体层155M的一部分暴露的开口h的第一绝缘层161，并且可以在第一绝缘层161上形成金属层175。
在一些实施例中，可以使用MILC工艺使形成沟道区的单晶层(即，覆盖半导体层(见图20B中的155))形成。可以形成具有经由其使非晶半导体层155M的一部分暴露的开口h的第一绝缘层161。可以在第一绝缘层161上形成金属层175。可以通过暴露的开口h将可作为金属层175的一部分的金属种子层175S连接到非晶半导体层155M。
接下来，参照图28A和图28B，可以使共用栅极结构GS和非晶半导体层155M图案化，并且可以应用使用金属种子层175S的退火工艺来使非晶半导体层155M结晶。
在该图案化工艺中，类似于参照图19A和图19B描述的工艺，可以暴露有源区115的位于图案化的共用栅极结构GS的第一侧和第二侧上的一部分。可以将有源区115的暴露部分设置为用于第一源/漏区(S1和D1)的区域。非晶半导体层155M可以具有与开口h相邻的颈部NP。颈部MP的宽度可以比非晶半导体层155M的其余部分的宽度窄。
随后，可以应用退火工艺。在该退火工艺中，金属种子层175S可以在非晶半导体层155M中移动，以使非晶半导体层155M结晶，从而形成覆盖半导体层155。在退火完成之后，金属种子层175S可以保留在覆盖半导体层155的一端上。
接下来，参照图29A和图29B，可以在通过第一开口H1a和H1b暴露的有源区115中形成第一源/漏区(S1和D1)。
可以通过在图28A和图28B中所示的工艺之后在第一绝缘层161上形成第二绝缘层162以嵌入或填充第一绝缘层161的开口h并且在第一绝缘层161和第二绝缘层162中形成第一开口H1a和H1b以暴露有源区115来执行该工艺。接下来，可以使用离子注入工艺在通过第一开口H1a和H1b暴露的有源区115中形成第一源/漏区(S1和D1)。
接下来，参照图30A和图30B，可以在通过第二开口H2a和H2b暴露的覆盖半导体层155上形成第二源/漏区(S2和D2)。
可以通过在图29A和图29B中所示的工艺之后通过形成另一绝缘层以嵌入或填充第一开口H1a和H1b来制备绝缘部分160”并且在执行抛光工艺之后在绝缘部分160”上形成第二开口H2a和H2b以暴露覆盖半导体层155来执行该工艺。接下来，可以使用离子注入工艺在通过第二开口H2a和H2b暴露的覆盖半导体层155中形成第二源/漏区(S2和D2)。
接下来，参照图31A和图31B，可以部分地蚀刻覆盖半导体层155以暴露共用栅电极130的接触区域CA。
在该工艺中，可以抛光绝缘部分160'以暴露覆盖半导体层155的上表面。随后，可以通过部分地蚀刻覆盖半导体层155来暴露共用栅电极130的接触区域CA。通过部分蚀刻，还可以去除覆盖半导体层155的其中定位金属种子层175S的其余部分的端部部分。
接下来，参照图32A和图32B，在形成绝缘部分160以对覆盖半导体层155进行覆盖之后，可以在绝缘部分160中形成其中第一源/漏区和第二源/漏区(S1和D1以及S2和D2)以及共用栅电极130的接触区域CA是敞开的接触开口CHA、CHB和CHC。
另外，返回参照图11、图12A和图12B，可以分别在接触开口CHA、CHB和CHC中形成共用栅极接触件CT3、第一源极/漏极接触件CT1a和CT1b以及第二源极/漏极接触件CT2a和CT2b，以制备图11、图12A和图12B中所示的半导体装置100B。
图33A、图34A、图35A、图36A、图37A、图38A、图39A和图40A是根据本发明构思的一些实施例的制造半导体装置的方法的主要工艺的平面图，图33B、图34B、图35B、图36B、图37B、图38B、图39B和图40B分别是图33A、图34A、图35A、图36A、图37A、图38A、图39A和图40A的平面图的分别沿着线I-I'和线II-II'截取的剖视图。
图33A至图40B中所示的制造半导体装置的工艺可以被理解为制造图15、图16A和图16B中所示的半导体装置100D的方法内的工艺。具体地，图33A、图34A、图35A、图36A、图37A、图38A、图39A和图40A对应于图15的平面图，图33B、图34B、图35B、图36B、图37B、图38B、图39B和图40B的各个中的两(2)个剖视图分别对应于图16A的剖视图和图16B的剖视图。
参照图33A和图33B，可以在基底110上形成由器件隔离膜121限定的有源区115，并且可以在器件隔离膜121的一部分和有源区115中形成凹进RS。随后，可以在有源区115的定位在凹进RS周围的上端上形成第一源/漏区(S1和D1)。
接下来，参照图34A和图34B，可以在其中形成凹进RS的有源区115和器件隔离膜121上形成第一栅极绝缘膜125和共用栅电极130，并且如图34A和图34B中所示，可以在共用栅电极130上形成层间绝缘层141'。
第一栅极绝缘膜125和共用栅电极130可以布置在凹进RS中，并且还可以延伸到定位在凹进RS周围的有源区115和器件隔离膜121上。层间绝缘层141'可以形成在共用栅电极130上。在一些实施例中，层间绝缘层141'可以具有平坦的上表面。
如图35A和图35B中所示，可以在层间绝缘层141'上形成具有与有源区115叠置的开口区域O1的掩模图案M，并且可以通过使用掩模图案M进行蚀刻来形成层间绝缘部分141。可以通过层间绝缘部分141的厚度来确保共用栅电极130与在后续工艺中形成的第二源/漏区(S2和D2)之间的距离。通过利用各向异性蚀刻执行蚀刻工艺，第一源/漏区(S1和D1)与在后续步骤中(在图35B中的右剖视图中的倾斜方向上)形成的覆盖半导体层155之间的距离可以另外增大。
接下来，参照图36A和图36B，可以在其上形成有层间绝缘部分141的共用栅电极130上顺序地形成第二栅极绝缘膜145和非晶半导体层155M。
在层间绝缘部分141的开口区域O1中，可以将第二栅极绝缘膜145形成为直接接触共用栅电极130。第二栅极绝缘膜145的一部分可以位于层间绝缘部分141上。非晶半导体层155M可以位于第二栅极绝缘膜145上。
接下来，参照图37A和图37B，可以在非晶半导体层155M上形成具有通过其使非晶半导体层155M的一部分暴露的开口h的第一绝缘层161，并且可以在第一绝缘层161上形成金属层175。
在一些实施例中，可以使用MILC工艺来使形成沟道区的单晶层(单晶层可以是例如覆盖半导体层(见图20B中的155))形成。可以形成具有通过其使非晶半导体层155M的一部分暴露的开口h的第一绝缘层161，并且可以在第一绝缘层161上形成金属层175。可以通过暴露的开口h将可作为金属层175的一部分的金属种子层175S连接到非晶半导体层155M。
接下来，参照图38A和图38B，可以使共用栅极结构GS和非晶半导体层155M图案化，并且可以应用使用金属种子层175S的退火工艺来使非晶半导体层155M结晶。
在该图案化中，类似于参照图19A和图19B描述的工艺，可以暴露有源区115的位于图案化的共用栅极结构GS的第一侧和第二侧上的一部分。可以将有源区115的暴露部分设置为第一源/漏区(S1和D1)的区域。非晶半导体层155M可以具有与开口h相邻的颈部NP。颈部NP的宽度可以比非晶半导体层155M的其余部分的宽度窄。随后，可以应用退火工艺。在该退火中，金属种子层175S可以在非晶半导体层155M中移动以使非晶半导体层155M结晶，从而形成覆盖半导体层155。在退火完成之后，金属种子层175S可以保留在覆盖半导体层155的一端上。
接下来，参照图39A和图39B，可以部分地蚀刻覆盖半导体层155以暴露共用栅电极130的接触区域CA。
在该工艺中，可以抛光绝缘部分160”，以暴露覆盖半导体层155的上表面。随后，如由H1a所指示的，可以通过部分地蚀刻覆盖半导体层155来暴露共用栅电极130的接触区域CA。在一些实施例中，在暴露接触区域CA的工艺中，可以去除覆盖半导体层155的其中定位颈部NP的部分。另外，通过部分蚀刻，还可以去除覆盖半导体层155的其中定位金属种子层175S的其余部分的端部部分(由H1b指示)。
接下来，参照图40A和图40B，可以在通过第二开口H2a和H2b暴露的覆盖半导体层155上形成第二源/漏区(S2和D2)，可以形成绝缘部分160以对覆盖半导体层155进行覆盖，并且可以在绝缘部分160中形成其中第一源/漏区和第二源/漏区(S1和D1以及S2和D2)以及共用栅电极130的接触区域CA是敞开的接触开口CHA、CHB和CHC。
另外，可以分别在接触开口CHA、CHB和CHC中形成共用栅极接触件CT3、第一源极/漏极接触件CT1a和CT1b以及第二源极/漏极接触件CT2a和CT2b，以制备图15、图16A和图16B中所示的半导体装置100D。
上晶体管的沟道区的面积和下晶体管的沟道区的面积可以进行各种改变，在一些实施例中，用于共用栅电极的栅极接触件的位置也可以被改变。
图41是示出根据本发明构思的一些实施例的半导体装置的平面图，图42A和图42B是图41的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图41、图42A和图42B，除了绝缘部分60可以用于使第一半导体层15的有源区15A具有相对小的面积之外，根据一些实施例的半导体装置10D可以被理解为类似于图3A和图3B中所示的半导体装置10B。除非另外说明，否则可以将参照图41、图42A和图42B中所示的半导体装置10D描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在一些实施例中，绝缘部分60可以设置在共用栅电极30的侧表面上，而不是设置在有源区15A的侧表面上。如此，与图3B中所示的半导体装置10B相比，第一半导体层15的第一沟道区的面积可以减小了共用栅电极30的侧表面的面积。
图43是示出根据本发明构思的一些实施例的半导体装置的平面图，图44A和图44B是图43的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图43、图44A和图44B，除了通过使用绝缘部分60另外调节第二半导体层55的沟道面积并且接触件的数量和布置不同之外，根据一些实施例的半导体装置10E可以被理解为类似于图41、图42A和图42B中所示的半导体装置10D。除非另外说明，否则可以将参照参照图43、图44A和图44B中所示的半导体装置10E描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在一些实施例中，如图43中所示，用于第一源/漏区和第二源/漏区(S1和D1以及S2和D2)的第一源极/漏极接触件CT1a和CT1b以及第二源极/漏极接触件CT2a和CT2b可以沿第一方向(例如，X方向)一个接一个地布置。如图43和图44B中所示，共用栅电极30可以在与第一方向(例如，X方向)不同的第二方向(例如，Y方向)上具有延伸部分30E。延伸部分30E可以提供其中部分地去除了第二栅极绝缘膜45的接触区域CA。共用栅极接触件CT3可以穿过绝缘部分60以连接到延伸部分30E。
此外，在一些实施例中，由于第一栅极绝缘膜25和第二栅极绝缘膜45以及第一半导体层15可以代替共用栅电极30设置在第二半导体层55的侧表面上，所以与图42A中所示的半导体装置10D相比，第二半导体层55的第二沟道区的面积可以减小了第二半导体层55的侧表面的面积。
图45是示出根据本发明构思的一些实施例的半导体装置的平面图，图46A和图46B是图45的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
参照图45、图46A和图46B，除了通过使用绝缘部分60另外调节第一半导体层15的沟道区和第二半导体层55的沟道区并且共用栅极接触件CT3的布置不同之外，根据一些实施例的半导体装置10F可以被理解为类似于图4、图5A和图5B中所示的半导体装置10C。除非另外说明，否则可以将参照图45、图46A和图46B中所示的半导体装置10F描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在一些实施例中，与图4中所示的半导体装置10C不同，共用栅极接触件CT3可以位于共用栅电极30的与第一源极/漏极接触件CT1a和CT1b相邻的暴露区域中。
如图46B中所示，绝缘部分60可以设置到共用栅电极30的侧表面和共用栅电极30的与其侧表面相邻的下表面的一部分上，并且第一半导体层15的第一沟道区的面积可以进一步减小了绝缘部分60的侧表面的面积和绝缘部分60的下表面的该部分的面积。由于第一栅极绝缘膜25和第二栅极绝缘膜45以及绝缘部分60代替共用栅电极30设置在第二半导体层55的侧表面上，所以第二半导体层55的第二沟道区的面积可以减小了第二半导体层55的侧表面的面积。
图47是示出根据本发明构思的一些实施例的半导体装置的平面图，图48A和图48B是图47的半导体装置的分别沿着线I-I'和线II-II'截取的剖面侧视图。
除了凹进RS的结构不同并且共用栅极接触件CT3的数量和布置不同之外，根据一些实施例的半导体装置10G可以被理解为类似于图45、图46A和图46B中所示的半导体装置10F。除非另外说明，否则可以将参照图47、图48A和图48B中所示的半导体装置10G描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在一些实施例中，如图47和图48B中所示，共用栅电极30可以具有呈L形状的延伸部分30E。延伸部分30E可以提供其中部分地去除了第二栅极绝缘膜45接触区域CA。共用栅极接触件CT3可以穿过绝缘部分60以连接到延伸部分30E。另外，当从线I-I'的剖视图观察时，在该实施例中引入的凹进RS可以具有台阶差ST。
在一些实施例中，如图47、图48A和图48B中所示，示出了其中上晶体管和下晶体管一个接一个地布置的一种形式，但是上晶体管和下晶体管中的至少一个可以以各种形式配置。
图49A至图49D以及图50A至图50C是示出根据本发明构思的各种实施例的半导体装置的平面图。图49A至图49D中所示的实施例示出了上晶体管和下晶体管的电流方向平行的情况，图50A至图50C中所示的实施例示出了上晶体管和下晶体管的电流方向垂直或几乎垂直的情况。
参照图49A，根据一些实施例的半导体装置200A可以包括沿第一方向(例如，X方向)布置的三个堆叠单元。可以将三个堆叠单元中的每个理解为图1中所示的半导体装置10A。
半导体装置200A可以包括第一半导体层15、沿第一方向(例如，X方向)布置在第一半导体层15上的三个共用栅极结构(例如，三个共用栅电极30A、30B和30C)以及分别布置在三个共用栅极结构上的三个第二半导体层55A、55B和55C。三个共用栅极结构可以分别包括第一栅极绝缘膜25A、25B和25C、共用栅电极30A、30B和30C以及第二栅极绝缘膜45A、45B和45C。
半导体装置200A可以包括分别布置在三个第二半导体层55A、55B和55C中的三对第二源/漏区以及沿第一方向布置在第一半导体层15中的多个第一源/漏区。在这种情况下，如图49A中所示，多个第一源/漏区之中的定位在多个共用栅极结构之间的第一源/漏区可以由相邻的第一沟道区SD1共用。例如，多个第一源极/漏极接触件CT1a、CT1b和CT1之中的定位在多个共用栅极结构之间的第一源极/漏极接触件CT1可以由两个相邻的第一沟道区SD1共用。多个共用栅极结构以及三个第二半导体层55A、55B和55C可以根据第一源/漏区的布置方向被布置。
参照图49B，根据一些实施例的半导体装置200B可以包括沿第二方向(例如，Y方向)布置的三个堆叠单元。可以将三个堆叠单元中的每个理解为图1中所示的半导体装置10A。
半导体装置200B可以包括第一半导体层15、沿第二方向(例如，Y方向)布置在第一半导体层15上的三个共用栅极结构(例如，三个共用栅电极30A、30B和30C)以及分别布置在三个共用栅极结构上的三个第二半导体层55A、55B和55C。半导体装置200B可以包括三对第一源/漏区和三对第二源/漏区。
参照图49C，根据一些实施例的半导体装置200C可以包括第一半导体层15、布置在第一半导体层15上的共用栅电极30以及沿第二方向(例如，Y方向)分别布置在共用栅电极30上的三个第二半导体层55A、55B和55C。在一些实施例中，可以将有助于第一(下)沟道区的第一栅极绝缘膜25设置为一(1)个栅极绝缘膜，并且可以将有助于第二(上)沟道区的第二栅极绝缘膜45A、45B和45C设置为三(3)个栅极绝缘膜。
半导体装置200C可以包括沿第一方向布置在第一半导体层15中的第一源/漏区(例如，一对第一源极/漏极接触件CT1a和CT1b)以及分别布置在三个第二半导体层55A、55B和55C上的三对第二源/漏区(例如，三对第二源极/漏极接触件CT2a和CT2b)。
如此，根据一些实施例的半导体装置200C可以包括共用一个共用栅电极30的下晶体管和三个上晶体管。
参照图49D，根据一些实施例的半导体装置200D可以包括沿第二方向(例如，Y方向)布置的两个第一半导体层15A和15B、设置在第一半导体层15A和15B之上的共用栅电极30以及沿第二方向(例如，Y方向)布置在共用栅电极30上的三个第二半导体层55A、55B和55C。在一些实施例中，可以将有助于第一(下)沟道区的第一栅极绝缘膜25设置为一(1)个栅极绝缘膜，并且可以将有助于第二(上)沟道区的第二栅极绝缘膜45A、45B和45C设置为三(3)个栅极绝缘膜。
半导体装置200D可以包括分别布置在两个第一半导体层15A和15B中的两对第一源/漏区(例如，两对第一源极/漏极接触件CT1a和CT1b)以及分别布置在三个第二半导体层55A、55B和55C上的三对第二源/漏区(例如，三对第二源极/漏极接触件CT2a和CT2b)。
如此，根据一些实施例的半导体装置200D可以包括在竖直方向上共用一个共用栅电极30的两个下晶体管和三个上晶体管。
参照图50A，根据一些实施例的半导体装置200E可以包括沿第一方向(例如，X方向)布置的三个堆叠单元。三个堆叠单元中的每个可以对应于图4中所示的半导体装置10C。
半导体装置200E可以包括第一半导体层15、沿第一方向(例如，X方向)布置在第一半导体层15上的三个共用栅极结构(例如，三个共用栅电极30A、30B和30C)以及分别布置在三个共用栅极结构上的三个第二半导体层55A、55B和55C。三个共用栅极结构可以分别包括第一栅极绝缘膜25A、25B和25C、共用栅电极30A、30B和30C以及第二栅极绝缘膜45A、45B和45C。
同样在一些实施例中，类似于图49A中所示的半导体装置，多个第一源极/漏极接触件CT1a、CT1b和CT1之中的定位在多个共用栅极结构之间的第一源极/漏极接触件CT1可以由两个相邻的第一沟道区SD1共用。
参照图50B，根据一些实施例的半导体装置200F可以包括沿第二方向(例如，Y方向)布置的四个第一半导体层15A、15B、15C和15D、在第一半导体层15A、15B、15C和15D之上的共用栅电极30以及在共用栅电极30之上的第二半导体层55。在一些实施例中，可以将有助于第一(下)沟道区的第一栅极绝缘膜25设置为一(1)个栅极绝缘膜，并且也可以将有助于第二(上)沟道区的第二栅极绝缘膜45设置为一(1)个栅极绝缘膜。
半导体装置200F可以包括布置在四个第一半导体层15A、15B、15C和15D中的每个中的四对第一源/漏区(例如，四对第一源极/漏极接触件CT1a和CT1b)以及沿第二方向(例如，Y方向)布置在第二半导体层55中的一对第二源/漏区(例如，一对第二源极/漏极接触件CT2a和CT2b)。
如此，根据一些实施例的半导体装置200F可以包括共用一个共用栅电极30的四个下晶体管和一个上晶体管。
参照图50C，根据一些实施例的半导体装置200G可以包括第一半导体层15、位于第一半导体层15上的共用栅电极30以及沿第一方向(例如，X方向)布置在共用栅电极30上的两个第二半导体层55A和55B。在一些实施例中，可以将有助于第一(下)沟道区的第一栅极绝缘膜25设置为一(1)个栅极绝缘膜，并且可以将有助于第二(上)沟道区的第二栅极绝缘膜45A和45B设置为两(2)个栅极绝缘膜。
半导体装置200G可以包括沿第一方向(例如，X方向)布置在第一半导体层15上的一对第一源/漏区(例如，一对第一源极/漏极接触件CT1a和CT1b)以及沿第二方向(例如，Y方向)布置在第二半导体层55A和55B中的两对第二源/漏区(例如，两对第二源极/漏极接触件CT2a和CT2b)。
如此，根据该实施例的半导体装置200G可以包括共用一个共用栅电极30的一个下晶体管和两个上晶体管。
在下文中，将描述使用根据本发明构思的半导体装置实现电路结构的各种示例。
图51A示出了CMOS反相器电路，图51B和图51C分别是实现图51A的电路的半导体装置的布局。
首先，参照图51B，根据一些实施例的半导体装置可以包括(作为示例)图9或11中所示的半导体装置，其中，半导体装置可以包括共用一个共用栅电极130的第一晶体管和第二晶体管。第一(下)晶体管可以包括沿第一方向延伸的有源区115、第一栅极绝缘膜(图9和图11中的125)和共用栅电极130，并且第二(上)晶体管可以包括沿第二方向延伸的覆盖半导体层155、第二栅极绝缘膜(图9和图11中的145)和共用栅电极130。
如图51B中所示，第一晶体管和第二晶体管可以通过第一金属布线至第四金属布线M1、M2、M3和M4连接，以配置图51A的反相器电路。第一金属布线M1可以将第一晶体管和第二晶体管的共用栅电极130与输入端子Vin连接，第三金属布线M3可以将第一晶体管的漏极D1与Vdd连接，并且第二金属布线M2可以将第二晶体管的源极S2与GND连接。另外，第四金属布线M4可以将第一晶体管的源极S1和第二晶体管的漏极D2两者连接到输出端子Vout。
参照图51C，根据一些实施例的半导体装置可以包括(作为示例)图13或15中所示的半导体装置，其中，半导体装置可以包括共用一个共用栅电极130的第一晶体管和第二晶体管。第一(下)晶体管可以包括沿第一方向延伸的有源区115、第一栅极绝缘膜(图13和图15中的125)和共用栅电极130，并且第二(上)晶体管可以包括沿第二方向延伸的覆盖半导体层155、第二栅极绝缘膜(图13和图15中的145)和共用栅电极130。如图51C中所示，第一晶体管和第二晶体管可以通过第一金属布线至第四金属布线M1、M2、M3和M4连接，以配置图51A的反相器电路。
图52A示出了CMOS锁存电路，图52B和图52C分别是实现图52A的电路的半导体装置的布局。
图53A、图53B、图54A和图54B是示出根据本发明构思的一些实施例的各种3D半导体装置的透视图。
参照图53A，根据一些实施例的半导体装置300A可以包括：基底310，具有沿第二方向(例如，Y方向)延伸的有源鳍315；栅极结构，具有第一栅极绝缘膜325和共用栅电极330，与有源鳍315相交，沿第一方向(例如，X方向)延伸，并且顺序地布置在有源鳍315的一部分上；以及第一源/漏区(S1和D1)，定位在有源鳍315的第一侧和第二侧上。有源鳍315可以由器件隔离膜321限定。
另外，半导体装置300A可以包括与栅极结构叠置并且位于共用栅电极330上的第二栅极绝缘膜345、位于第二栅极绝缘膜345上的覆盖半导体层355以及位于覆盖半导体层355的第一侧和第二侧上的第二源/漏区(S2和D2)。第二栅极绝缘膜345和覆盖半导体层355可以沿第一方向(例如，X方向)延伸。例如，第一源/漏区(S1和D1)和第二源/漏区(S2和D2)可以沿彼此垂直或几乎垂直的方向布置。
在一些实施例中，形成在有源鳍315中的第一沟道区可以具有三维沟道结构，并且形成在覆盖绝缘层355中的第二沟道区可以具有平面沟道结构。
参照图53B，除了覆盖半导体层355的一部分和共用栅电极330可以在竖直方向或第三方向(例如，Z方向)上间隔开之外，根据一些实施例的半导体装置300B可以被理解为类似于图53A中所示的半导体装置300A。除非另外说明，否则可以将参照图53B中所示的半导体装置300B描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在根据一些实施例的半导体装置300B中，覆盖半导体层355的第二源/漏区(S2和D2)和共用栅电极330可以在竖直方向(例如，Z方向)上间隔开。第二源/漏区(S2和D2)可以定位在比第二沟道区高一定间隔L的水平上。该一定间隔L可以由层间绝缘部分(未示出)填充。
参照图54A，除了覆盖半导体层355延伸所沿的方向不同之外，根据一些实施例的半导体装置300C可以被理解为类似于图53A中所示的半导体装置300A。除非另外说明，否则可以将参照图54A中所示的半导体装置300C描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在一些实施例中，第二栅极绝缘膜345和覆盖半导体层355可以沿第二方向(例如，Y方向)延伸。例如，第一源/漏区(S1和D1)和第二源/漏区(S2和D2)可以沿同一方向(例如，X方向)布置。
参照图54B，除了覆盖半导体层355的一部分和共用栅电极330可以在竖直方向(例如，Z方向)上间隔开之外，根据一些实施例的半导体装置300D可以被理解为类似于图52C中所示的半导体装置300C。除非另外说明，否则可以将参照图54B中所示的半导体装置300D描述的组件理解为表示与类似编号的以及先前已描述的组件相同或类似的组件。
在根据一些实施例的半导体装置300D中，覆盖半导体层355的第二源/漏区(S2和D2)和共用栅电极330可以在竖直方向或第三方向(例如，Z方向)上间隔开。第二源/漏区(S2和D2)可以定位在比第二沟道区高一定间隔的水平上。该一定间隔可以由层间绝缘部分(未示出)填充。
根据本发明构思的一些实施例，可以通过采用在竖直方向上堆叠并共用栅电极的多个晶体管(例如，下晶体管和上晶体管)来减小半导体装置的尺寸。
本发明构思的各种优点和效果不限于在此明确描述的那些优点和效果，并且在描述本发明构思的具体实施例的过程中可以被更容易地理解。
尽管在此已经示出并描述了实施例的一些示例，但是本领域技术人员将清楚的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，具有由器件隔离膜限定的有源区，所述有源区提供第一沟道区；
第一源/漏区，位于所述第一沟道区的第一侧和第二侧上的所述有源区中；
栅极结构，具有顺序地布置在所述有源区上的第一栅极绝缘膜、共用栅电极和第二栅极绝缘膜；
覆盖半导体层，位于所述第二栅极绝缘膜上并且与所述有源区电分离，以提供第二沟道区；
第二源/漏区，位于所述第二沟道区的第一侧和第二侧上的所述覆盖半导体层中；
第一源极/漏极接触件和第二源极/漏极接触件，分别连接到所述第一源/漏区和所述第二源/漏区；以及
共用栅极接触件，连接到所述共用栅电极。
2.根据权利要求1所述的半导体装置，其中，所述第二沟道区的至少一部分在垂直于所述基底的上表面的方向上与所述第一沟道区叠置。
3.根据权利要求1所述的半导体装置，其中，所述有源区的上表面具有凹进，并且其中，所述第一栅极绝缘膜和所述共用栅电极布置在所述凹进中。
4.根据权利要求3所述的半导体装置，其中，所述第二栅极绝缘膜和所述覆盖半导体层布置在所述凹进中。
5.根据权利要求1所述的半导体装置，其中，所述有源区的上表面具有基本平坦的上表面，并且其中，所述第一栅极绝缘膜位于所述有源区的所述平坦的上表面上。
6.根据权利要求1所述的半导体装置，其中，所述第二源/漏区的布置方向与所述第一源/漏区的布置方向垂直。
7.根据权利要求1所述的半导体装置，其中，所述第二源/漏区的布置方向基本平行于所述第一源/漏区的布置方向。
8.根据权利要求1所述的半导体装置，其中，所述第一源极/漏极接触件、所述第二源极/漏极接触件和所述共用栅极接触件中的至少一者包括多个接触件。
9.根据权利要求1所述的半导体装置，其中，所述共用栅电极包括当在平面图中观察时位于所述有源区与所述覆盖半导体层之间的暴露区域，并且
其中，所述共用栅极接触件连接到所述共用栅电极的所述暴露区域。
10.一种半导体装置，所述半导体装置包括：
第一半导体层，具有第一沟道区；
第一源/漏区，位于所述第一沟道区的第一侧和第二侧上的所述第一半导体层中；
栅极结构，包括顺序地布置在所述第一沟道区上的第一栅极绝缘膜、共用栅电极和第二栅极绝缘膜；
第二半导体层，位于所述第二栅极绝缘膜上并与所述第一半导体层电分离，以提供第二沟道区；以及
第二源/漏区，位于所述第二沟道区的第一侧和第二侧上的所述第二半导体层中。
11.根据权利要求10所述的半导体装置，其中，所述栅极结构包括布置在所述第一半导体层上的多个栅极结构，其中，所述第二半导体层包括分别位于所述多个栅极结构上的多个第二半导体层，并且其中，所述第二源/漏区包括分别位于所述多个第二半导体层中的多个第二源/漏区。
12.根据权利要求11所述的半导体装置，其中，所述第一源/漏区包括多个第一源/漏区。
13.根据权利要求12所述的半导体装置，其中，所述多个栅极结构和所述多个第二半导体层根据所述第一源/漏区的布置方向被布置，并且
其中，所述多个第一源/漏区之中的第一源/漏区定位在所述多个栅极结构之间，并且由相邻的第一沟道区共用。
14.根据权利要求10所述的半导体装置，其中，所述第二半导体层包括布置在所述栅极结构上的多个第二半导体层，并且其中，所述第二源/漏区包括分别位于所述多个第二半导体层中的多个第二源/漏区。
15.根据权利要求10所述的半导体装置，其中，所述第一半导体层包括多个第一半导体层，并且其中，所述栅极结构位于所述多个第一半导体层之上，并且
其中，所述第一源/漏区包括分别位于所述多个第一半导体层中的多个第一源/漏区。
16.根据权利要求15所述的半导体装置，其中，所述第二半导体层包括位于所述栅极结构上的多个第二半导体层，并且
其中，所述第二源/漏区包括分别位于所述多个第二半导体层中的多个第二源/漏区。
17.一种半导体装置，所述半导体装置包括：
基底，具有沿第一方向延伸并提供第一沟道区的有源鳍；
栅极结构，具有与所述有源鳍垂直以沿第二方向延伸并且顺序地设置在所述有源鳍的一部分上的第一栅极绝缘膜和共用栅电极；
第一源/漏区，位于所述第一沟道区的第一侧和第二侧上的所述有源鳍中；
第二栅极绝缘膜，与所述栅极结构叠置并且位于所述共用栅电极上；
覆盖半导体层，位于所述第二栅极绝缘膜上并提供第二沟道区；以及
第二源/漏区，位于所述第二沟道区的第一侧和第二侧上的所述覆盖半导体层中。
18.根据权利要求17所述的半导体装置，其中，所述第一沟道区的所述第一侧和所述第二侧位于所述第一沟道区的在所述第一方向上的彼此相对的侧上，并且其中，所述第二沟道区的所述第一侧和所述第二侧位于所述第二沟道区的在所述第一方向上的彼此相对的侧上。
19.根据权利要求17所述的半导体装置，其中，所述第一沟道区的所述第一侧和所述第二侧位于所述第一沟道区的在所述第一方向上的彼此相对的侧上，并且其中，所述第二沟道区的所述第一侧和所述第二侧位于所述第二沟道区的在垂直于所述第一方向的所述第二方向上的彼此相对的侧上。
20.根据权利要求17所述的半导体装置，所述半导体装置还包括位于所述栅极结构与所述覆盖半导体层的所述第二源/漏区之间的层间绝缘部分，
其中，所述第二源/漏区通过所述层间绝缘部分定位在比所述第二沟道区的水平高的水平上。
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