KR100733211B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트라인 콘택홀 하부의 선폭은 유지하고 상부의 선폭을 크게 하여 상기 비트라인 콘택홀의 에스팩트 비(Aspect ratio)를 줄여 티타늄 및 티타늄질화막으로 형성하는 배리어층의 증착 균일도를 높임으로써 웨이퍼 내 비트라인 콘택홀 P+/N+의 저항값 균일도를 향상시켜 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.

도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트라인 콘택홀 하부의 선폭은 유지하고 상부의 선폭을 크게 하여 상기 비트라인 콘택홀의 에스팩트 비(Aspect ratio)를 줄여 티타늄 및 티타늄질화막으로 형성하는 배리어층의 증착 균일도를 높임으로써 웨이퍼 내 비트라인 콘택홀 P+/N+의 저항값 균일도를 향상시켜 소자의 특성을 향상시키는 기술을 개시한다.

도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.

도 1a를 참조하면, 소자분리막(20)이 구비된 반도체 기판(10) 상부에 고농도 BPSG막인 제1층간절연막(30) 및 저농도 BPSG막인 제2층간절연막(40)을 순차적으로 형성하고, 비트라인 콘택홀을 정의하는 감광막 패턴(50)을 형성한다.

도 1b를 참조하면, 감광막 패턴(50)을 마스크로 제1및 제2층간절연막(40, 50)을 식각하여 비트라인 콘택홀(60)을 형성한다.

도 1c를 참조하면, 비트라인 콘택홀(60)을 포함하는 전면에 티타늄 및 티타늄질화막의 배리어층(70)을 형성한다.

도 1d를 참조하면, 비트라인 콘택홀(60)을 텅스텐층으로 매립하여 비트라인(80)을 형성한다.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 비트라인과 P+ 또는 N+ 활성영역과의 콘택 저항은 배리어층 증착 조건에 따라 변하게 되는데 비트라인 콘택홀을 형성하는 공정에서 상기 비트라인 콘택홀 상부의 선폭과 하부의 선폭 및 콘택홀의 높이에 따라 P+ 또는 N+의 저항값이 변하게 된다. 특히, 비트라인 콘택홀의 선폭과 높이의 비율인 에스팩트 비(Aspect Ratio)가 중요한 역할을 하게 되는데 상기 비트라인 콘택홀 하부에서 스텝 커버리지(Step Coverage)가 좋지 않은 티타늄 및 티타늄질화막의 증착 정도가 달라지기 때문에 상기 비트라인 콘택홀 선폭이 균일하게 형성되지 않으며, P+ 또는 N+의 저항값의 균일도가 악화되는 문제점이 있다.

상기 문제점을 해결하기 위하여, 비트라인 콘택홀 하부의 선폭은 유지하고 상부의 선폭을 크게 하여 상기 비트라인 콘택홀의 에스팩트 비(Aspect ratio)를 줄여 티타늄 및 티타늄질화막으로 형성하는 배리어층의 증착 균일도를 높임으로써 웨 이퍼 내 비트라인 콘택홀 P+/N+의 저항값 균일도를 향상시켜 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 상부에 고농도의 BPSG 막인 제 1 층간절연막과 저농도의 BPSG 막인 제 2 층간절연막을 적층하는 단계;
상기 제2층간절연막 및 소정 깊이의 제1층간절연막을 식각하여 콘택홀 예정 영역을 형성하는 단계;
상기 제1 및 제2 층간절연막 상부에 하드마스크층을 형성하는 단계;
상기 하드마스크층을 마스크로 상기 제2층간절연막을 등방성 식각하여 상기 콘택홀 예정 영역을 측면으로 확장시키고 상기 하드마스크층을 제거하는 단계;
상기 제1층간절연막을 더 식각하여 비트라인 콘택홀을 형성하는 단계;
상기 비트라인 콘택홀을 포함하는 전면에 배리어층을 형성하는 단계; 및
상기 비트라인 콘택홀을 매립하는 금속층을 형성하는 단계를 포함하는 것과,
상기 하드마스크층 형성 단계는 상기 콘택홀 예정 영역을 포함하는 전면에 하드마스크층 물질층을 형성하는 단계; 및 클리닝 공정을 수행하여 콘택홀 예정 영역 측벽의 하드마스크 물질층을 제거하여 제1 및 제2층간절연막 상부에 하드마스크층을 형성하는 단계를 포함하는 것과, 상기 하드마스크 물질층은 폴리실리콘층 또는 탄소층으로 형성하는 것과,
상기 비트라인 콘택홀 형성 단계는 콘택홀 예정 영역의 선폭을 가지는 감광막 패턴을 형성하고 이를 마스크로 식각 공정을 수행하는 것과,

상기 비트라인 콘택홀은 제2층간절연막상의 상부 선폭은 크고, 제1층간절연막상의 하부 선폭은 작게 형성되는 것과,

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상기 배리어층은 티타늄 및 티타늄질화막으로 형성하는 것과,

상기 금속층은 텅스텐으로 형성하는 것을 특징으로 한다.

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이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.

도 2a를 참조하면, 소자분리막(110)이 구비된 반도체 기판(100) 상부에 고농도 BPSG막인 제1층간절연막(120) 및 저농도 BPSG막인 제2층간절연막(130)을 순차적으로 형성하고, 비트라인 콘택홀을 정의하는 제1감광막 패턴(140)을 형성한다.

도 2b를 참조하면, 제1감광막 패턴(140)을 마스크로 제2층간절연막(130) 및 소정깊이의 제1층간절연막(120)을 식각하여 콘택홀 예정 영역(150)을 형성한다.

도 2c를 참조하면, 콘택홀 예정 영역(150)을 포함하는 전면에 하드마스크층 물질층(미도시)을 형성하고 클리닝 공정을 수행하여 콘택홀 예정 영역(150) 측벽의 하드마스크 물질층(미도시)을 제거하여 제1 및 제2층간절연막(120, 130) 상부에만 하드마스크층(160)이 형성되도록 한다.

여기서, 상기 하드마스크 물질층은 스텝 커버리지(Step Coverage) 특성이 좋지 않은 물질인 폴리실리콘층 또는 탄소층으로 형성하는 것이 바람직하다.

도 2d를 참조하면, 하드마스크층(160)을 마스크로 제2층간절연막(130)을 등방성 식각하여 콘택홀 예정 영역(150)을 측면으로 확장시키고 하드마스크층(160)을 제거한다.

도 2e를 참조하면, 제1감광막 패턴(도 2a의 '140') 형성시 사용된 노광 마스크를 사용하여 콘택홀 예정 영역(150)을 노출시키는 제2감광막 패턴(170)을 형성한다.

도 2f 및 도 2g를 참조하면, 제2감광막 패턴(170)을 마스크로 제1층간절연막(120)을 식각하여 비트라인 콘택홀(180)을 형성하고, 제2감광막 패턴(170)을 제거한다.

이때, 비트라인 콘택홀(180)은 제2층간절연막(130)상의 상부 콘택홀 선폭은 크고, 제1층간절연막(120)상의 하부 콘택홀 선폭은 상기 상부 콘택홀에 비해 작게 형성되는 것이 바람직하다.

도 2h를 참조하면, 비트라인 콘택홀(180)을 포함한 전면에 배리어층(190)을 형성한다.

이때, 비트라인 콘택홀(180)의 하부 선폭은 종래와 동일하게 형성되며, 상부의 선폭은 종래보다 크게 형성되어 에스팩트 비(Aspect Ratio)가 작아지기 때문에 배리어층(190) 증착 균일도가 향상된다.

여기서, 배리어층(190)은 티타늄, 티타늄질화막 및 코발트로 형성한다.

도 2i를 참조하면, 비트라인 콘택홀(180)을 텅스텐층으로 매립하여 비트라인을 형성한다.

본 발명에 따른 반도체 소자의 제조 방법은 비트라인 콘택홀 하부의 선폭은 유지하고 상부의 선폭을 크게 하여 상기 비트라인 콘택홀의 에스팩트 비(Aspect ratio)를 줄여 티타늄 및 티타늄질화막으로 형성하는 배리어층의 증착 균일도를 높임으로써 웨이퍼 내 비트라인 콘택홀 P+/N+의 저항값 균일도를 향상시켜 소자의 특성을 향상시키는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

1. 반도체 기판 상부에 고농도의 BPSG 막인 제 1 층간절연막과 저농도의 BPSG 막인 제 2 층간절연막을 적층하는 단계;

   상기 제2층간절연막 및 소정 깊이의 제1층간절연막을 식각하여 콘택홀 예정 영역을 형성하는 단계;

   상기 제1 및 제2 층간절연막 상부에 하드마스크층을 형성하는 단계;

   상기 하드마스크층을 마스크로 상기 제2층간절연막을 등방성 식각하여 상기 콘택홀 예정 영역을 측면으로 확장시키고 상기 하드마스크층을 제거하는 단계;

   상기 제1층간절연막을 더 식각하여 비트라인 콘택홀을 형성하는 단계;

   상기 비트라인 콘택홀을 포함하는 전면에 배리어층을 형성하는 단계; 및

   상기 비트라인 콘택홀을 매립하는 금속층을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
2. 삭제
3. 삭제
4. 제 1 항에 있어서,

   상기 하드마스크층 형성 단계는

   상기 콘택홀 예정 영역을 포함하는 전면에 하드마스크층 물질층을 형성하는 단계;

   클리닝 공정을 수행하여 콘택홀 예정 영역 측벽의 하드마스크 물질층을 제거하여 제1 및 제2층간절연막 상부에 하드마스크층을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 4 항에 있어서,

   상기 하드마스크 물질층은 폴리실리콘층 또는 탄소층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제 1 항에 있어서,

   상기 비트라인 콘택홀 형성 단계는 콘택홀 예정 영역의 선폭을 가지는 감광막 패턴을 형성하고 이를 마스크로 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제 1 항에 있어서,

   상기 비트라인 콘택홀은 제2층간절연막상의 상부 선폭은 크고, 제1층간절연막상의 하부 선폭은 작게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
8. 제 1 항에 있어서,

   상기 배리어층은 티타늄, 티타늄질화막 및 코발트로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
9. 제 1 항에 있어서,

   상기 금속층은 텅스텐으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.

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