TWI635530B - 半導體元件之精細線圖案形成方法 - Google Patents

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Abstract

一種半導體元件之精細線圖案形成方法，包含：形成複數個下線性核心結構於設置於目標層上之至少一下硬遮罩層上；形成間隔層於下硬遮罩層上以覆蓋下線性核心結構；形成上硬遮罩層於間隔層上；薄化上硬遮罩層以暴露間隔層之部位；以及移除間隔層經暴露之部位以在下硬遮罩層上形成複數個線圖案。

Description

半導體元件之精細線圖案形成方法
本揭露是有關於一種半導體元件之精細線圖案形成方法。
隨著半導體元件的整合度的增加，用於形成具有小於微影製程的最小解析度的間距或直徑的精細線圖案的各種雙重圖案化技術(Double Patterning Techniques,DPT)已被發展出。
一般來說，有兩種主要的雙重圖案化技術：LELE(Litho-Etch-Litho-Etch)雙重圖案化技術和自對準雙重圖案化(Self-Aligned Double Patterning,SADP)技術。在過程開發和設計流程實施方面，LELE雙重圖案化技術比SADP技術成熟得多，而SADP技術具有比LELE雙重圖案化技術更強的擴展潛力，因為其尖端-尖端(tip-tip)和尖端-側(tip-side)的設計規則較小，以及其內在的自對準屬性。
有鑑於此，本揭露之一目的在於提出一種半導體 元件之精細線圖案形成方法。
為了達到上述目的，依據本揭露之一實施方式，一種半導體元件之精細線圖案形成方法包含：形成複數個下線性核心結構於設置於目標層上之至少一下硬遮罩層上；形成間隔層於下硬遮罩層上以覆蓋下線性核心結構；形成上硬遮罩層於間隔層上；薄化上硬遮罩層直到間隔層之部位被暴露；以及移除間隔層經暴露之部位以在下硬遮罩層上形成複數個線圖案。
於一或多個實施方式中，前述形成下線性核心結構的步驟包含：形成至少一緩衝硬遮罩層於下硬遮罩層上；形成複數個上線性核心結構於緩衝硬遮罩層上；蝕刻緩衝硬遮罩層由上線性核心結構所暴露出之部位，直到下硬遮罩層之部位被暴露出；以及移除上線性核心結構之殘留部位，其中緩衝硬遮罩層之殘留部位即作為下線性核心結構。
於一或多個實施方式中，前述形成上線性核心結構的步驟包含：等距地形成上線性核心結構於緩衝硬遮罩層上，其中上線性核心結構之線寬實質上等於上線性核心結構之線節距的一半。
於一或多個實施方式中，前述半導體元件之精細線圖案形成方法進一步包含：在蝕刻緩衝硬遮罩層之部位的步驟之前修整上線性核心結構，其中經修整之上線性核心結構之線寬小於線節距的一半。
於一或多個實施方式中，前述形成間隔層的步驟係形成複數個線性島狀物分別覆蓋下線性核心結構。前述形成 上硬遮罩層的步驟包含：以上硬遮罩層填充形成於線性島狀物中之任兩相鄰者之間之間距。
於一或多個實施方式中，前述形成上硬遮罩層的步驟係藉由旋轉塗佈而執行。
於一或多個實施方式中，前述薄化上硬遮罩層的步驟係藉由回蝕刻製程而執行。
於一或多個實施方式中，前述線圖案之線寬大於間隔層之厚度。
於一或多個實施方式中，前述間隔層之厚度大於線圖案之線寬的三分之一。
於一或多個實施方式中，前述半導體元件之精細線圖案形成方法進一步包含：利用線圖案作為遮罩蝕刻下硬遮罩層。
於一或多個實施方式中，前述蝕刻下硬遮罩層的步驟係執行至目標層之部位被蝕刻。
於一或多個實施方式中，前述半導體元件之精細線圖案形成方法進一步包含：在蝕刻下硬遮罩層的步驟之後，移除下硬遮罩層之殘留部位。
於一或多個實施方式中，前述半導體元件之精細線圖案形成方法進一步包含：在蝕刻下硬遮罩層的步驟之後，移除線圖案之殘留部位。
於一或多個實施方式中，前述薄化上硬遮罩層的步驟以及移除間隔層經暴露之部位的步驟係藉由乾蝕刻製程執行。
綜上所述，本揭露之半導體元件之精細線圖案形成方法可有效地形成具有小於微影製程的最小解析度之狹小間距的精細線圖案。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
100‧‧‧目標層
110‧‧‧第一下硬遮罩層
111‧‧‧第二下硬遮罩層
120‧‧‧第一緩衝硬遮罩層
121‧‧‧第二緩衝硬遮罩層
130‧‧‧上線性核心結構
140‧‧‧下線性核心結構
150‧‧‧間隔層
160‧‧‧上硬遮罩層
170‧‧‧線圖案
D1‧‧‧第一方向
D2‧‧‧第二方向
LP1‧‧‧線節距
S‧‧‧間距
T‧‧‧厚度
W1、W2、W3、W4‧‧‧線寬
為讓本揭露之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所圖式式之說明如下：第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖以及第9A圖為分別繪示根據本揭露一些實施方式之半導體元件之精細線圖案形成方法於不同步驟階段中的上視圖。
第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖以及第9B圖為分別繪示第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖以及第9A圖中的結構沿著線段A-A’的縱剖面圖。
以下將詳細參考本揭露之複數個實施方式，其實施例在圖式中繪示出。盡可能地，在圖式和說明書中使用相同的元件符號來指代相同或相似的元件。然而，本揭露的特定結構和功能細節僅僅是為了描述示例性實施方式的目的而具有 代表性的，並且因此可以以許多替代形式實現，並且不應被解釋為僅限於本揭露所闡述的示例性實施方式。因此，應當理解，本揭露並不意圖將示例性實施方式限制為所揭示的特定形式。相反地，示例性實施方式將覆蓋落入本揭露公開範圍內的所有修改，等同物和替代方案。
在圖式中，為了清楚起見，層和區域的厚度可能被誇大，並且在圖式的描述中相同的元件符號表示相同的元件。
在本揭露中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本揭露的本意。
當一元件被稱為『連接』或『耦接』至另一元件時，它可以為直接連接或耦接至另一元件，又或是其中有一額外元件存在。用於描述元件之間的關係的其他詞彙應該以類似的方式來解釋(例如，『在…之間』與『直接在…之間』、『相鄰』與『直接相鄰』，等)。
於本揭露中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或多個。將進一步理解的是，本文中所使用之『包含』、『包含』、『具有』及相似詞彙，指明其所記載的特徵、區域、整數、步驟、操作、元件 與/或組件，但不排除其所述或額外的其一個或多個其它特徵、區域、整數、步驟、操作、元件、組件，與/或其中之群組。
此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在圖式中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在圖式中所描述之外的不同方位是可以被理解的。例如，如果一圖式中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據圖式的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一圖式中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。
本文係參照剖面圖式描述示例性實施方式，這些剖面圖式為理想化實施方式(和中間結構)。因此，作為例如製造技術和/或公差的結果的圖式的形狀的變化是可以預期的。因此，示例性實施方式不應被解釋為限於本揭露所示的區域的特定形狀，而是可以包含例如由製造產生的形狀的偏差。
還應當注意，在一些替代實施方式中，所注意的功能/動作可以不按圖式中所示的順序進行。例如，取決於所涉及的功能/動作，連續示出的兩個圖式實際上可以基本上同時執行或有時可以以相反的順序執行。
除非另有定義，本文使用的所有術語(包含技術和 科學術語)具有與本實施方式所屬技術領域具有通常知識者通常理解的相同的含義。還將進一步理解，諸如常用詞典中定義的術語應被解釋為具有與相關領域背景下的含義一致的含義，並且不會以理想化或過度正式的方式解釋，除非明確如此定義。
本揭露的示例性實施方式提供了半導體元件之精細線圖案形成方法。
請參照第1A圖以及第1B圖。於一些實施方式中，半導體元件之精細線圖案形成方法包含：依序形成第一下硬遮罩層110、第二下硬遮罩層111、第一緩衝硬遮罩層120以及第二緩衝硬遮罩層121於目標層100上；以及形成複數個上線性核心結構130於第二緩衝硬遮罩層121上。於一些實施方式中，第二下硬遮罩層111與第二緩衝硬遮罩層121中的至少一者可省略。
於一些實施方式中，第一下硬遮罩層110可包含矽(Si)、二氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)等。於一些實施方式中，第二下硬遮罩層111可包含Si、SiO2、SiN、SiON、碳化矽(SiC)...等。
於一些實施方式中，第一緩衝硬遮罩層120可包含SiON、一氧化矽(SiO)、SiN、一有機材料...等。於一些實施方式中，第二緩衝硬遮罩層121可包含SiON、SiO、SiN、一有機材料...等。
於一些實施方式中，前述形成上線性核心結構130的步驟包含：形成光阻層(圖未示)於第二緩衝硬遮罩層121 上；以及對該光阻層執行微影製程以形成上線性核心結構130。
於一些實施方式中，上線性核心結構130沿著第一方向D1延伸，並沿著第二方向D2排列(請參照第1A圖)。於一些實施方式中，第一方向D1垂直於第二方向D2，但本揭露並不以此為限。
於一些實施方式中，前述形成上線性核心結構130的步驟包含等距地形成上線性核心結構130於第二緩衝硬遮罩層121上，其中上線性核心結構130之線寬W1實質上等於上線性核心結構130之線節距LP1的一半。舉例來說，上線性核心結構130之線節距LP1可介於100至120奈米的範圍，而上線性核心結構130之線寬W1可介於50至60奈米的範圍。於一些實施方式中，上線性核心結構130之線節距LP1等於可由微影設備所形成之最小線節距。
請參照第2A圖以及第2B圖。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含修整上線性核心結構130，其中經修整之上線性核心結構130之線寬W2小於線節距LP1的一半。於一些實施方式中，經修整之上線性核心結構130之線寬W2可等於或大於線節距LP1的四分之一。舉例來說，上線性核心結構130之線節距LP1可介於100至120奈米的範圍，而經修整之上線性核心結構130之線寬W2可介於40至50奈米的範圍。
請參照第3A圖以及第3B圖。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含：蝕刻第二緩衝硬遮罩層121由上線性核心結構130所暴露出之部位， 直到第二下硬遮罩層111之部位被暴露出；以及移除上線性核心結構130之殘留部位，其中第一緩衝硬遮罩層120之殘留部位與第二緩衝硬遮罩層121之殘留部位形成複數個下線性核心結構140。於一些實施方式中，下線性核心結構140僅由第一緩衝硬遮罩層120之殘留部位所形成。於一些實施方式中，第二下硬遮罩層111可被省略，而半導體元件之精細線圖案形成方法可替代地包含蝕刻第二緩衝硬遮罩層121由上線性核心結構130所暴露出之部位，直到第一下硬遮罩層110之部位被暴露出。
請參照第4A圖以及第4B圖。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含形成間隔層150於第二下硬遮罩層111上以覆蓋下線性核心結構140。於一些實施方式中，下線性核心結構140之線寬W3大於間隔層150之厚度T。於一些實施方式中，間隔層150之厚度T大於下線性核心結構140之線寬W3的三分之一。於一些實施方式中，第二下硬遮罩層111可被省略，而半導體元件之精細線圖案形成方法可替代地包含形成間隔層150於第一下硬遮罩層110上以覆蓋下線性核心結構140。
於一些實施方式中，前述形成間隔層150的步驟可包含藉由原子層沉積(Atomic layer deposition,ALD)製程毯覆式地(blanket)形成間隔層150。於一些實施方式中，間隔層150可包含SiN、SiO...等。
請參照第5A圖以及第5R圖。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含形成上硬 遮罩層160於間隔層150上。於一些實施方式中，前述形成間隔層150的步驟係形成複數個線性島狀物(請參照第4B圖)分別覆蓋下線性核心結構140，且前述形成上硬遮罩層160的步驟包含以上硬遮罩層160填充形成於線性島狀物中之任兩相鄰者之間之間距S。
於一些實施方式中，前述形成上硬遮罩層160的步驟係藉由旋轉塗佈(spin-coating)而執行，藉以填充形成於線性島狀物中之任兩相鄰者之間之間距S。
於一些實施方式中，上硬遮罩層160可包含SiON、SiO、SiN、一含碳有機材料、一含矽有機材料...等。
請參照第6A圖以及第6B圖。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含薄化上硬遮罩層160直到間隔層150之部位被暴露。於一些實施方式中，前述薄化上硬遮罩層160的步驟係藉由回蝕刻(etch back)製程而執行。
請參照第7A圖以及第7B圖。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含移除間隔層150經暴露之部位以在第二下硬遮罩層111上形成複數個線圖案170。需說明的是，一些線圖案170係由下線性核心結構140所構成，而其他線圖案170係由間隔層150與上硬遮罩層160在前述移除間隔層150經暴露之部位的步驟之後的殘留部位所構成。因此，藉由透過對具有小於微影製程設備的最小解析度之上線性核心結構130進行多重沉積/蝕刻製程，本揭露於不同實施方式中所形成的精細線圖案可具有狹小間距(亦即， 前述厚度T)。
於一些實施方式中，線圖案170之線寬W4大於間隔層150之厚度T(請參照第6B圖與第7B圖)。於一些實施方式中，間隔層150之厚度T大於線圖案170之線寬W4的三分之一。於一些實施方式中，第二下硬遮罩層111可被省略，而半導體元件之精細線圖案形成方法可替代地包含移除間隔層150經暴露之部位以在第一下硬遮罩層110上形成線圖案170。
於一些實施方式中，前述薄化上硬遮罩層160的步驟(請參見第6A圖與第6B圖)與前述移除間隔層150經暴露之部位的步驟(請參見第7A圖與第7B圖)可藉由乾蝕刻製程執行。於一些實施方式中，前述薄化上硬遮罩層160的步驟可藉由乾蝕刻製程執行，而前述移除間隔層150經暴露之部位的步驟可藉由濕蝕刻製程執行。
請參照第8A圖以及第8B圖。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含利用線圖案170作為遮罩蝕刻第二下硬遮罩層111。於一些實施方式中，半導體元件之精細線圖案形成方法可進一步包含在蝕刻第二下硬遮罩層111的步驟之後移除線圖案170的殘留部位。藉此，線圖案170的圖案可被轉移至第二下硬遮罩層111。
於一些實施方式中，第二下硬遮罩層111可被省略，而半導體元件之精細線圖案形成方法可替代地包含利用線圖案170作為遮罩蝕刻第一下硬遮罩層110。藉此，線圖案170的圖案可被轉移至第一下硬遮罩層110。
請參照第9A圖以及第9B圖。於一些實施方式 中，前述蝕刻第二下硬遮罩層111的步驟可被執行至目標層100的部位被蝕刻，而半導體元件之精細線圖案形成方法可進一步包含在蝕刻第二下硬遮罩層111的步驟之後移除第二下硬遮罩層111的殘留部位與第一下硬遮罩層110的殘留部位。藉此，線圖案170的圖案可被轉移至目標層100。
由以上對於本揭露之具體實施方式之詳述，可以明顯地看出，藉由透過對具有小於微影製程設備的最小解析度之線性核心結構進行多重沉積/蝕刻製程，本揭露於不同實施方式中所形成的精細線圖案可具有狹小間距。藉此，半導體元件的整合度可獲得改善。並且，在用以形成精細線圖案之先進微影製程無法過度使用時，本揭露可藉由簡單製程穩定地形成精細線圖案。換句話說，根據本揭露不同實施方式之半導體元件之精細線圖案形成方法可藉由一次微影製程以及已知材料之沉積和回蝕刻製程提供高密度線圖案，並不需要使用高價位之半導體製造設備、製程及材料。
雖然本揭露已以實施方式揭露如上，然其並不用以限定本揭露，任何熟習此技藝者，在不脫離本揭露的精神和範圍內，當可作各種的更動與潤飾，因此本揭露的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (13)

  1. 一種半導體元件之精細線圖案形成方法，包含：形成複數個下線性核心結構於設置於一目標層上之至少一下硬遮罩層上，包含：形成至少一緩衝硬遮罩層於該下硬遮罩層上；形成複數個上線性核心結構於該緩衝硬遮罩層上；蝕刻該緩衝硬遮罩層由該些上線性核心結構所暴露出之部位，直到該下硬遮罩層之部位被暴露出；以及移除該些上線性核心結構之殘留部位，其中該緩衝硬遮罩層之殘留部位即作為該些下線性核心結構；形成間隔層於該下硬遮罩層上以覆蓋該些下線性核心結構；形成一上硬遮罩層於該間隔層上；薄化該上硬遮罩層直到該間隔層之部位被暴露；以及移除間隔層經暴露之該些部位以在下硬遮罩層上形成複數個線圖案。
  2. 如請求項第1項所述之半導體元件之精細線圖案形成方法，該形成該些上線性核心結構包含：等距地形成該些上線性核心結構於該緩衝硬遮罩層上，其中該些上線性核心結構之一線寬實質上等於該些上線性核心結構之一線節距的一半。
  3. 如請求項第2項所述之半導體元件之精細線圖案形成方法，進一步包含：在該蝕刻該緩衝硬遮罩層之該些部位之前修整該些上線性核心結構，其中經修整之該些上線性核心結構之一線寬小於該線節距的一半。
  4. 如請求項第1項所述之半導體元件之精細線圖案形成方法，其中該形成該間隔層係形成複數個線性島狀物分別覆蓋該些下線性核心結構，並且該形成該上硬遮罩層包含：以該上硬遮罩層填充形成於該些線性島狀物中之任兩相鄰者之間之一間距。
  5. 如請求項第1項所述之半導體元件之精細線圖案形成方法，其中該形成該上硬遮罩層係藉由旋轉塗佈而執行。
  6. 如請求項第1項所述之半導體元件之精細線圖案形成方法，其中該薄化該上硬遮罩層係藉由一回蝕刻製程而執行。
  7. 如請求項第1項所述之半導體元件之精細線圖案形成方法，其中該些線圖案之一線寬大於該間隔層之一厚度。
  8. 如請求項第7項所述之半導體元件之精細線圖案形成方法，其中該間隔層之該厚度大於該些線圖案之該線寬的三分之一。
  9. 如請求項第1項所述之半導體元件之精細線圖案形成方法，進一步包含：利用該些線圖案作為一遮罩蝕刻該下硬遮罩層。
  10. 如請求項第9項所述之半導體元件之精細線圖案形成方法，其中該蝕刻該下硬遮罩層係執行至該目標層之部位被蝕刻。
  11. 如請求項第10項所述之半導體元件之精細線圖案形成方法，進一步包含：在該蝕刻該下硬遮罩層之後，移除該下硬遮罩層之殘留部位。
  12. 如請求項第9項所述之半導體元件之精細線圖案形成方法，進一步包含：在該蝕刻該下硬遮罩層之後，移除該些線圖案之殘留部位。
  13. 如請求項第1項所述之半導體元件之精細線圖案形成方法，其中該薄化該上硬遮罩層以及該移除該間隔層經暴露之該些部位係藉由一乾蝕刻製程執行。
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