KR20100053897A - 반도체 소자의 콘택홀 제조 방법 - Google Patents

반도체 소자의 콘택홀 제조 방법 Download PDF

Info

Publication number
KR20100053897A
KR20100053897A KR1020080112772A KR20080112772A KR20100053897A KR 20100053897 A KR20100053897 A KR 20100053897A KR 1020080112772 A KR1020080112772 A KR 1020080112772A KR 20080112772 A KR20080112772 A KR 20080112772A KR 20100053897 A KR20100053897 A KR 20100053897A
Authority
KR
South Korea
Prior art keywords
contact hole
hard mask
dummy pattern
mask layer
forming
Prior art date
Application number
KR1020080112772A
Other languages
English (en)
Inventor
이성권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080112772A priority Critical patent/KR20100053897A/ko
Publication of KR20100053897A publication Critical patent/KR20100053897A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 콘택홀을 미세화 시킬 수 있는 반도체 소자의 콘택홀 제조 방법을 제공하기 위한 것으로, 본 발명은 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 더미패턴을 형성하는 단계; 상기 더미패턴 상에 상기 더미패턴과 일부 오버랩되는 콘택홀 예정지역을 정의하는 하드마스크층을 형성하는 단계; 상기 하드마스크층 및 더미패턴을 식각장벽으로 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하여, 콘택홀 예정지역에 오버랩되는 더미패턴을 미리 형성함으로써, 감광막패턴의 노광기술 한계로 얻기 어려운 미세 콘택홀을 형성하는 효과가 있다.
콘택홀, 미세화, 감광막

Description

반도체 소자의 콘택홀 제조 방법{METHOD FOR FABRICATING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 콘택홀 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 디자인 룰이 감소되고 있으며, 감광막의 노광 기술의 한계로 미세 패턴 또는 콘택홀을 형성하기 어려운 문제점이 있다.
콘택홀의 크기를 축소화시키지 못함으로 인해, 후속 공정 단계에서 내부연결 라인(Interconnection Line)과의 오버랩 마진 등의 제약으로 소자를 축소화 시키는데 한계가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 콘택홀을 미세화 시킬 수 있는 반도체 소자의 콘택홀 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택홀 제조 방법은 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 더미패턴을 형성하는 단계; 상기 더미패턴 상에 상기 더미패턴과 일부 오버랩되는 콘택홀 예정지역을 정의하는 하드마스크층을 형성하는 단계; 상기 하드마스크층 및 더미패턴을 식각장벽으로 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 더미패턴은 상기 층간절연막 및 하드마스크층과 선택비를 갖는 물질로 형성하되, 도전층 또는 절연막으로 형성하는 것을 특징으로 한다.
또한, 상기 하드마스크층은 카본 함유 하드마스크층과 실리콘 함유 하드마스크층의 적층구조인 것을 특징으로 한다.
이때, 카본 함유 하드마스크층은 카본 폴리머 또는 비정질카본을 포함하고, 상기 실리콘 함유 하드마스크층은 실리콘 폴리머, 실리콘산화질화막 및 실리콘질화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 층간절연막은 산화막인 것을 특징으로 한다.
또한, 상기 더미패턴이 도전층인 경우, 상기 콘택홀을 형성하는 단계 후, 상기 더미패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
상술한 본 발명의 반도체 소자의 콘택홀 제조 방법은 콘택홀 예정지역에 오버랩되는 더미패턴을 미리 형성함으로써, 감광막패턴의 노광기술 한계로 얻기 어려운 미세 콘택홀을 형성하는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 제조방법을 설명하기 위한 공정 단면도이다. (a)는 평면도를 나타내고, (b)는 단면도를 나타내며, 설명의 편의를 위해 평면도와 단면도를 함께 도시하여 설명하기로 한다.
도 1a에 도시된 바와 같이, 기판(11) 상에 층간절연막(12)을 형성한다. 층간절연막(12)은 산화막으로 형성하되, 단층 또는 다층으로 형성할 수 있다.
이어서, 층간절연막(12) 상에 더미패턴(13)을 형성한다. 더미패턴(13)은 콘택홀 예정지역에 일부가 오버랩 되도록 형성한다. 더미패턴(13)은 층간절연막(12) 및 상부 하드마스크층들과 선택비를 갖는 물질로 형성하는 것이 바람직하며, 도전 층 또는 절연막으로 형성할 수 있다.
이어서, 더미패턴(13) 및 층간절연막(12) 상에 카본 함유 하드마스크층(14)을 형성한다. 카본 함유 하드마스크층(14)은 카본 폴리머 또는 비정질카본을 포함하며, 비정질카본은 PECVD(Plasma Enhanced Chemical Vapor Deposition)로 형성할 수 있다.
이어서, 카본 함유 하드마스크층(14) 상에 실리콘 함유 하드마스크층(15)을 형성한다. 실리콘 함유 하드마스크층(15)은 실리콘 폴리머, 실리콘산화질화막(SiON) 및 실리콘질화막(SiN)으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
이어서, 실리콘 함유 하드마스크층(15) 상에 감광막패턴(16)을 형성한다. 감광막패턴(16)은 콘택홀 예정지역이 오픈되도록 패터닝한다. 감광막패턴(16)에 의해 정의되는 콘택홀 예정지역은 더미패턴(13)과 일부 오버랩된다.
도 1b에 도시된 바와 같이, 감광막패턴(16, 도 1a 참조)을 식각장벽으로 실리콘 함유 하드마스크층(15)을 식각한다.
이어서, 실리콘 함유 하드마스크층(15)을 식각장벽으로 카본 함유 하드마스크층(14)을 식각한다. 이때, 선택비에 의해 더미패턴(13)은 식각되지 않고, 카본 함유 하드마스크층(14)만 선택적으로 식각되어 콘택홀 예정지역의 일부만 층간절연막(12)이 노출된다.
(a)의 평면도에서 확인하면 감광막패턴(16)에 의해 정의된 콘택홀 예정지역에서 일부는 더미패턴(13)이 일부는 층간절연막(12)이 노출된 것을 알 수 있다.
카본 함유 하드마스크층(14)의 식각이 완료되는 시점에서 감광막 패턴(16)은 모두 제거된다.
도 1c에 도시된 바와 같이, 카본 함유 하드마스크층(14) 및 더미패턴(13)을 식각장벽으로 층간절연막(12)을 식각하여 기판(11)을 노출시키는 콘택홀(17)을 형성한다.
콘택홀(17)은 도 1a에서 감광막패턴(16)에 의해 정의된 예정지역보다 더 작게 형성된 것을 알 수 있다. 즉, 감광막패턴(16)의 노광기술의 한계로 인한 문제를 해결하여 원하는 크기로 미세화된 콘택홀(17)을 얻을 수 있다.
콘택홀(17)의 형성이 완료되는 시점에서 실리콘 함유 하드마스크층(15, 도 1b 참조)은 모두 제거된다.
도 1d에 도시된 바와 같이, 카본 함유 하드마스크층(14)을 제거한다. 카본 함유 하드마스크층(14)은 건식식각으로 제거하되, 산소 스트립공정으로 진행할 수 있다.
더미패턴(13)이 절연막으로 형성되는 경우, 제거하지 않고 후속 공정을 진행하며, 더미패턴(13)이 도전층인 경우, 더미패턴(13)을 제거한 후, 후속 공정을 진행하는 것이 바람직하다.
상기한 본 발명은, 미세화를 필요로 하는 반도체 소자의 모든 콘택홀에 응용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 콘택홀 제조 방법을 설명하기 위한 공정 평면도 및 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 기판 12 : 층간절연막
13 : 더미패턴 14 : 카본 함유 하드마스크층
15 : 실리콘 함유 하드마스크층 16 : 감광막패턴
17 : 콘택홀

Claims (8)

  1. 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 더미패턴을 형성하는 단계;
    상기 더미패턴 상에 상기 더미패턴과 일부 오버랩되는 콘택홀 예정지역을 정의하는 하드마스크층을 형성하는 단계;
    상기 하드마스크층 및 더미패턴을 식각장벽으로 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 콘택홀 제조 방법.
  2. 제1항에 있어서,
    상기 더미패턴은 상기 층간절연막 및 하드마스크층과 선택비를 갖는 물질로 형성하는 반도체 소자의 콘택홀 제조 방법.
  3. 제2항에 있어서,
    상기 더미패턴은 도전층 또는 절연막으로 형성하는 반도체 소자의 콘택홀 제조 방법.
  4. 제1항에 있어서,
    상기 하드마스크층은 카본 함유 하드마스크층과 실리콘 함유 하드마스크층의 적층구조인 반도체 소자의 콘택홀 제조 방법.
  5. 제4항에 있어서,
    상기 카본 함유 하드마스크층은 카본 폴리머 또는 비정질카본을 포함하는 반도체 소자의 콘택홀 제조 방법.
  6. 제5항에 있어서,
    상기 실리콘 함유 하드마스크층은 실리콘 폴리머, 실리콘산화질화막 및 실리콘질화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함하는 반도체 소자의 콘택홀 제조 방법.
  7. 제1항에 있어서,
    상기 층간절연막은 산화막인 반도체 소자의 콘택홀 제조 방법.
  8. 제3항에 있어서,
    상기 더미패턴이 도전층인 경우, 상기 콘택홀을 형성하는 단계 후,
    상기 더미패턴을 제거하는 단계를 더 포함하는 반도체 소자의 콘택홀 제조 방법.
KR1020080112772A 2008-11-13 2008-11-13 반도체 소자의 콘택홀 제조 방법 KR20100053897A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080112772A KR20100053897A (ko) 2008-11-13 2008-11-13 반도체 소자의 콘택홀 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080112772A KR20100053897A (ko) 2008-11-13 2008-11-13 반도체 소자의 콘택홀 제조 방법

Publications (1)

Publication Number Publication Date
KR20100053897A true KR20100053897A (ko) 2010-05-24

Family

ID=42278755

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080112772A KR20100053897A (ko) 2008-11-13 2008-11-13 반도체 소자의 콘택홀 제조 방법

Country Status (1)

Country Link
KR (1) KR20100053897A (ko)

Similar Documents

Publication Publication Date Title
KR100934836B1 (ko) 반도체소자의 미세패턴 형성방법
KR101576335B1 (ko) 집적 회로 패터닝 방법
JP5100198B2 (ja) 半導体素子の微細パターンの形成方法
US7687403B2 (en) Method of manufacturing flash memory device
US8071487B2 (en) Patterning method using stacked structure
US9805934B2 (en) Formation of contact/via hole with self-alignment
TWI567785B (zh) 半導體裝置圖案化結構之製作方法
US9257279B2 (en) Mask treatment for double patterning design
KR20060104397A (ko) 반도체 소자의 패턴 형성 방법
KR20100053897A (ko) 반도체 소자의 콘택홀 제조 방법
JP2009224648A (ja) 半導体装置及びその製造方法
KR100889558B1 (ko) 반도체소자의 층간절연막 형성방법
JP2007180475A (ja) 非晶質カーボンを利用する半導体素子の製造方法
KR100904735B1 (ko) 반도체소자의 컨택홀 형성방법
TWI449085B (zh) 半導體元件的製程方法
TW201322369A (zh) 接觸窗開口的形成方法
KR100912958B1 (ko) 반도체 소자의 미세 패턴 제조 방법
KR100338098B1 (ko) 반도체 소자의 제조 방법
KR100489350B1 (ko) 반도체소자의 게이트 형성방법
KR100861289B1 (ko) 반도체 소자의 금속배선 제조방법
KR100365756B1 (ko) 반도체소자의콘택홀형성방법
KR100808369B1 (ko) 반도체 소자의 제조방법
KR20080060349A (ko) 반도체 소자의 미세 패턴 형성 방법
KR20080038998A (ko) 반도체 소자의 듀얼 다마신 형성방법
KR20080088929A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination