TWI644360B - 半導體元件之精細島狀圖案形成方法 - Google Patents

半導體元件之精細島狀圖案形成方法 Download PDF

Info

Publication number
TWI644360B
TWI644360B TW106138674A TW106138674A TWI644360B TW I644360 B TWI644360 B TW I644360B TW 106138674 A TW106138674 A TW 106138674A TW 106138674 A TW106138674 A TW 106138674A TW I644360 B TWI644360 B TW I644360B
Authority
TW
Taiwan
Prior art keywords
mask layer
forming
mask
layer
pillars
Prior art date
Application number
TW106138674A
Other languages
English (en)
Other versions
TW201913810A (zh
Inventor
施信益
施江林
林智清
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI644360B publication Critical patent/TWI644360B/zh
Publication of TW201913810A publication Critical patent/TW201913810A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一種半導體元件之精細島狀圖案形成方法，包含：形成第一遮罩柱於基板上之硬遮罩層上；形成上緩衝遮罩層至硬遮罩層上以覆蓋第一遮罩柱；對上緩衝遮罩層圖案化島狀物；分離每一島狀物為次島狀物；蝕刻上緩衝遮罩層以於硬遮罩層上形成第二遮罩柱；蝕刻硬遮罩層由第一遮罩柱與第二遮罩柱所暴露之暴露部位，直到基板之部位被蝕刻；以及移除第一遮罩柱、第二遮罩柱以及硬遮罩層之殘留部位。

Description

半導體元件之精細島狀圖案形成方法
本發明是有關於一種半導體元件之精細島狀圖案形成方法。
隨著半導體元件整合程度的增加，現已發展出各種線寬或直徑小於光刻製程最小解析度之形成精細島狀圖案的雙重圖案化技術。
大致上來說，現有兩個主要雙重圖案化技術(DPT)：雙微影蝕刻(LELE)雙重圖案化技術以及自對準雙重圖案化(SADP)技術。雙微影蝕刻在製程開發以及設計流程實施上遠較自對準雙重圖案化成熟，然而自對準雙重圖案化技術因為其在尖端-尖端(tip-tip)以及尖端-側(tip-side)上較小的設計規範加上其自對準的本質，使其相較於雙微影蝕刻雙重圖案化技術有較強的尺度變化潛力。
有鑑於此，本揭露之一目的在於提出一種半導體元件之精細島狀圖案形成方法。
為了達到上述目的，依據本揭露之一實施方式，一種半導體元件之精細島狀圖案形成方法包含形成第一遮罩柱於基板上之硬遮罩層上；形成上緩衝遮罩層至硬遮罩層上以覆蓋第一遮罩柱；對上緩衝遮罩層圖案化島狀物；分離每一島狀物為次島狀物；蝕刻上緩衝遮罩層以形成第二遮罩柱於硬遮罩層上；蝕刻硬遮罩層由第一遮罩柱與第二遮罩柱所暴露之暴露部位，直到基板之部位被蝕刻；以及移除第一遮罩柱、第二遮罩柱以及硬遮罩層之殘留部位。
於本揭露之一實施方式中，前述島狀物在硬遮罩層上的垂直投影是位於第一遮罩柱間。
於本揭露之一實施方式中，前述形成第一遮罩柱之步驟係包含基於陣列形成第一遮罩柱，其中陣列係由第一維度以及第二維度所組成。
於本揭露之一實施方式中，前述形成第一遮罩柱之步驟係包含基於陣列等距形成第一遮罩柱。
於本揭露之一實施方式中，前述圖案化島狀物之步驟係包含基於陣列圖案化島狀物，其中陣列係由第一維度以及第三維度組成，其中島狀物於硬遮罩層上之垂直投影以及第一遮罩柱係沿著第一維度以及第三維度排列。
於本揭露之一實施方式中，其中位於第一維度以及第二維度間夾角約為60度。位於第一維度以及第三維度間夾角約為90度。
於本揭露之一實施方式中，前述分離島狀物為次島狀物之步驟係包含，使每一島狀物之次島狀物沿著第三維度 排列。
於本揭露之一實施方式中，前述之第一遮罩柱中沿著第三維度之兩相鄰者之距離，係大於第一遮罩柱中沿著第一維度之兩相鄰者之距離。
於本揭露之一實施方式中，前述形成第一遮罩柱之步驟係包含形成下緩衝遮罩層於硬遮罩層上；形成貫穿孔於下遮罩層；以遮罩材料填充貫穿孔以形成第一遮罩柱；以及移除下緩衝遮罩層。
於本揭露之一實施方式中，前述形成第一遮罩柱之步驟進一步包含，於填充前形成間隔物於貫穿孔內壁。
於本揭露之一實施方式中，前述形成第一遮罩柱之步驟進一步包含於蝕刻上緩衝遮罩層之後以及蝕刻硬遮罩層暴露部位之前，移除填充物。
於本揭露之一實施方式中，前述之形成間隔物之步驟係包含，形成一第一間隔層於下緩衝層之頂表面、貫穿孔之內壁上以及硬遮罩層之頂表面；以及移除第一間隔層位於下緩衝層之頂表面以及位於硬遮罩層之頂表面上之部位，並且保留第一間隔層位於貫穿孔內壁上之部位。
於本揭露之一實施方式中，前述之形成間隔物之步驟進一步包含於形成上緩衝遮罩層之前，形成第二間隔層於硬遮罩層上以覆蓋第一遮罩柱以及間隔物。
於本揭露之一實施方式中，前述之形成間隔物之步驟進一步包含於蝕刻上緩衝遮罩層之後以及蝕刻基板暴露部位之前，移除間隔物以及第二間隔層。
於本揭露之一實施方式中，前述之形成第一遮罩柱之步驟進一步包含對第一遮罩層與下緩衝遮罩層執行平坦化製程。
於本揭露之一實施方式中，前述之上緩衝遮罩層之形成是藉由旋轉塗佈執行。
綜上所述，本揭露的半導體元件之精細島狀圖案形成方法能夠有效地形成線寬或直徑小於微影製程最小解析度之精細島狀圖案。
以上所述僅係用以闡述本揭露所欲解決的問題、解決問題的技術手段、及其產生的功效等等，本揭露之具體細節將在下文的實施方式及相關圖式中詳細介紹。
100‧‧‧基板
101‧‧‧底層
102‧‧‧目標層
110‧‧‧硬遮罩層
120‧‧‧下緩衝遮罩層
121‧‧‧貫穿孔
130‧‧‧間隔物
140‧‧‧第一遮罩柱
150‧‧‧第二間隔層
160‧‧‧上緩衝遮罩層
161‧‧‧第一上層
162‧‧‧第二上層
162a‧‧‧島狀物
162b‧‧‧次島狀物
170‧‧‧第二遮罩柱
D1‧‧‧第一維度
D2‧‧‧第二維度
D3‧‧‧第三維度
α、β‧‧‧夾角
為讓本揭露之上述和其他目的、特徵、優點與實施方式能更明顯易懂，所附圖式之說明如下：第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖以及第9A圖為分別繪示根據本揭露一些實施方式之形成半導體元件之精細島狀圖案形成方法於不同步驟階段中的俯視圖。
第1B圖、第2B圖、第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖以及第9B圖為繪示本揭露之實施方式中，分別由第1A圖、第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖以及第9A圖中的結構沿著線段A-A’所得之縱剖面圖。
以下將詳細參考本揭露之複數個實施方式，其實施例在圖式中繪示出。盡可能地，在圖式和說明書中使用相同的元件符號來指代相同或相似的元件。然而，本揭露的特定結構和功能細節僅僅是為了描述示例性實施方式的目的而具有代表性的，並且因此可以以許多替代形式實現，並且不應被解釋為僅限於本揭露所闡述的示例性實施方式。因此，應當理解，本揭露並不意圖將示例性實施方式限制為所揭示的特定形式。相反地，示例性實施方式將覆蓋落入本揭露公開範圍內的所有修改，等同物和替代方案。
為了清楚表達，圖式中之隔層厚度及區域將可能被誇大，並且在圖示之描述中相同的元件將以相同符號表示。
此處之第一、第二等之詞彙不應限制於其所描述之不同元件。這些詞彙不僅止於用於區分單一元件與另一元件。譬如說，在不脫離本揭露之本意下，文中的第一件元件可以被描述為第二元件，同樣地，文中的第二元件可以被描述為第一元件。
當一元件被稱為『連接』或『耦接』至另一元件時，它可以為直接連接或耦接至另一元件，又或是其中有一額外元件存在。用於描述元件之間的關係的其他詞彙應該以類似的方式來解釋(例如，『在…之間』與『直接在…之間』、『相鄰』與『直接相鄰』，等)。
於本揭露中，除非內文中對於冠詞有所特別限定，否則『一』與『該』可泛指單一個或多個。將進一步理解 的是，本文中所使用之『包含』、『包含』、『具有』、及『具有』，為指明其所記載的特徵、整數、步驟、操作、元件與/或組件，但不排除其所述或額外的其一個或多個其它特徵、整數、步驟、操作、元件、組件，與/或其中之群組。
此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在圖式中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在圖式中所描述之外的不同方位是可以被理解的。例如，如果一圖式中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據圖式的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一圖式中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。
本文係參照剖面圖式描述示例性實施方式，這些剖面圖式為理想化實施方式(和中間結構)。因此，作為例如製造技術和/或公差的結果的圖式的形狀的變化是可以預期的。因此，示例性實施方式不應被解釋為限於本揭露所示的區域的特定形狀，而是可以包含例如由製造產生的形狀的偏差。
還應當注意，在一些替代實施方式中，所注意的功能/動作可以不按圖式中所示的順序進行。例如，取決於所涉及的功能/動作，連續示出的兩個圖式實際上可以基本上同時執行或有時可以以相反的順序執行。
除非另有定義，本文使用的所有術語(包含技術和科學術語)具有與本實施方式所屬技術領域具有通常知識者通常理解的相同的含義。還將進一步理解，諸如常用詞典中定義的術語應被解釋為具有與相關領域背景下的含義一致的含義，並且不會以理想化或過度正式的方式解釋，除非明確如此定義。
本揭露的示例性實施方式提供了半導體元件之精細島狀圖案形成方法。
請參照第1A圖以及第1B圖。於一些實施方式中，精細島狀圖案之形成方法係包含：形成硬遮罩層110於基板100上；形成下緩衝遮罩層120於硬遮罩層110上；以及形成複數個貫穿孔121至下緩衝遮罩層120。
於一些實施方式中，下緩衝遮罩層120可包含第一下層(圖未示)設置於硬遮罩層110上，以及第二下層(圖未示)設置於前述之第一下層上。於一些實施方式中，第一下層可包含氮化矽(silicon nitride,SiN)、一氧化矽(silicon monoxide,SiO)、氮氧化矽(silicon oxynitride,SiON)、碳化矽(silicon carbide,SiC)...等。於一些實施方式中，第二下層可包含SiN、SiO、SiON、SiC、碳、矽基材料...等。
請參照第2A圖以及第2B圖。於一些實施方式中，精細島狀圖案之形成方法可進一步包含形成間隔物130於貫穿孔121之內壁。
於一些實施方式中，前述形成間隔物130之步驟可包含形成第一間隔層(圖未示)於下緩衝遮罩層120之頂表 面、貫穿孔121之內壁，以及硬遮罩層110之頂表面；以及移除第一間隔層位於下緩衝遮罩層120以及硬遮罩層110之頂表面之部位，並且保留第一間隔層位於貫穿孔121內壁之部位。意即，第一間隔層位於貫穿孔121內壁之殘留部位即為間隔物130。
於一些實施方式中，前述形成第一間隔層之步驟可包含藉由原子層沉積(Atomic layer deposition,ALD)製程毯覆式地(blanket)形成第一間隔層。於一些實施方式中，移除第一間隔層位於下緩衝遮罩層120以及硬遮罩層110之頂表面部位的步驟係藉由蝕刻第一間隔層之水平部位而執行。
於一些實施方式中，第一間隔層可包含SiN、SiO...等。
請參照第3A圖以及第3B圖。於一些實施方式中，精細島狀圖案之形成方法可進一步包含將遮罩材料填充於貫穿孔121以形成複數個第一遮罩柱140。
於一些實施方式中，遮罩材料可包含高份子聚合物、SiN、SiO...等。
於一些實施方式中，精細島狀圖案之形成方法可包含對第一遮罩柱140以及下緩衝遮罩層120執行平坦化製程。於實際應用上，對第一遮罩柱140執行平坦化製程的步驟可藉由回蝕刻製程或者化學機械研磨(chemical-mechanical polishing,CMP)製程執行。
請參照第4A圖以及第4B圖。於一些實施方式中，精細島狀圖案之形成方法可進一步包含移除下緩衝遮罩層 120。
請參照第5A圖以及第5B圖。於一些實施方式中，精細島狀圖案之形成方法可進一步包含形成第二間隔層150於硬遮罩層110上以覆蓋第一遮罩柱140以及間隔物130。
於一些實施方式中，形成第二間隔層150之步驟可包含藉由原子層沉積製程毯覆式地形成第二間隔層150。
於一些實施方式中，第二間隔層可包含SiN、SiO...等。
請參照第6A圖以及第6B圖。於一些實施方式中，精細島狀圖案之形成方法可進一步包含形成上緩衝遮罩層160於第二間隔層150上。於一些實施方式中，形成第二間隔層150之步驟可省略，而上緩衝遮罩層160係形成於硬遮罩層110之上以覆蓋第一遮罩柱140以及間隔物130。於一些實施方式中，形成間隔物130之步驟可省略，而上緩衝遮罩層160係形成於硬遮罩層110之上以覆蓋第一遮罩柱140。
於一些實施方式中，上緩衝遮罩層160可包含設置於第二間隔層150上之第一上層161，以及設置於第一上層161上之第二上層162。
於一些實施方式中，第一上層161可包含SiN、SiO、有機化合物...等。
於一些實施方式中，形成上緩衝遮罩層160之步驟係藉由旋轉塗佈執行。
請參照第7A圖以及第7B。於一些實施方式中，精細島狀圖案之形成方法可進一步包含：於上緩衝遮罩層160 圖案化複數個島狀物162a；以及使每一島狀物162a分離為複數個次島狀物162b。
於一些實施方式中，圖案化島狀物162a之步驟可藉由一系列微影蝕刻製程執行。於一些實施方式中，分離每一島狀物162a之步驟可藉由另一系列之微影蝕刻製程執行。
於一些實施方式中，每一島狀物162a所含之次島狀物162b之數量為2，但本揭露中並不僅限於此。
於一些實施方式中，島狀物162a於硬遮罩層110上之垂直投影係位於第一遮罩柱140之間。於一些實施方式中，島狀物162a之垂直投影與第二間隔層150部分重疊(請參照第7A圖以及第7B圖)。
於一些實施方式中，形成第一遮罩柱140之步驟可包含基於陣列形成第一遮罩柱140，其中陣列由第一維度D1以及第二維度D2組成(請參照第4A圖)。
於一些實施方式中，形成第一遮罩柱140之步驟可包含基於陣列等距形成第一遮罩柱140。
於一些實施方式中，圖案化島狀物162a之步驟可包含基於陣列圖案化島狀物162a，其中陣列由第一維度D1以及第三維度D3組成(請參照第7A圖)。其中島狀物162a於硬遮罩層110之垂直投影以及第一遮罩柱140係沿著第一維度D1以及第三維度D3排列。
於一些實施方式中，介於第一維度D1以及第二維度D2之間之夾角α約為60度(請參照第4A圖)。介於第一維度D1以及第三維度D3之間之夾角β約為90度(請參照第7A圖)。
於一些實施方式中，沿著第三維度D3排列之兩相鄰之第一遮罩柱140之間之距離，係大於沿著第一維度D1排列之兩相鄰之第一遮罩柱140之間之距離。於一些實施方式中，分離每一島狀物162a之步驟可包含使每一島狀物162a之次島狀物162b沿著第三維度D3排列。
請參照第8A圖以及第8B圖。於一些實施方式中，精細島狀圖案之形成方法可進一步包含蝕刻上緩衝遮罩層160以於硬遮罩層110形成複數個第二遮罩柱170。
於一些實施方式中，每一第二遮罩柱170係由設置於硬遮罩層110上之第二間隔層150之殘留部位，以及設置於第二間隔層150之殘留部位上之上緩衝遮罩層160中的第一上層161之殘留部位所組成。於一些實施方式中，形成第二間隔層150之步驟可省略，且每一第二遮罩柱170係由設置於硬遮罩層110上之上緩衝遮罩層160中的第一上層161之殘留部位所組成。
於一些實施方式中，精細島狀圖案之形成方法可進一步包含於蝕刻上緩衝遮罩層160之後以及蝕刻基板100之暴露部位之前，移除間隔物130以及第二間隔層150。於一些實施方式中，移除間隔物130以及第二間隔層150之步驟可藉由蝕刻執行。於一些實施方式中，形成間隔物130及/或第二間隔層150之步驟可省略，且移除間隔物130以及第二間隔層150之步驟亦可省略。
請參照第9A圖以及第9B圖。於一些實施方式中，精細島狀圖案之形成方法可進一步包含蝕刻硬遮罩層110 由第一遮罩柱140以及第二遮罩柱170所暴露之部位直到基板100之部位被蝕刻；以及移除硬遮罩層110之殘留部位。於一些實施方式中，移除第一遮罩柱140、第二遮罩柱170以及硬遮罩層110之殘留部位之步驟可藉由蝕刻執行。
於一些實施方式中，基板100可包含一底層101以及設置於底層101上之目標層102，且基板100之被蝕刻部位即為部分之目標層102。因此，目標層102之殘留部位即可作為底層101上之精細島狀圖案。
於一些實施方式中，蝕刻硬遮罩層110之暴露部位之步驟可包含蝕刻硬遮罩層110之暴露部位直到部分底層101被蝕刻。
由以上對於本揭露之具體實施方式之詳述可以明顯地看出，藉由對線寬或直徑小於光刻製程之最小解析度之精細島狀圖案進行多重沉積/蝕刻製程，可使本揭露之不同實施方式中之精細島狀圖案有兩倍或更高之圖案密度。因此，半導體設備之整合度可提升。並且，先進的光刻製程無法被大量地使用時，精細島狀圖案可藉由簡單的製程穩定地產出。換句話說，根據本揭露中之許多實施方式所示之半導體元件之精細島狀圖案形成方法，可藉由一次光刻製程以及已知材料之沉積以及回蝕製程提供高密度島狀圖案，而不需要使用高價位之半導體製造設備、製程及材料。
雖然本揭露已以實施方式揭露如上，然其並不用以限定本揭露，任何熟習此技藝者，在不脫離本揭露的精神和範圍內，當可作各種的更動與潤飾，因此本揭露的保護範圍當 視後附的申請專利範圍所界定者為準。
雖然本揭露已以實施方式揭露如上，然其並不用以限定本揭露，任何熟習此技藝者，在不脫離本揭露的精神和範圍內，當可作各種的更動與潤飾，因此本揭露的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (17)

  1. 一種半導體元件之精細島狀圖案形成方法，包含：基於一陣列形成複數個第一遮罩柱於一基板上之一硬遮罩層上，其中該陣列係由一第一維度以及一第二維度所組成；形成一上緩衝遮罩層至該硬遮罩層上方以覆蓋該些第一遮罩柱；對該上緩衝遮罩層圖案化複數個島狀物；分離每一該些島狀物為複數個次島狀物；蝕刻該上緩衝遮罩層以於該硬遮罩層上形成複數個第二遮罩柱；蝕刻該硬遮罩層由該些第一遮罩柱與該些第二遮罩柱所暴露之一暴露部位，直到該基板之部位被蝕刻；以及移除該些第一遮罩柱、該些第二遮罩柱以及該硬遮罩層之殘留部位。
  2. 如請求項第1項所述之半導體元件之精細島狀圖案形成方法，其中該些島狀物位於該硬遮罩層上的垂直投影係位於該些第一遮罩柱之間。
  3. 如請求項第1項所述之半導體元件之精細島狀圖案形成方法，其中該形成該些第一遮罩柱包含：基於該陣列等距形成該些第一遮罩柱。
  4. 如請求項第3項所述之半導體元件之精細島狀圖案形成方法，其中該圖案化該些島狀物包含：基於一陣列圖案化該些島狀物，其中該陣列係由該第一維度以及一第三維度所組成，其中該些島狀物位於該硬遮罩層上的垂直投影以及該些第一遮罩柱係沿該第一維度以及該第三維度排列。
  5. 如請求項第4項所述之半導體元件之精細島狀圖案形成方法，其中位於該第一維度以及該第二維度間之一夾角約為60度，且位於該第一維度以及該第三維度間之夾角約為90度。
  6. 如請求項第4項所述之半導體元件之精細島狀圖案形成方法，其中該分離該些島狀物包含：使每一該些島狀物之該些次島狀物沿該第三維度排列。
  7. 如請求項第4項所述之半導體元件之精細島狀圖案形成方法，其中該些第一遮罩柱中沿著該第三維度排列之兩相鄰者之間之一距離，係大於該些第一遮罩柱中沿著該第一維度排列之兩相鄰者之間之一距離。
  8. 如請求項第1項所述之半導體元件之精細島狀圖案形成方法，其中該形成該些第一遮罩柱包含：形成一下緩衝遮罩層於該硬遮罩層之上；形成複數個貫穿孔於該下緩衝遮罩層；填充一遮罩材料至該些貫穿孔以形成該些第一遮罩柱；以及移除該下緩衝遮罩層。
  9. 如請求項第8項所述之半導體元件之精細島狀圖案形成方法，進一步包含：於該填充之前，形成間隔物於該些貫穿孔之內壁。
  10. 如請求項第9項所述之半導體元件之精細島狀圖案形成方法，進一步包含：於該蝕刻該上遮罩層之後以及該蝕刻該硬遮罩層之該暴露部位之前，移除該些間隔物。
  11. 如請求項第9項所述之半導體元件之精細島狀圖案形成方法，其中該形成該些間隔物包含：形成一第一間隔層於該下緩衝遮罩層之一頂表面、該些貫穿孔之該些內壁上以及該硬遮罩層之一頂表面；以及移除該第一間隔層位於該下緩衝遮罩層之該頂表面上以及位於該硬遮罩層之該頂表面上的部位，並且保留該第一間隔層位於該些貫穿孔之該些內壁上的部位。
  12. 如請求項第9項所述之半導體元件之精細島狀圖案形成方法，進一步包含：於該形成該上緩衝遮罩層之前，形成一第二間隔層於該硬遮罩層上以覆蓋該些第一遮罩柱以及該些間隔物。
  13. 如請求項第12項所述之半導體元件之精細島狀圖案形成方法，還包含：移除該些間隔物以及該第二間隔層於蝕刻該上緩衝遮罩層之後以及蝕刻該基板之暴露部位之前。
  14. 如請求項第8項所述之半導體元件之精細島狀圖案形成方法，進一步包含：對該第一遮罩柱與該下緩衝遮罩層執行一平坦化製程。
  15. 如請求項第1項所述之半導體元件之精細島狀圖案形成方法，其中該形成該上緩衝遮罩層係藉由旋轉塗佈執行。
  16. 一種半導體元件之精細島狀圖案形成方法，包含：形成一下緩衝遮罩層於一硬遮罩層之上；形成複數個貫穿孔於該下緩衝遮罩層；填充一遮罩材料至該些貫穿孔以形成複數個第一遮罩柱；移除該下緩衝遮罩層；形成一上緩衝遮罩層至該硬遮罩層上方以覆蓋該些第一遮罩柱；對該上緩衝遮罩層圖案化複數個島狀物；分離每一該些島狀物為複數個次島狀物；蝕刻該上緩衝遮罩層以於該硬遮罩層上形成複數個第二遮罩柱；蝕刻該硬遮罩層由該些第一遮罩柱與該些第二遮罩柱所暴露之一暴露部位，直到該基板之部位被蝕刻；以及移除該些第一遮罩柱、該些第二遮罩柱以及該硬遮罩層之殘留部位。
  17. 一種半導體元件之精細島狀圖案形成方法，包含：形成複數個第一遮罩柱於一基板上之一硬遮罩層上；形成一上緩衝遮罩層至該硬遮罩層上方以覆蓋該些第一遮罩柱，其中該形成該上緩衝遮罩層係藉由旋轉塗佈執行；對該上緩衝遮罩層圖案化複數個島狀物；分離每一該些島狀物為複數個次島狀物；蝕刻該上緩衝遮罩層以於該硬遮罩層上形成複數個第二遮罩柱；蝕刻該硬遮罩層由該些第一遮罩柱與該些第二遮罩柱所暴露之一暴露部位，直到該基板之部位被蝕刻；以及移除該些第一遮罩柱、該些第二遮罩柱以及該硬遮罩層之殘留部位。
TW106138674A 2017-09-05 2017-11-08 半導體元件之精細島狀圖案形成方法 TWI644360B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/695,027 2017-09-05
US15/695,027 US10115594B1 (en) 2017-09-05 2017-09-05 Method of forming fine island patterns of semiconductor devices

Publications (2)

Publication Number Publication Date
TWI644360B true TWI644360B (zh) 2018-12-11
TW201913810A TW201913810A (zh) 2019-04-01

Family

ID=63895115

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106138674A TWI644360B (zh) 2017-09-05 2017-11-08 半導體元件之精細島狀圖案形成方法

Country Status (3)

Country Link
US (1) US10115594B1 (zh)
CN (1) CN109427556B (zh)
TW (1) TWI644360B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10763262B2 (en) * 2018-11-23 2020-09-01 Nanya Technology Corporation Method of preparing semiconductor structure
TWI768808B (zh) * 2021-04-01 2022-06-21 友達光電股份有限公司 遮光元件基板以及顯示裝置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150155198A1 (en) * 2013-12-04 2015-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Double Spacer Patterning Process

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6632741B1 (en) * 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
CN101542390A (zh) * 2006-11-14 2009-09-23 Nxp股份有限公司 用以增大特征空间密度的两次形成图案的光刻技术
KR100886219B1 (ko) * 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
US7659208B2 (en) * 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
TWI474378B (zh) * 2009-06-26 2015-02-21 羅門哈斯電子材料有限公司 形成電子裝置的方法
JP2011233878A (ja) * 2010-04-09 2011-11-17 Elpida Memory Inc 半導体装置の製造方法
US8586478B2 (en) * 2011-03-28 2013-11-19 Renesas Electronics Corporation Method of making a semiconductor device
US8298943B1 (en) * 2011-05-27 2012-10-30 International Business Machines Corporation Self aligning via patterning
KR102037874B1 (ko) 2013-02-07 2019-10-29 삼성전자주식회사 반도체 소자의 홀 패턴들을 형성하는 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150155198A1 (en) * 2013-12-04 2015-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Double Spacer Patterning Process

Also Published As

Publication number Publication date
US10115594B1 (en) 2018-10-30
TW201913810A (zh) 2019-04-01
CN109427556B (zh) 2020-10-02
CN109427556A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
US10049919B2 (en) Semiconductor device including a target integrated circuit pattern
KR102250656B1 (ko) 반도체 소자의 패턴 형성 방법
KR101576335B1 (ko) 집적 회로 패터닝 방법
US20160005614A1 (en) Spacer Etching Process for Integrated Circuit Design
KR100942078B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US20120175745A1 (en) Methods for fabricating semiconductor devices and semiconductor devices using the same
TWI675401B (zh) 半導體結構的製造方法
TWI644360B (zh) 半導體元件之精細島狀圖案形成方法
US9564342B2 (en) Method for controlling etching in pitch doubling
TWI652723B (zh) 半導體元件之精細島狀圖案形成方法
CN109427555B (zh) 半导体元件的密孔图案形成方法
CN109411334B (zh) 半导体元件的精细线图案形成方法
KR20090049524A (ko) 스페이서를 이용한 반도체소자의 미세 패턴 형성 방법
TWI652719B (zh) 半導體元件之精細線圖案形成方法
US9607885B2 (en) Semiconductor device and fabrication method
TWI688012B (zh) 半導體結構的製造方法
KR20090000882A (ko) 반도체소자의 미세 패턴 형성방법
WO2023279521A1 (zh) 连接垫的形成方法及半导体结构