TWI675401B - 半導體結構的製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000010410 layer Substances 0.000 claims abstract description 239
- 239000012044 organic layer Substances 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 230000008569 process Effects 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 6
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 239000011148 porous material Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Inorganic Chemistry (AREA)
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Abstract
一種半導體結構的製造方法,包含依序形成目標層、底部硬遮罩層、中間硬遮罩層及頂部硬遮罩層在基板上。之後形成第一遮罩層在頂部硬遮罩層上。形成具有至少一凹槽及至少一殘留部分在凹槽下的第一圖案化頂部硬遮罩層,其中殘留部分剩餘的厚度小於凹槽的深度。形成圖案化有機層在凹槽上。藉由蝕刻第一圖案化頂部硬遮罩層形成第二圖案化頂部硬遮罩層。藉由使用第二圖案化頂部硬遮罩層作為遮罩蝕刻中間硬遮罩層、底部硬遮罩層以及目標層形成圖案化目標層。
Description
本發明是有關於一種半導體結構的製造方法。更詳細的說,本發明是有關於一種使用雙重圖案化技術製造半導體結構的精細圖案的方法。
隨著半導體裝置變得更小且高度集成,已經開發了許多用於製造半導體裝置的精細圖案的技術。特別是所需間距尺寸和臨界尺寸(critical dimension;CD)不斷縮小。然而,製造半導體特徵的光刻製程已經在曝光裝置的分辨率上出現限制。
為了使半導體裝置精細到超過光刻製程的分辨率極限,例如光刻-蝕刻-光刻-蝕刻(lithography-etching-lithography-etching;LELE)製程等雙重圖案化(double patterning)技術已被積極的開發。然而,現有的光刻-蝕刻-光刻-蝕刻製程具有特徵容易受損的問題而導致產量低。此外,蝕刻不均勻(etching nonuniformity)的問題可能發生在目標層上。因此,需要一種解決上述問題的方法。
根據本發明之各種實施方式,提供一種半導體結構的製造方法,包含依序形成目標層、底部硬遮罩層、中間硬遮罩層及頂部硬遮罩層在基板上;形成第一遮罩層在頂部硬遮罩層上,其中第一遮罩層具有複數個開口暴露頂部硬遮罩層的一部分;蝕刻頂部硬遮罩層的暴露部分以形成第一圖案化頂部硬遮罩層,其中第一圖案化頂部硬遮罩層包含至少一凹槽及至少一殘留部分在凹槽下,殘留部分剩餘的厚度小於凹槽的深度;形成圖案化有機層在第一圖案化頂部硬遮罩層的凹槽上;蝕刻第一圖案化頂部硬遮罩層以形成第二圖案化頂部硬遮罩層,其中第二圖案化頂部硬遮罩層具有複數個孔隙暴露中間硬遮罩層的一部分;以及使用第二圖案化頂部硬遮罩層作為遮罩蝕刻中間硬遮罩層、底部硬遮罩層以及目標層以形成圖案化目標層。
根據本發明之某些實施方式,其中第一圖案化頂部硬遮罩層具有複數個第一條狀結構,圖案化有機層具有複數個第二條狀結構,第一條狀結構與第二條狀結構平行,並且各個第二條狀結構設置在上述第一條狀結構之間。
根據本發明之某些實施方式,其中頂部硬遮罩層的厚度大於中間硬遮罩層的厚度。
根據本發明之某些實施方式,其中頂部硬遮罩層及中間硬遮罩層是由不同的材料組成。
根據本發明之某些實施方式,其中頂部硬遮罩層包含氧化矽、氮化矽、氮氧化矽或碳化矽。
根據本發明之某些實施方式,其中中間硬遮罩
層包含氧化矽、氮化矽、氮氧化矽或碳化矽。
根據本發明之某些實施方式,其中中間硬遮罩層及底部硬遮罩層是由不同的材料組成。
根據本發明之某些實施方式,其中底部硬遮罩層包含無定形碳或多晶矽氧化物。
根據本發明之某些實施方式,其中蝕刻頂部硬遮罩層的暴露部分包含使用非等向性蝕刻製程。
根據本發明之某些實施方式,其中蝕刻第一圖案化頂部硬遮罩層包含使用非等向性蝕刻製程。
根據本發明之某些實施方式,其中蝕刻中間硬遮罩層、底部硬遮罩層以及目標層包含使用非等向性蝕刻製程。
根據本發明之某些實施方式,其中形成圖案化有機層在第一圖案化頂部硬遮罩層的凹槽上包含形成有機層覆蓋第一圖案化頂部硬遮罩層;形成第二遮罩層在有機層上;以及蝕刻有機層以形成圖案化有機層。
根據本發明之某些實施方式,其中圖案化有機層具有複數個缺口暴露出第一圖案化頂部硬遮罩層的上表面。
根據本發明之某些實施方式,其中圖案化有機層的厚度大於第一圖案化頂部硬遮罩層的厚度。
10‧‧‧方法
11、12、13、14、15、16‧‧‧操作
110‧‧‧基板
120‧‧‧目標層
122‧‧‧通孔
124‧‧‧圖案化目標層
130‧‧‧底部硬遮罩層
134‧‧‧圖案化底部硬遮罩層
140‧‧‧中間硬遮罩層
150‧‧‧頂部硬遮罩層
152‧‧‧凹槽
154‧‧‧第一圖案化頂部硬遮罩層
154a‧‧‧殘留部分
154b‧‧‧高地部分
156‧‧‧第二圖案化頂部硬遮罩層
158‧‧‧孔隙
160‧‧‧第一遮罩層
162‧‧‧開口
170‧‧‧有機層
172‧‧‧缺口
174‧‧‧圖案化有機層
176‧‧‧溝渠
180‧‧‧第二遮罩層
182‧‧‧開口
W1、W1’、W2、W2’、W3、W3’、W3”‧‧‧寬度
H1、H2、H3、H4、H4’、H5‧‧‧厚度
當讀到隨附的圖式時,從以下詳細的敘述可充
分瞭解本揭露的各方面。值得注意的是,根據工業上的標準實務,各種特徵不是按比例繪製。事實上,為了清楚的討論,各種特徵的尺寸可任意增加或減少。
第1圖為根據本發明之某些實施方式繪示的製造半導體結構的方法流程圖。
第2A-6圖為根據本發明之某些實施方式繪示的半導體結構的製程各步驟的剖面圖。
以下將以圖式揭露本發明之複數個實施方式,為明確說明起見,許多實務上的細節將在以下敘述中一併說明。然而,應瞭解到,這些實務上的細節不應用以限制本發明。也就是說,在本發明部分實施方式中,這些實務上的細節是非必要的。此外,為簡化圖示起見,一些習知慣用的結構與元件在圖示中將以簡單示意的方式繪示之。
在本文中使用空間相對用語,例如「下方」、「之下」、「上方」、「之上」等,這是為了便於敘述一元件或特徵與另一元件或特徵之間的相對關係,如圖中所繪示。這些空間上的相對用語的真實意義包含其他的方位。例如,當圖示上下翻轉180度時,一元件與另一元件之間的關係,可能從「下方」、「之下」變成「上方」、「之上」。此外,本文中所使用的空間上的相對敘述也應作同樣的解釋。
第1圖繪示本發明各種實施方式之製造半導體
結構的方法10流程圖。方法10從操作11開始,依序形成目標層、底部硬遮罩層、中間硬遮罩層以及頂部硬遮罩層在基板上。方法10繼續至操作12,形成第一遮罩層在頂部硬遮罩層上,第一遮罩層具有複數個開口暴露出頂部硬遮罩層的一部分。方法10繼續至操作13,蝕刻頂部硬遮罩層的暴露部分以形成包含至少一凹槽及至少一殘留部分在凹槽下的第一圖案化頂部硬遮罩層,並且殘留部分剩餘的厚度小於凹槽的深度。方法10繼續至操作14,形成圖案化有機層在第一圖案化頂部硬遮罩層的凹槽上。方法10繼續至操作15,蝕刻第一圖案化頂部硬遮罩層以形成具有複數個孔隙暴露出中間硬遮罩層的一部分的第二圖案化頂部硬遮罩層。方法10繼續至操作16,藉由使用第二圖案化頂部硬遮罩層作為遮罩蝕刻中間硬遮罩層、底部硬遮罩層以及目標層形成圖案化目標層。以下將示出根據第1圖方法10製造半導體結構的各種實施例方式。儘管方法10在下文被描述和繪示為一系列操作,但應當理解,這些操作的順序並不用以限制本發明。例如,某些操作可以以不同的順序執行和/或在某些操作之前、同時及之後提供額外的操作。另外,在本方法其他實施例中可替換或消除下文所述之一些操作。此外,上述的一個或多個單獨的操作可以在一個或多個單獨的操作和/或階段中執行。
第2A-6圖為根據本發明各種實施方式繪示的半導體結構的製程各步驟的剖面圖。
請參考第2A圖,在第1圖的操作11中,依序形
成目標層120、底部硬遮罩層130、中間硬遮罩層140及頂部硬遮罩層150在基板110上。形成目標層120、底部硬遮罩層130、中間硬遮罩層140及頂部硬遮罩層150可以包含任何合適的沉積方法,例如電漿增強原子層沉積(PEALD)、化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)及類似者。在某些實施方式中,頂部硬遮罩層150的厚度為H1,並且中間硬遮罩層140的厚度為H2。在某些實施方式中,厚度H1大於厚度H2。在某些實施方式中,頂部硬遮罩層150及中間硬遮罩層140可以由不同的材料構成,也就是說,頂部硬遮罩層150可以與中間硬遮罩層140具有不同的蝕刻選擇性。在某些實施方式中,頂部硬遮罩層150可以由無機材料構成。在某些實施方式中,頂部硬遮罩層150及中間硬遮罩層140可以包含氧化矽、氮化矽(SiN)、氮氧化矽(SiON)、碳化矽或其類似者。例如,頂部硬遮罩層150可以由氧含量較高(oxide-rich)的氧化矽組成,並且中間硬遮罩層140可以由矽含量較高(silicon-rich)的氮化矽(SiN)組成。此外,中間硬遮罩層140和底部硬遮罩層130也可以包含不同的材料,並且中間硬遮罩層140也可以具有與底部硬遮罩層130不同的刻蝕選擇性。在某些實施方式中,底部硬遮罩層130可以包含非晶碳或多晶矽氧化物。
在一些實施方式中,目標層120可以包含四乙氧基矽烷(TEOS)、旋塗式玻璃(SOG)、氮氧化矽(SiON)、低溫氧化物(LTO)複合材料、含矽底抗反射塗層
(Si-contained BARC)或其類似者。在某些實施方式中,目標層120可以為半導體基板,例如,塊狀半導體、絕緣體上半導體(SOI)基板或其類似者,其可以被摻雜(例如,摻雜p型摻雜劑或n型摻雜劑)或是不摻雜。在其他實施方式中,目標層120可以為包含矽(Si);鍺(Ge);包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導體;包含SiGe、GaAsP、lInAs、lGaAs、GaInAs、GaInP和/或GaInAsP的合金半導體;或其組合。
請參考第2B圖,在第1圖的操作12中,第一遮罩層160形成在頂部硬遮罩層150上,並且第一遮罩層160具有複數個開口162暴露出頂部硬遮罩層150的一部分。形成第一遮罩層160可以包含,例如,旋轉塗佈光阻材料在頂部硬遮罩層150上。之後,藉由光刻製程圖案化光阻材料以形成第一遮罩層160。如第2B圖所示,第一遮罩層160具有複數個開口162暴露出頂部硬遮罩層150的一部分。在某些實施方式中,複數個開口162中的每一個具有寬度W1。在某些實施方式中,第一遮罩層160可以包含各種圖案,例如,條狀圖案、島狀圖案或柱狀陣列。在某些實施方式中,第一遮罩層160可以具有複數個彼此相鄰的條狀結構。
請參考第2C圖,在第1圖的操作13中,蝕刻頂部硬遮罩層150的暴露部分以形成第一圖案化頂部硬遮罩層154,第一圖案化頂部硬遮罩層154包含至少一個凹槽152及至少一個殘留部分154a在凹槽152下,並且殘留部分154a剩餘的厚度H4少於凹槽152的深度H3。在某些實施方
式中,凹槽152的深度H3為殘留部分154a的厚度H4的約120%至約500%,例如為約150%、180%、200%、220%、250%、280%、300%、350%、400%、450%及480%。第一圖案化頂部硬遮罩層154藉由執行蝕刻製程形成,蝕刻製程可以包含使用第一遮罩層160作為蝕刻屏障來蝕刻頂部硬遮罩層150。更詳細的說,蝕刻如第2B圖中所示之被複數個開口162暴露的頂部硬遮罩層150,但不蝕刻穿透頂部硬遮罩層150以形成第一圖案化頂部硬遮罩層154。在某些實施方式中,蝕刻製程可以包含任何合適的濕蝕刻製程或乾蝕刻製程,例如反應離子蝕刻(reactive ion etching;RIE)製程。如第2C所示,第一圖案化頂部硬遮罩層154具有一或多個凹槽152、一或多個殘留部分154a在凹槽152之下及一或多個高地部分154b。兩個相鄰的高地部分154b被相應的一個凹槽152分隔開。凹槽152具有深度H3,且第一圖案化頂部硬遮罩層154的殘留部分154a具有厚度H4。深度H3也可以為高地部分154b由殘留部分154a的上表面測量的厚度。厚度H4小於深度H3,也就是說,在操作13中,頂部硬遮罩層150的蝕刻深度大於第一圖案化頂部硬遮罩層154的剩餘厚度。開口162(如第2B圖所示)在與中間硬遮罩層140的主表面垂直的方向上與凹槽152(如第2C圖所示)重疊。在某些實施方式中,複數個凹槽152中的每一個具有寬度W1’,其實質上等於開口162的寬度W1。在某些實施方式中,第一圖案化頂部硬遮罩層154可以具有各種圖案,例如,條狀圖案、島狀圖案或柱狀陣列。在某些實施方式中,
第一圖案化頂部硬遮罩層154的高地部分154b具有複數個彼此相鄰的第一條狀結構。
請參考第3A-3C圖,在第1圖的操作14中,形成圖案化有機層174在第一圖案化頂部硬遮罩層154的凹槽152上。請先參考第3A圖,形成有機層170在基板110上並覆蓋第一圖案化頂部硬遮罩層154。有機層170可以藉由合適的塗佈方法形成,例如旋轉塗佈、模具塗佈及其類似者,或者可以藉由其他沉積製程,例如,化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)及其類似者形成。有機層170可以填充第一圖案化頂部硬遮罩層154的凹槽152,並且具有大於第一圖案化頂部硬遮罩層154之高地部分154b高度H3的厚度,以使有機層170具有平坦的上表面覆蓋基板110。在某些實施方式中,有機層170可以包含任何合適的有機材料,例如,抗蝕底層聚合物(resist underlayer polymer)。在某些實施方式中,還可以形成底抗反射塗層(bottom anti-reflective coating;BARC)在有機層170上。
請參考第3B圖,形成第二遮罩層180在有機層170上。形成第二遮罩層180的方法可以與形成第一遮罩層160相同或相似,其可以包含,例如,旋轉塗佈光阻材料在有機層170的頂表面上。之後,執行光刻製程以圖案化光阻材料並形成第二遮罩層180。如第3B圖所示,第二遮罩層180具有複數個開口182暴露出有機層170的一部分。第二遮罩層180在與有機層170的平坦頂表面垂直的方向上與第
一圖案化頂部硬遮罩層154的高地部分154b不重疊。更詳細的說,第二遮罩層180直接形成在第一圖案化頂部硬遮罩層154的殘留部分154a之上。在某些實施方式中,複數個開口182中的每一個具有寬度W2。在某些實施方式中,寬度W2可以大於寬度W1及W1’。在其他實施方式中,寬度W2可以小於寬度W1及W1’。在某些實施方式中,寬度W2可以實質上等於寬度W1及W1’。在某些實施方式中,第二遮罩層180可以包含各種圖案,例如,條狀圖案、島狀圖案或柱狀陣列。在某些實施方式中,第二遮罩層180可以具有複數個彼此相鄰的條狀結構。
請參考第3C圖,移除有機層170的一部分以形成設置在凹槽152中的圖案化有機層174,也就是說,圖案化有機層174形成在第一圖案化頂部硬遮罩層154的殘留部分154a上。例如,可以藉由執行蝕刻製程形成圖案化有機層174,蝕刻製程包含使用第二遮罩層180作為蝕刻屏障來蝕刻有機層170被開口182暴露的一部分。當第一圖案化頂部硬遮罩層154的殘留部分154a及高地部分154b暴露時,蝕刻製程可以停止。如第3C圖所示,圖案化有機層174具有複數個缺口172暴露出第一圖案化頂部硬遮罩層154的殘留部分154a及高地部分154b。複數個溝渠176形成在第一圖案化頂部硬遮罩層154的高地部分154b及圖案化有機層174之間。在某些實施方式中,圖案化有機層174及第一圖案化頂部硬遮罩層154的高地部分154b交錯地排列並且被溝渠176分隔開。在某些實施方式中,複數個缺口172中的
每一個具有寬度W2’,寬度W2’實質上等於開口182的寬度W2。在某些實施方式中,複數個溝渠176中的每一個具有寬度W3。在某些實施方式中,寬度W3小於寬度W1、W1’、W2及W2’。在某些實施方式中,圖案化有機層174可以具有各種圖案,例如,條狀圖案、島狀圖案或柱狀陣列。在某些實施方式中,圖案化有機層174可以具有複數個第二條狀結構。在某些實施方式中,圖案化有機層174的複數個第二條狀結構與第一圖案化頂部硬遮罩層154的高地部分154b的複數個第一條狀結構平行。在某些實施方式中,第二條狀結構中的每一個設置在相鄰的第一條狀結構之間。在某些實施方式中,圖案化有機層174具有厚度H5。在某些實施方式中,圖案化有機層174的厚度H5為第一圖案化頂部硬遮罩層154之高地部分154b的厚度H3的100%-300%,例如可以為約120%、150%、200%或250%。
請參考第4圖,在第1圖的操作15中,蝕刻第一圖案化頂部硬遮罩層154以形成具有複數個孔隙158暴露中間硬遮罩層140的一部分的第二圖案化頂部硬遮罩層156。藉由執行蝕刻製程形成第二圖案化頂部硬遮罩層156。在某些實施方式中,蝕刻製程可以包含乾蝕刻製程,例如反應離子蝕刻(reactive ion etching;RIE)製程。更詳細地說,蝕刻製程包含蝕刻第一圖案化頂部硬遮罩層154被溝渠176暴露的殘留部分154a直到中間硬遮罩層140暴露。如第4圖所示,第二圖案化頂部硬遮罩層156具有複數個孔隙158暴露中間硬遮罩層140的一部分。孔隙158與溝渠176對齊。
在某些實施方式中,孔隙158中的每一個具有寬度W3’,寬度W3’實質上等於或小於溝渠176的寬度W3。,寬度W3’也可以小於寬度W1、W1’、W2及W2’。在某些實施方式中,第二圖案化頂部硬遮罩層156具有厚度H4’。在某些實施方式中,厚度H4’可以實質上等於第3C圖中所示的第一圖案化頂部硬遮罩層154的殘留部分154a的厚度H4。在某些實施方式中,第二圖案化頂部硬遮罩層156可以具有各種圖案,例如,條狀圖案、島狀圖案或柱狀陣列。在某些實施方式中,第二圖案化頂部硬遮罩層156具有與第一圖案化頂部硬遮罩層154的高地部分154b的圖案及圖案化有機層174的圖案的集合相同或相似的輪廓(在平面圖中)。
請參考第5圖及第6圖,在第1圖的操作16中,使用第二圖案化頂部硬遮罩層156作為遮罩來蝕刻中間硬遮罩層140、底部硬遮罩層130以及目標層120以形成圖案化目標層124。藉由執行乾蝕刻製程,例如反應離子蝕刻(RIE)製程形成圖案化目標層124。更詳細地說,蝕刻製程可以包含使用第二圖案化頂部硬遮罩層156作為蝕刻屏障,並蝕刻穿透位於孔隙158下方的中間硬遮罩層140、底部硬遮罩層130及目標層120。如第5圖所示,當基板110暴露時,蝕刻製程可以停止,並且形成圖案化底部硬遮罩層134及圖案化目標層124。之後,如第6圖所示,去除在圖案化目標層124上的圖案化底部硬遮罩層134,並且圖案化目標層124具有複數個通孔122暴露基板110。通孔122與孔隙158對齊,並且圖案化目標層124與第二圖案化頂部硬遮罩
層156對齊。在某些實施方式中,通孔122中的每一個具有寬度W3”,其實質上等於溝渠176的寬度W3及孔隙158的寬度W3’,因此寬度W3”也可以小於寬度W1、W1’、W2及W2’。在某些實施方式中,圖案化目標層124可以包含各種圖案,例如,條狀圖案、島狀圖案或柱狀陣列。在某些實施方式中,圖案化目標層124具有與第二圖案化頂部硬遮罩層156的圖案相同或相似的輪廓(在平面圖中)。
本發明揭露一種新穎的半導體結構的製造方法。本發明的實施方式與現有方法相比具有多種優點,總結如下。本發明的方法可以避免在圖案轉印製程期間圖案化層的損壞,可以改善圖案的蝕刻均勻性,並且也可以減少圖案的間距(pitch)。藉由本發明之方法形成的圖案化目標層具有相對較小的臨界尺寸(critical dimension)並獲得一致的圖案。
雖然本發明已以實施方式揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (14)
- 一種半導體結構的製造方法,包含:依序形成一目標層、一底部硬遮罩層、一中間硬遮罩層以及一頂部硬遮罩層在一基板上;形成一第一遮罩層在該頂部硬遮罩層上,其中該第一遮罩層具有複數個開口暴露該頂部硬遮罩層的一部分;蝕刻該頂部硬遮罩層的該暴露部分以形成一第一圖案化頂部硬遮罩層,其中該第一圖案化頂部硬遮罩層包含至少一凹槽、至少一殘留部分在該凹槽下及至少一高地部分與該凹槽相鄰,該殘留部分剩餘一厚度小於該凹槽的一深度;形成一圖案化有機層在該第一圖案化頂部硬遮罩層的該凹槽中,其中該圖案化有機層與該第一圖案化頂部硬遮罩層的該高地部分分離且交錯地排列;蝕刻該第一圖案化頂部硬遮罩層以形成一第二圖案化頂部硬遮罩層,其中該第二圖案化頂部硬遮罩層具有複數個孔隙暴露該中間硬遮罩層的一部分;以及使用該第二圖案化頂部硬遮罩層作為一遮罩蝕刻該中間硬遮罩層、該底部硬遮罩層以及該目標層以形成一圖案化目標層。
- 如請求項1所述之方法,其中該第一圖案化頂部硬遮罩層具有複數個第一條狀結構,該圖案化有機層具有複數個第二條狀結構,該些第一條狀結構與該些第二條狀結構平行,並且各該第二條狀結構設置在該些第一條狀結構之間。
- 如請求項1所述之方法,其中該頂部硬遮罩層具有一厚度大於該中間硬遮罩層的一厚度。
- 如請求項1所述之方法,其中該頂部硬遮罩層及該中間硬遮罩層是由不同的材料組成。
- 如請求項4所述之方法,其中該頂部硬遮罩層包含氧化矽、氮化矽、氮氧化矽或碳化矽。
- 如請求項4所述之方法,其中該中間硬遮罩層包含氧化矽、氮化矽、氮氧化矽或碳化矽。
- 如請求項1所述之方法,其中該中間硬遮罩層及該底部硬遮罩層是由不同的材料組成。
- 如請求項7所述之方法,其中該底部硬遮罩層包含無定形碳或多晶矽氧化物。
- 如請求項1所述之方法,其中蝕刻該頂部硬遮罩層的該暴露部分包含使用一非等向性蝕刻製程。
- 如請求項1所述之方法,其中蝕刻該第一圖案化頂部硬遮罩層包含使用一非等向性蝕刻製程。
- 如請求項1所述之方法,其中蝕刻該中間硬遮罩層、該底部硬遮罩層以及該目標層包含使用非等向性蝕刻製程。
- 如請求項1所述之方法,其中形成該圖案化有機層在該第一圖案化頂部硬遮罩層的凹槽上包含:形成一有機層覆蓋該第一圖案化頂部硬遮罩層;形成一第二遮罩層在該有機層上;以及蝕刻該有機層以形成該圖案化有機層。
- 如請求項1所述之方法,其中該圖案化 有機層具有複數個缺口暴露出該第一圖案化頂部硬遮罩層的一上表面。
- 如請求項1所述之方法,其中該圖案化有機層具有一厚度大於該第一圖案化頂部硬遮罩層的一厚度。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/826,713 US10211061B1 (en) | 2017-11-30 | 2017-11-30 | Method for manufacturing a semiconductor structure |
US15/826,713 | 2017-11-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201926409A TW201926409A (zh) | 2019-07-01 |
TWI675401B true TWI675401B (zh) | 2019-10-21 |
Family
ID=65322799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107107299A TWI675401B (zh) | 2017-11-30 | 2018-03-05 | 半導體結構的製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10211061B1 (zh) |
CN (1) | CN109860018A (zh) |
TW (1) | TWI675401B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200105247A (ko) * | 2019-02-28 | 2020-09-07 | 에스케이하이닉스 주식회사 | 패턴 형성 방법 |
US20210125830A1 (en) * | 2019-10-23 | 2021-04-29 | Nanya Technology Corporation | Method of forming an ashable hard mask and patterning method |
CN113539794B (zh) * | 2020-04-22 | 2024-06-04 | 芯恩(青岛)集成电路有限公司 | 半导体结构及其制备方法 |
US11444180B2 (en) * | 2020-08-09 | 2022-09-13 | Nanya Technology Corporation | Method of forming uniform fin features |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200819910A (en) * | 2006-10-17 | 2008-05-01 | Samsung Electronics Co Ltd | Method of forming a hard mask and method of forming a fine pattern of semiconductor device using the same |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100723506B1 (ko) * | 2005-10-11 | 2007-05-30 | 삼성전자주식회사 | 다중 포토리소그라피 공정을 이용한 미세 패턴 형성 방법 |
CN101221890B (zh) * | 2007-01-12 | 2010-11-03 | 南亚科技股份有限公司 | 半导体结构形成的方法 |
US8563439B2 (en) * | 2010-07-23 | 2013-10-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of pitch dimension shrinkage |
-
2017
- 2017-11-30 US US15/826,713 patent/US10211061B1/en active Active
-
2018
- 2018-03-05 TW TW107107299A patent/TWI675401B/zh active
- 2018-03-14 CN CN201810211026.9A patent/CN109860018A/zh active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200819910A (en) * | 2006-10-17 | 2008-05-01 | Samsung Electronics Co Ltd | Method of forming a hard mask and method of forming a fine pattern of semiconductor device using the same |
Also Published As
Publication number | Publication date |
---|---|
TW201926409A (zh) | 2019-07-01 |
CN109860018A (zh) | 2019-06-07 |
US10211061B1 (en) | 2019-02-19 |
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