DE19653614C2 - Verfahren zur Herstellung von Zwischenverbindungen in Halbleitereinrichtungen - Google Patents
Verfahren zur Herstellung von Zwischenverbindungen in HalbleitereinrichtungenInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer
Verbindung in einer Halbleitereinrichtung gemäß dem Patentanspruch 1, wobei ein
unterer leitender Bereich an eine obere Verbindung angeschlossen wird.
Mit zunehmendem Integrationsgrad in der Halbleitertechnologie wird bei der Her
stellung von Halbleitereinrichtungen die Verwendung feinerer Strukturen erforder
lich.
Jedoch treten bei der Herstellung einer Halbleitereinrichtung mit äußerst feinen
Strukturen entsprechend der konstruierten Schaltung verschiedene Schwierigkeiten
beim Auffinden eines angemessenen Verfahrens zum Ausrichten oder Anordnen
jeweiliger Kontaktlöcher und Verbindungen auf. Insbesondere ist es im Falle einer
Belichtungsvorrichtung sehr schwierig, jeweilige Strukturen zueinander auszurich
ten, ohne einen Fehler bei den Abmessungen der Halbleitereinrichtung während
des Herstellungsverfahrens zu verursachen.
Die Fig. 2 ist eine vereinfachte querschnittliche Ansicht einer Halbleitereinrich
tung mit einer oberen Verbindung, die elektrisch an eine untere Verbindung gemäß
dem herkömmlichen Stand der Technik angekoppelt ist, vgl. dazu die EP 175 604 A2. Bezugnehmend auf Fig. 2
wird ein Halbleitersubstrat 1 zur Verfügung gestellt, wobei eine intermetallische
isolierende Schicht 2 mit einer ausgewählten Dicke, eine untere Zwischenverbin
dung 3 und eine Oxidschicht 4 zur Planarisierung jeweils darauf ausgebildet sind.
Um die untere Zwischenverbindung elektrisch an eine obere Zwischenverbindung 6
anzuschließen, werden in ausgewählten Abschnitten der Oxidschicht 4 Kontaktlö
cher ausgebildet. Danach werden die Kontaktlöcher mit einem Metall, wie etwa
Wolfram, gefüllt, wodurch Pfropfen 5 ausgebildet werden. Danach wird die obere
Zwischenverbindung 6 als der Kontakt zu den Pfropfen 5 ausgebildet.
Jedoch weist das herkömmliche Verfahren zur Ausbildung einer Zwischenverbin
dung den Nachteil auf, dass die untere Zwischenverbindung elektrisch nicht an die
obere Zwischenverbindung angeschlossen ist, wenn die obere Zwischenverbindung
6 wegen eines Ausrichtungsfehlers während der Herstellung der Maske für die o
bere Zwischenverbindung nicht elektrisch an den Pfropfen 5 angeschlossen wird.
Im Ergebnis wird die Ausbeute bei der Herstellung der Einrichtung verringert.
Es ist folglich Aufgabe dieser Erfindung, dem oben aufgezeigten Nachteil des
Standes der Technik wenigstens teilweise Abhilfe zu verschaffen und insbesondere
ein Verfahren zum Ausbilden einer Zwischenverbindung in einer Halbleiterein
richtung zur Verfügung zu stellen, das dazu in der Lage ist, elektrische Fehler,
wie etwa Fehlkontakte zwischen Verbindungen, zu vermeiden, indem eine Dum
mystruktur eingesetzt wird.
Die oben aufgeführte Aufgabe wird durch ein Verfahren gemäß dem Patentan
spruch 1 gelöst. Zweckmäßige Ausführungsformen des erfindungsgemäßen Verfah
rens ergeben sich aus den Unteransprüchen.
Weitere Vorteile der vorliegenden Erfindung werden aus der folgenden Beschrei
bung ersichtlich, wobei auf die begleitenden Figuren Bezug zu nehmen ist, in denen
eine bevorzugte Ausführungsform nach der vorliegenden Erfindung deutlich
gezeigt wird. Die Figuren zeigen:
Fig. 1A-1G vereinfachte querschnittliche Ansichten, um ein Verfahren zur Aus
bildung einer Zwischenverbindung gemäß einer Ausführungsform
der vorliegenden Erfindung zu beschreiben; und
Fig. 2 eine vereinfachte querschnittliche Ansicht einer Halbleitereinrichtung
gemäß dem herkömmlichen Stand der Technik.
Im Folgenden wird eine Ausführungsform der vorliegenden Erfindung unter Be
zugnahme auf die anliegenden Figuren beschrieben.
Die Fig. 1A bis 1G sind vereinfachte querschnittliche Ansichten einer Halblei
tereinrichtung, um ein Verfahren zur Ausbildung eines Kontaktloches gemäß einer
Ausführungsform der vorliegenden Erfindung zu beschreiben.
Bezugnehmend auf Fig. 1A wird ein Halbleitersubstrat 11 eines einkristallinen
Siliziums mit einer darauf ausgebildeten isolierenden Schicht 12 mit einer ausge
wählten Dicke zur Verfügung gestellt. Eine erste Metallschicht wird mit einer aus
gewählten Dicke auf der ersten isolierenden Schicht 12 ausgebildet und struktu
riert, wodurch eine erste Metallverbindungsstruktur ausgebildet wird. Anschlie
ßend wird eine zweite isolierende Schicht 14 auf der ersten Metallverbindungs
struktur 13 und der ersten isolierenden Schicht 12 ausgebildet. Die zweite isolie
rende Schicht 14 dient der Planarisierung der Oberfläche und besteht aus einem
oder mehreren der Materialien, die aus einer Gruppe ausgewählt sind, die
Borphosphorsilicatglas (BPSG), Phosphorsilikatglas (PSG), Borsilikatglas (BSG)
und aufschleuderbares Glas (SOG) umfasst.
Danach wird die Nitridschicht mit einer Dicke von 30 bis 80 nm auf der zweiten
isolierenden Schicht 14 abgeschieden und durch ein fotolithografisches Verfahren
strukturiert, wodurch mehrere voneinander beabstandete Nitridschichtmuster 15
und 15' ausgebildet werden. Unter den Nitridstrukturen ist die Struktur 15', die
jeweils über der ersten Metallverbindungsstruktur 13 angeordnet ist, über einen
Abstand von ca. 0,05 bis ungefähr 0,2 µm von der Struktur 15, die jeweils über
Abstandsbereichen zwischen der ersten Metallverbindungsstruktur 13 angeordnet
ist, getrennt.
Bezugnehmend auf Fig. 1B wird ein erstes Füllmetall aus der Gruppe der Über
gangsmetalle ausgewählt, wie etwa Wolfram (W), Titan (Ti), Tantal (Ta) und
Molybdän (Mo). Das ausgewählte Metall wird mit einer Dicke von 0,05 bis 0,1 µm
in einem Maße ausgebildet, das ausreicht, um die Abstände bzw. Räume zwi
schen den Nitridschichtstrukturen 15 und 15' zu füllen.
Bezugnehmend auf Fig. 1C wird das abgeschiedene Übergangsmetall zurückge
ätzt, bis die Oberfläche der Nitridschichtstrukturen 15 und 15' freigelegt wird,
wodurch ein Dummymuster 16' ausgebildet wird. Ein chemisch-mechanisches Po
lierverfahren (CMP-Verfahren) kann ebenfalls verwendet werden, um die Nitrid
schichtstrukturen 15 freizulegen.
Bezugnehmend auf Fig. 1D wird eine Fototackstruktur 17 auf den ausgewählten
Dummystrukturen 16' und den Nitridschichtstrukturen 15 ausgebildet. Die freige
legte Nitridstruktur 15' und die darunter liegende zweite isolierende Schicht 14
werden in der gestapelten Anordnung durch ein anisotropes Ätzverfahren entfernt,
wodurch Kontaktlöcher 18 ausgebildet werden, und die erste Metall
verbindungsstruktur 13, wie in Fig. 1E gezeigt, freigelegt wird.
Bezugnehmend auf Fig. 1F wird Wolfram auf der Halbleitereinrichtung abge
schieden, nachdem das Fotolackmuster 17 entfernt worden ist, so dass die Kon
taktlöcher 18 ausreichend mit Wolfram gefüllt sind. Danach wird das abgeschiede
ne Wolfram zurückgeätzt, bis die Oberfläche der Nitridschichtstrukturen 15 und
15' und die Oberfläche der Dummystrukturen 16' freigelegt sind, wodurch die
Wolframpfropfen 19 gebildet werden. Das chemisch-mechanische Polierverfahren
(CMP-Verfahren) kann auch zur Ausbildung der Wolframpfropfen 19 verwendet
werden. Zusätzlich können, um die Haftkraft zu verstärken und die Erzeugung von
Hohlräumen in dem ausgebildeten Wolframpfropfen zu verhindern, drei Schichten,
die eine Stapelstruktur, beispielsweise eine Titanschicht, eine Titannitridschicht
und eine Wolframschicht haben, auch als Ersatz für die einzelnen Wolframpfrop
fen verwendet werden.
Zu dieser Zeit beträgt die Dicke der Titanschicht etwa 0,02 bis 0,04 µm, der Ti
tannitridschicht etwa 0,05 bis 0,07 µm und der Wolframschicht etwa 0,6 bis 0,8 µm.
Es wird jedoch bevorzugt, dass die Dicke der drei gestapelten Schichten 0,03,
0,06 bzw. 0,7 µm betragen.
Danach werden mehrere zweite Metallverbindungsstrukturen 20 auf der Halblei
tereinrichtung im Bereich der Wolframpfropfen 19 ausgebildet.
Obwohl die zweiten Metallverbindungsstrukturen 20 eine Fehlausrichtung, wie in
Fig. 1G gezeigt, aufweisen, gibt es bei dem Betrieb der Einrichtung keine Prob
leme, weil die ersten Metallverbindungsstrukturen 13 und die zweiten Metallver
bindungsstrukturen 20 elektrisch durch die Dummystrukturen 16' angeschlossen
werden.
Wie zuvor beschrieben, verhindert das Verfahren gemäß der vorliegenden Erfin
dung Verbindungsfehler bei elektrischen Anschlüssen zwischen einer unteren Ver
bindung und einer oberen Verbindung auf Grund einer Fehlausrichtung, indem
Dummystrukturen 16 um die Kontaktlöcher gebildet werden. Im Ergebnis wird mit
der vorliegenden Erfindung die Ausbeute erhöht.
Andere Merkmale, Vorteile und Ausführungsformen der Erfindung, die hier offen
bart sind, werden für die Fachleute, nachdem sie die voranstehende Offenbarung
gelesen haben, leicht erkennbar. In dieser Hinsicht können, während spezifische
Ausführungsformen der Erfindung ins Einzelne gehend beschrieben worden sind,
Variationen und Modifikationen dieser Ausführungsformen ausgeführt werden,
ohne das Wesen und den Bereich der Erfindung, wie sie beschrieben und bean
sprucht worden ist, zu verlassen.
Die Erfindung betrifft ein Verfahren zur Ausbildung von Verbindungen bzw. Zwi
schenanschlüssen in Halbleitereinrichtungen, wobei zunächst ein Halbleitersubstrat
11 vorgesehen wird, auf dem eine erste Metallverbindung ausgebildet ist. Eine
erste isolierende Schicht 12 wird auf dem Halbleitersubstrat 11 ausgebildet. Da
nach werden mehrere zweite isolierende Schichtstrukturen auf der ersten isolieren
den Schicht 12 ausgebildet. Danach werden Hohlräume bzw. Räume zwischen den
mehreren zweiten isolierenden Schichtstrukturen bzw. -mustern mit einem ersten
Metall gefüllt. Daraufhin werden die zweiten isolierenden Schichtstrukturen über
den jeweiligen Strukturen bzw. Mustern der ersten Metallverbindung und die über
deckende erste isolierende Schicht geätzt, um mehrere Kontaktlöcher 18 auszubil
den. Die mehreren Kontaktlöcher 18 werden mit einem zweiten Metall gefüllt.
Zuletzt wird eine zweite Metallverbindung ausgebildet.
Claims (13)
1. Verfahren zur Ausbildung einer Verbindung in einer Halbleitereinrichtung
mit den folgenden Schritten:
- a) Bereitstellen eines Halbleitersubstrats (11);
- b) Ausbilden einer ersten isolierenden Schicht (12) auf einer Oberfläche des Halbleitersubstrats (11);
- c) Ausbilden einer ersten Metallverbindungsschicht auf der ersten iso lierenden Schicht (12) und Bilden einer Mehrzahl von ersten Metall verbindungsstrukturen (13) aus der ersten Metallverbindungsschicht;
- d) Ausbilden einer zweiten isolierenden Schicht (14) auf der ersten iso lierenden Schicht (12) und den ersten Metallverbindungsstrukturen (13);
- e) Ausbilden einer dritten isolierenden Schicht auf der zweiten isolie renden Schicht (14), wobei die dritte isolierende Schicht eine andere Ätzrate aufweist als die zweite isolierende Schicht (14), und Bilden einer Mehrzahl von dritten isolierenden Schichtstrukturen (15, 15') aus der dritten isolierenden Schicht, wobei ein Teil der ausgebildeten dritten isolierenden Schichtstrukturen (15') den ersten Metallverbin dungsstrukturen (13) zugeordnet ist und jeweils über den jeweils zu geordneten Metallverbindungsstrukturen (13) liegt und wobei der an dere Teil der dritten isolierenden Schichtstrukturen (15) den Ab standsbereichen zwischen den ersten Metallverbindungsstrukturen (13) zugeordnet ist und jeweils über den jeweils zugeordneten Ab standsbereichen liegt;
- f) Ausbilden einer ersten Füllmetallschicht (16) durch Füllen der Zwi schenräume der dritten isolierenden Schichtstrukturen (15, 15') mit einem ersten Füllmetall;
- g) Ätzen der den ersten Metallverbindungsstrukturen (13) jeweils zuge ordneten dritten isolierenden Schichtstrukturen (15') und Ätzen der zweiten isolierenden Schicht (14) über den jeweiligen ersten Metall verbindungsstrukturen (13), bis die obere Oberfläche der jeweiligen ersten Metallverbindungsstruktur (13) freigelegt ist, wodurch mehre re Kontaktlöcher (18) ausgebildet werden;
- h) Ausbilden einer Mehrzahl von Kontaktpfropfen (19) durch Füllen der Kontaktlöcher (18) mit einem zweiten Füllmetall; und
- i) Ausbilden einer Mehrzahl von zweiten Metallverbindungsstrukturen (20) auf der erhaltenen Oberfläche der Halbleitereinrichtung, um ei nen elektrischen Kontakt zu einem der Kontaktpfropfen (19) und/oder einer ersten Füllmetallschicht (16) herzustellen.
2. Verfahren nach Anspruch 1, bei dem die zweite isolierende Schicht (14)
eine Schicht ist, die bei einem Planarisierungsschritt verwendet wird.
3. Verfahren nach Anspruch 2, bei dem die zweite isolierende Schicht (14) aus
einem oder mehreren der Materialien aus der Gruppe, die BPSG, PSG,
BSG und SOG umfasst, besteht.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die dritten isolieren
den Schichtstrukturen (15, 15') Nitridschichtstrukturen sind.
5. Verfahren nach Anspruch 4, bei der die Nitridschichtstrukturen mit einer
Dicke von etwa 0,03 bis 0,08 µm ausgebildet sind.
6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem ein Abstand zwi
schen der Mehrzahl der dritten isolierenden Schichtstrukturen (15, 15')
0,05 bis 0,2 µm beträgt.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem das erste Füllmetall
aus einer Gruppe von Übergangsmetallen ausgewählt wird, die Wolfram,
Titan, Tantal und Molybdän umfasst.
8. Verfahren nach Anspruch 7, bei dem die erste Füllmetallschicht (16) mit
einer Dicke von 0,05 bis 0,3 µm ausgebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem der Schritt des Fül
lens mit dem ersten Füllmetall folgende Schritte umfasst:
die erste Füllmetallschicht (16) wird mit einer ausgewählten Dicke auf einer Oberfläche der zweiten isolierenden Schicht (14) und den dritten isolierenden Schichtstrukturen (15, 15') abgeschieden; und
die abgeschiedene erste Füllmetallschicht (16) wird geätzt, bis die jeweilige obere Oberfläche der dritten isolierenden Schichtstrukturen (15, 15') freigelegt ist.
die erste Füllmetallschicht (16) wird mit einer ausgewählten Dicke auf einer Oberfläche der zweiten isolierenden Schicht (14) und den dritten isolierenden Schichtstrukturen (15, 15') abgeschieden; und
die abgeschiedene erste Füllmetallschicht (16) wird geätzt, bis die jeweilige obere Oberfläche der dritten isolierenden Schichtstrukturen (15, 15') freigelegt ist.
10. Verfahren nach Anspruch 9, bei dem die erste Füllmetallschicht (16) durch
ein chemisch-mechanisches Polierverfahren geätzt wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem das zweite Füllme
tall (19) Wolfram ist.
12. Verfahren nach einem der Ansprüche 1 bis 11, bei dem das zweite Füllme
tall (19) eine gestapelte Struktur mit drei Schichten hat, insbesondere eine
Titanschicht mit einer Dicke von 0,02 bis 0,04 µm, eine Titannitridschicht
mit einer Dicke von 0,05 bis 0,07 µm und eine Wolframschicht mit einer
Dicke von 0,6 bis 0,8 µm.
13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem das zweite Füllme
tall eine gestapelte Struktur mit drei Schichten hat, insbesondere eine Titan
schicht mit einer Dicke von 0,03 µm, eine Titannitridschicht mit einer Di
cke von 0,06 µm und eine Wolframschicht mit einer Dicke von 0,7 µm.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950069499A KR0185298B1 (ko) | 1995-12-30 | 1995-12-30 | 반도체 소자의 콘택홀 매립용 플러그 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19653614A1 DE19653614A1 (de) | 1997-07-03 |
DE19653614C2 true DE19653614C2 (de) | 2001-10-11 |
Family
ID=19448485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19653614A Expired - Fee Related DE19653614C2 (de) | 1995-12-30 | 1996-12-20 | Verfahren zur Herstellung von Zwischenverbindungen in Halbleitereinrichtungen |
Country Status (5)
Country | Link |
---|---|
US (1) | US5759914A (de) |
JP (1) | JP2916905B2 (de) |
KR (1) | KR0185298B1 (de) |
DE (1) | DE19653614C2 (de) |
GB (1) | GB2309824B (de) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8125 | Change of the main classification |
Ipc: H01L 21/768 |
|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
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8327 | Change in the person/name/address of the patent owner |
Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
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8339 | Ceased/non-payment of the annual fee |