DE102009001522A1 - Halbleiteranordnung mit Kondensator - Google Patents

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Abstract

Ein Ausführungsbeispiel der Erfindung ist eine Halbleiterstruktur 110 mit einem Halbleiterchip 200, der zumindest teilweise in einer Trägervorrichtung 410 eingebettet ist; und einem Kondensator 300, der außerhalb der lateralen Begrenzung des Chips 200 angeordnet ist, wobei der Kondensator 300 elektrisch an den Chip 200 gekoppelt ist.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich im Allgemeinen auf Halbleiteranordnungen. Insbesondere bezieht sich die vorliegende Erfindung auf Halbleiteranordnungen, die einen Kondensator verwenden.
  • Hintergrund
  • Kondensatoren, die Teil einer Halbleiteranordnung sind, wie z. B. Metall-Isolator-Metall oder MIM Kondensatoren, können eine zusätzliche Prozessierung erfordern. Ein MIM Kondensator kann ausgebildet werden als zwei Metallschichten mit einer eingebetteten dielektrischen Schicht und dieser kann zusätzlich zu dem back end of line Metallstapel prozessiert werden. Diese zusätzliche Prozessierung kann zusätzliche Kosten für die Metallabscheidung, die Lithographie und das Ätzen erzeugen. Des Weiteren kann die Qualität oder der Q Faktor des Kondensators gering sein auf Grund der hohen ohmschen Widerstände in den Kondensatorplatten. Neue Verfahren zur Herstellung von Kondensatoren sowie zugehörige Halbleiteranordnungen mit Kondensator werden benötigt.
  • Die Aufgabe wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Weiterbildungen finden sich in den abhängigen Patentansprüchen.
  • Kurzbeschreibung der Zeichnungen
  • Die begleitenden Zeichnungen sind eingefügt um ein breiteres Verständnis von Ausführungsbeispielen bereit zu stellen und sind eingearbeitet in diese Beschreibung und bilden einen Teil davon. Die Zeichnungen stellen Ausführungsbeispiele dar und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Ausführungsbeispiele zu erklären. Andere Ausführungsbeispiele und viele der beabsichtigten Vorteile von Ausführungsbeispielen können leicht verstanden werden, weil sie mit Bezug auf die nachfolgende detaillierte Beschreibung leichter verstanden werden können. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander.
  • 1A und 1B zeigen ein Ausführungsbeispiel eines Halbleiterchips;
  • 2A bis 2D zeigen ein Ausführungsbeispiel einer Plattenanordnung;
  • 3A zeigt eine Draufsicht eines Ausführungsbeispiels eines Rekonfigurations-Wafers;
  • 3B zeigt eine Draufsicht eines Ausführungsbeispiels eines Rekonfigurations-Wafers, die das Fan-Out-Gebiet zeigt;
  • 3C zeigt eine Schnittansicht eines Ausführungsbeispiels eines Rekonfigurations-Wafers, die das Fan-Out-Gebiet zeigt;
  • 4A zeigt eine Draufsicht eines Ausführungsbeispiels einer Halbleiterstruktur mit einem Chip und einer Plattenanordnung;
  • 4B zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur mit einem Chip und einer Plattenanordnung;
  • 4C zeigt, eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur mit einem Chip und einer Plattenanordnung;
  • 4D zeigt eine Draufsicht eines Ausführungsbeispiels einer Halbleiterstruktur, die das Fan-Out-Gebiet zeigt;
  • 4E zeigt eine Schnittansicht einer Halbleiterstruktur, die das Fan-Out-Gebiet zeigt;
  • 5A zeigt eine Draufsicht eines Ausführungsbeispiels einer Halbleiterstruktur;
  • 5B zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur;
  • 5C zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur;
  • 5D zeigt eine Draufsicht eines Ausführungsbeispiels einer Halbleiterstruktur, die das Fan-Out-Gebiet zeigt;
  • 5E zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur, die das Fan-Out-Gebiet zeigt;
  • 6A zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur; und
  • 6B zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur; und
  • 7A zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur; und
  • 7B zeigt eine Schnittansicht eines Ausführungsbeispiels einer Halbleiterstruktur;
  • 8A zeigt eine Draufsicht eines Ausführungsbeispiels einer Halbleiterstruktur; und
  • 8B zeigt eine Schnittansicht eines Ausführungsbeispiels einer Plattenanordnung; und
  • 8C zeigt eine Draufsicht eines Ausführungsbeispiels einer Halbleiterstruktur.
  • Detaillierte Beschreibung beispielhafter Ausführungsformen
  • Die folgende detaillierte Beschreibung bezieht sich auf die begleitenden Zeichnungen, die durch Darstellung spezifische Details und Ausführungsbeispiele zeigen, in welchen die Erfindung angewandt werden kann. Diese Ausführungsbeispiele werden in ausreichendem Detail beschrieben, um dem Fachmann das Anwenden der Erfindung zu ermöglichen. Andere Ausführungsbeispiele können verwendet werden und strukturelle, logische und elektrische Änderungen können durchgeführt werden ohne vom Umfang der Erfindung abzuweichen. Die verschiedenen Ausführungsbeispiele sind nicht notwendigerweise ausschließend, weil einige Ausführungsbeispiele mit einem oder mehreren anderen Ausführungsbeispielen zum Ausbilden neuer Ausführungsbeispiele kombiniert werden können.
  • Die 4A, 4B und 4C stellen eine Halbleiterstruktur 100 dar, welche ein Ausführungsbeispiel einer teilweise vervollständigten Halbleiteranordnung der vorliegenden Erfindung ist. 4A ist eine Draufsicht der Struktur 100, während 4B eine Schnittansicht der Struktur 100 durch AA ist und 4C eine Schnittansicht durch BB ist. Die Struktur 100 beinhaltet einen Halbleiterchip 200 (welcher ebenso als Halbleiterplättchen (die) bezeichnet werden kann), eine Plattenanordnung 300 und eine Stützstruktur 410. Der Chip 200 und die Plattenanordnung 300 sind unterstützt durch und eingebettet in die Stützstruktur 410. Eine Draufsicht des Halbleiterchips 200 ist ebenfalls in 1A dargestellt, während eine Schnittansicht des Chips 200 durch den Schnitt AA in 1B gezeigt ist. Die Plattenanordnung 300 ist ebenfalls in 2 gezeigt.
  • 1A zeigt eine Draufsicht eines Halbleiterchips 200. 1B ist eine Schnittansicht durch den Schnitt AA. Mit Bezugauf 1B beinhaltet der Halbleiterchip oder das Halbleiterplättchen 200 eine Bodenoberfläche 202B und Seitenwandoberflächen 202S. Der Chip 200 beinhaltet eine obere oder aktive Oberfläche, welche gegenüber der Bodenoberfläche 202B ist. Der Chip 200 beinhaltet weiterhin eine finale Metallschicht 230, welche in einem oder mehreren Ausführungsbeispielen in der Nähe der oberen oder aktiven Oberfläche des Chips sein kann. Eine Passivierungsschicht 240 kann über der finalen Metallschicht 230 ausgebildet sein. Es sei angemerkt, dass die finale Metallschicht des Halbleiterchips herkömmlicherweise ebenfalls als die obere Metallschicht bezeichnet wird.
  • Obwohl nicht gezeigt beinhaltet der Chip 200 typischerweise ein Substrat, welches angrenzend an oder in der Nähe seiner Bodenoberfläche sein kann. In ähnlicher Weise kann der Chip weiterhin zusätzliche Metallschichten, zusätzliche dielektrische Schichten (wie z. B. dielektrische zwischenschichten), Bauelemente wie z. B. Dioden und Transistoren, logische Schaltungen, Speicherschaltungen, usw. beinhalten. Die finale Metallschicht kann elektrisch an das Chipsubstrat gekoppelt sein ebenso wie an Anordnungen, die in dem Chipsubstrat ausgebildet sind.
  • Die finale Metallschicht 230 des Chips 200 kann jedes metallische Material umfassen. Die finale Metallschicht kann jedes reine Metall oder jede Metalllegierung sein. Die finale Metallschicht kann ein oder mehrere Elemente wie z. B. Cu, Al, W, Au oder Ag beinhalten. In einem oder mehreren Ausführungsbeispielen kann die finale Metallschicht das Element C beinhalten. Beispiele von metallischen Materialien, welche verwendet werden können, beinhalten, aber sind nicht beschränkt auf, reines Kupfer, eine Kupferlegierung, reines Aluminium, eine Aluminiumlegierung, reines Wolfram, eine Wolframlegierung, reines Silber, eine Silberlegierung, reines Gold und eine Goldlegierung. Die finale Metallschicht kann in Kombination mit zusätzlichen Schichten verwendet werden, wie z. B. Barrieren, Linern und/oder Deckschichten welche beispielsweise Ta, TaN, TaC, Ti, TiN, TiW, WN, WCN, CoWP, CoWB, NiMoP, Ru, Ni, Pd oder Kombinationen davon umfassen.
  • Die finale Metallschicht kann ein oder mehrere Metallleitbahnen umfassen, welche hierin als finale Metallleitbahnen bezeichnet werden können. In einem oder mehreren Ausführungsbeispielen hat die finale Metallschicht zumindest zwei entgültige Metallleitbahnen. In einem Ausführungsbeispiel kann jede der finalen Metallleitbahnen der finalen Metallschicht mit Abstand voneinander angeordnet sein. In einem Ausführungsbeispiel kann jede der finalen Metallleitbahnen elektrisch von jeder anderen isoliert sein.
  • In dem in den 1A und 1B gezeigten Ausführungsbeispiel beinhaltet die finale Metallschicht 230 zumindest eine erste finale Metallleitbahn 230A, eine zweite finale Metallleitbahn 230B, eine dritte finale Metallleitbahn 230C und eine vierte finale Metallleitbahn 230D. In einem oder mehreren Ausführungsbeispielen kann zumindest eine der finalen Metallleitbahnen ein oder mehrere bond pads (auch als Kontaktpads bezeichnet) beinhalten. In einem oder mehreren Ausführungsbeispielen kann jede der finalen Metallleitbahnen ein oder mehrere bond pads beinhalten.
  • Im Allgemeinen ist die Dicke der finalen Metallleitbahnen nicht auf eine bestimmte Dicke limitiert. In einem oder mehreren Ausführungsbeispielen kann jede der finalen Metallleitbahnen 230A–D eine Dicke haben, die größer ist als ungefähr 250 nm (Nanometer). In einem oder mehreren Ausführungsbeispielen kann jede der finalen Metallleitbahnen 230A–D eine Dicke haben, die größer ist als ungefähr 400 nm. In einem oder mehreren Ausführungsbeispielen kann jede der finalen Metallleitbahnen 230A–D eine Dicke haben, die größer ist als ungefähr 500 nm. In einem oder mehreren Ausführungsbeispielen kann jede der finalen Metallleitbahnen 230A–D eine Dicke haben, die größer ist als ungefähr 600 nm. In einem oder mehreren Ausführungsbeispielen kann jede der finalen Metallleitbahnen eine Dicke haben, die größer ist als ungefähr 1000 nm. Obwohl in den 1A, B nicht gezeigt, können die finalen Metallleitbahnen elektrisch an darunter liegende Metallleitbahnen und an Anordnungen, die innerhalb des Chipsubstrats ausgebildet sind, gekoppelt sein.
  • Die Passivierungsschicht 240 von Chip 200 kann aus jedem dielektrischen Material ausgebildet sein, wie z. B. einem Oxid, einem Nitrid, einem Oxinitrid, einem Imid oder Kombinationen davon. Die Passivierungsschicht 240 kann beispielsweise ein oder mehrere dielektrische Schichten umfassen, wie z. B. eine Oxidschicht, eine Nitridschicht, eine Oxinitridschicht, eine Imidschicht oder Kombinationen davon. Beispielsweise kann die Passivierungsschicht eine Oxidschicht umfassen, die über einer Nitridschicht liegt. Als anderes Beispiel kann die Passivierungsschicht eine Nitridschicht umfassen, die über einer Oxidschicht liegt. Als anderes Beispiel kann die Passivierungsschicht einen Nitrid-Oxid-Nitrid Stapel umfassen (d. h. eine Nitridschicht, die über einer Oxidschicht liegt, welche über einer anderen Nitridschicht liegt). Als anderes Beispiel kann die Passivierungsschicht einen Oxid-Nitrid-Oxid Stapel umfassen. In einem oder mehreren Ausführungsbeispielen ist es möglich, dass die Passivierungsschicht 240 aus einem dielektrischen Material mit hohem k (high k) ausgebildet wird. In einem oder mehreren, Ausführungsbeispielen kann das Material mit hohem k eine dielektrische Konstante haben, die größer ist als die von Siliziumdioxid. In einem oder mehreren Ausführungsbeispielen kann das Material mit hohem k eine dielektrische Konstante haben, die größer ist als 3,9.
  • In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als ungefähr 1000 nm (Nanometer) sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder Nitridschicht weniger als ungefähr 500 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als ungefähr 250 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als ungefähr 200 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als ungefähr 150 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als ungefähr 100 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als ungefähr 50 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht weniger als ungefähr 25 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht größer als ungefähr 15 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Oxidschicht und/oder die Dicke der Nitridschicht größer als ungefähr 30 nm sein.
  • In einem oder mehreren Ausführungsbeispielen kann die Dicke der Passivierungsschicht 240 weniger als ungefähr 1000 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Passivierungsschicht 240 weniger als ungefähr 500 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Passivierungsschicht 240 weniger als ungefähr 250 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Passivierungsschicht 240 weniger als ungefähr 150 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Passivierungsschicht 240 weniger als ungefähr 100 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Passivierungsschicht 240 weniger als ungefähr 50 nm sein. In einem oder mehreren Ausführungsbeispielen kann die Dicke der Passivierungsschicht 240 weniger als ungefähr 25 nm sein.
  • In dem Ausführungsbeispiel des in den 1A und 1B gezeigten Chips 200 sind Öffnungen 250A und 250B durch die Passivierungsschicht 240 ausgebildet um die ersten und zweiten finalen Metallleitbahnen 230A bzw. 230B der finalen Metallschicht 230 freizulegen. Die Öffnungen 250A und 250B können jede in Form eines Loches sein und können als Via-Öffnungen bezeichnet werden. Die Öffnungen 250A und 250B sind für ein zukünftige elektrische Koppeln der ersten finalen Metallleitbahn 230A und der zweiten finalen Metallleitbahn 230B an beispielsweise Umverteilungsschichten (redistribution layers) bereitgestellt. Die Öffnungen 250A und 250B können durch einen Nassätzprozess oder einen Trockenätzprozess ausgebildet werden.
  • 2A zeigt eine Draufsicht einer Plattenanordnung 300. 2B zeigt eine laterale Schnittansicht entlang des Schnittes CC. Mit Bezug auf 2B beinhaltet die Plattenanordnung 300 eine optionale Basis 310. Die Basis 310 kann ein dielektrisches Material umfassen. Jedes dielektrische Material kann verwendet werden. Das dielektrische Material kann beispielsweise ein Oxid, ein Nitrid, ein Oxinitrid, ein Imid oder Kombinationen davon umfassen. Die Basis 310 kann ein Quarzmaterial umfassen. Die Basis kann ein undotiertes Silizium- oder ein dotiertes Siliziummaterial umfassen. Die Basis kann GaAs umfassen. Die Basis kann ein Polymer umfassen. Die Basis kann ein Epoxid umfassen. In einem oder mehreren Ausführungsbeispielen kann die Basis aus einem oder mehreren der voranstehend erwähnten Materialien ausgebildet sein. In einem oder mehreren Ausführungsbeispielen kann die Basis als eine Kombination von zwei oder mehreren der voranstehend erwähnten Materialien ausgebildet sein.
  • Die Plattenanordnung 300 beinhaltet weiterhin eine leitende Schicht 320, die über der Basis 310 angeordnet sein kann. Die leitende Schicht 320 kann aus jedem leitenden Material ausgebildet sein. Das leitende Material kann ein metallisches Material, wie z. B. ein reines Metall oder Metalllegierung sein. Beispielsweise kann die leitende Schicht 320 ein oder mehrere der Elemente Cu, Al, W, Au oder Ag beinhalten. Die leitende Schicht 320 kann aus reinem Kupfer, einer Kupferlegierung, reinem Aluminium, einer Aluminiumlegierung, reinem Wolfram, einer Wolframlegierung, reinem Silber, einer Silberlegierung, reinem Gold oder einer Goldlegierung ausgebildet sein. Das leitende Material kann nichtmetallisch sein. Beispielsweise kann das leitende Material ein dotiertes Polysilizium sein. Das leitende Material kann ein leitendes Polymer sein. In einem Ausführungsbeispiel kann die leitende Schicht 320 im Wesentlichen aus einem metallischen Material bestehen.
  • Die leitende Schicht 320 kann beispielsweise durch eine oder mehrere der Techniken ausgebildet werden wie beispielsweise Sputtern, Galvanisieren (plating), Verdampfen, CVD, Atomlagenabscheidung (atomic layer deposition) gefolgt von Strukturierungsschritten (welche lithographische plus Ätzschritte sein können) oder alternativ durch strukturiertes Galvanisieren (patterned plating) oder jede Damascene-Technologie. Die leitende Schicht 320 dient als eine untere leitende Platte für einen Kondensator. Es sei angemerkt, dass der Begriff ”Platte”, wie hierin benutzt, jede Form haben kann und nicht flach sein muss. In einem Ausführungsbeispiel kann eine Platte im Wesentlichen flach sein.
  • In einem anderen Ausführungsbeispiel ist es möglich dass ein Barrierematerial zwischen der leitenden Schicht 320 und der Basis 310 platziert wird. Das Barrierematerial kann eines oder mehrere der Materialien Ta, TaN, Ti, TiN, TiW, WN, WCN beinhalten.
  • Die Plattenanordnung 300 beinhaltet weiterhin eine dielektrische Schicht 330 die über der leitenden Verbindung (interconnect) 320 angeordnet ist. Die dielektrische Schicht 330 dient als das Kondensatordielektrikum. Die dielektrische Schicht 330 kann jedes dielektrische Material sein. Beispielsweise kann das dielektrische Material 330 ein Oxid (wie z. B. ein Siliziumoxid), ein Nitrid (wie z. B. Siliziumnitrid), ein Oxinitrid, ein Imid, ein Polyimid, ein Fotoimid, ein BCB (Benzo-Cyklo-Buten) usw. sein. Die dielektrische Schicht 330 kann ein Material mit hohem k wie z. B. Al2O3, Ta2O5, HfO2, HfxSiyOz, ZrO2, TiO2, Nb2O5, TiTaO, TiSiO4, TaZrO, BST, STO oder PZT beinhalten. Die dielektrische Schicht 330 kann eine Kombination von verschiedenen dielektrischen Materialien sein. Die dielektrische Schicht kann ein laminierter Schichtstapel wie z. B. Al2O3/HfO2/Al2O3, Al2O3/Ta2O5/Al2O3, HfO2/Ta2O5/HfO2 oder andere Kombinationen sein.
  • Nachdem die dielektrische Schicht 330 ausgebildet ist, kann eine Schutzschicht 340 über der dielektrischen Schicht 330 ausgebildet werden. Die Schutzschicht 340 kann aus jedem dielektrischen Material ausgebildet werden. Beispielsweise kann die Schutzschicht aus einem Oxid, einem Nitrid, einem Oxinitrid, einem Imid, einem Polyimid, einem Fotoimid, einem BCB, einem Epoxid oder jedem anderen dielektrischen Polymermaterial ausgebildet werden. Alternativ ist es möglich eine dickere dielektrische Schicht sowohl als Kondensatordielektrikum als auch als Schutzschicht zu verwenden (beispielsweise wird ein unterer Teilbereich als das Kondensatordielektrikum verwendet und ein oberer Teilbereich wird als eine Schutzschicht verwendet).
  • Eine erste Öffnung 350A kann dann durch die Schutzschicht 340 ausgebildet werden, um die dielektrische Schicht 330 freizulegen. Die erste Öffnung 350A kann auf oder in der dielektrischen Schicht 330 aufhören. Eine zweite Öffnung 350B wird durch die Schutzschicht 340 und durch die dielektrische Schicht 330 ausgebildet um die leitende Schicht 320 freizulegen. Die zweite Öffnung 350B kann auf oder in der leitenden Schicht 320 ausgebildet werden. Die erste Öffnung 350A ist mit Abstand von der zweiten Öffnung 350B angeordnet. In einem oder mehreren Ausführungsbeispielen kann jede der Öffnungen 350A oder 350B die Form eines Loches haben. Die Öffnungen 350A und 350B stellen eine Möglichkeit bereit, eine leitende Umverteilungsschicht entweder an die dielektrische Schicht 330 (z. B. das Kondensatordielektrikum) und/oder an die leitende Schicht 320 (z. B. die Kondensatorplatte) elektrisch zu koppeln.
  • 2C zeigt eine Schnittansicht der Plattenanordnung 300 durch den Schnitt AA, welcher die Öffnung 350A zeigt (die eine obere Oberfläche der dielektrischen Schicht 330 freilegt). In ähnlicher Weise zeigt 2D eine Schnittansicht der Plattenanordnung 300 durch den Schnitt BB, welche die Öffnung 350E zeigt (die eine obere Oberfläche der leitenden Schicht 320 freilegt).
  • In dem in den 4A bis 4C gezeigten Ausführungsbeispiel sind der Chip 200 und die Plattenanordnung 300 beide in einer Trägervorrichtung 410 eingebettet (hierin ebenfalls als eine Stützstruktur oder ein Stützsubstrat bezeichnet). Mit Bezug auf die 48 und 4C werden der Chip 200 und die Plattenanordnung 300 in der Trägervorrichtung 410 eingebettet, so dass die Trägervorrichtung 410 den Boden und Seitenoberflächen des Chips 200 und der Plattenanordnung 300 kontaktiert, aber die Trägervorrichtung die oberen Oberflächen weder des Chips noch der Plattenanordnung kontaktiert. In einem anderen Ausführungsbeispiel der Erfindung können der Chip 200 und/oder die Plattenanordnung 300 in der Trägervorrichtung eingebettet sein, so dass die Trägervorrichtung auch über zumindest einem Teilbereich der oberen Oberfläche des Chips 200 und/oder zumindest einem Teilbereich der oberen Oberfläche der Plattenanordnung 300 ausgebildet sein kann. In ähnlicher Weise können in anderen Ausführungsbeispielen der Chip und die Plattenanordnung in der Trägervorrichtung so eingebettet sein, dass die Trägervorrichtung die Seiten des Chips und/oder die Seiten der Plattenanordnung kontaktiert, aber die obere oder Bodenoberfläche des Chips und/oder der Plattenanordnung nicht kontaktiert.
  • In einem oder mehreren Ausführungsbeispielen kann der Chip und/oder die Plattenanordnung zumindest teilweise in der Trägervorrichtung eingebettet sein. In einem oder mehreren Ausführungsbeispielen kann der Chip und/oder die Plattenanordnung teilweise innerhalb der Trägervorrichtung eingebettet sein. In einem oder mehreren Ausführungsbeispielen kann der Chip und/oder die Plattenanordnung vollständig in der Trägervorrichtung eingebettet sein.
  • In dem in den 4A, 4B und 4C gezeigten Ausführungsbeispiel ist die Plattenanordnung 300 lateral beabstandet (z. B. um einen Abstand versetzt) von dem Chip 200 angeordnet, so dass es dort einen gewissen lateralen Abstand oder Platz zwischen der Plattenanordnung 300 und dem Chip 200 gibt. Jedoch ist es in einem anderen Ausführungsbeispiel möglich, dass die Plattenanordnung 300 einfach lateral von dem Chip 200 angeordnet ist, was folglich die Möglichkeit einschließen würde, dass die Plattenanordnung 300 den Chip 200 berühren oder an diesen angrenzen kann.
  • Die 1A und 1B zeigen einen einzelnen Halbleiterchip 200, jedoch können eine Vielzahl von Halbleiterchips 200 zur gleichen Zeit auf einem einzigen Halbleiterwafer ausgebildet werden. Der Halbleiterwafer kann dann vereinzelt oder in einzelne oder vereinzelte Halbleiterchips 200 geteilt werden. Das Vereinzeln oder Teilen kann beispielsweise mit einer Diamantsäge oder einem Laser (oder durch jede andere Methode, wie z. B. eine chemische Methode) ausgeführt werden. In ähnlicher Weise zeigen die 2A bis 2D eine einzige Plattenanordnung 300. Eine Vielzahl von Plattenanordnungen 300 kann ebenfalls auf einem verschiedenen einzelnen Wafer ausgebildet werden. Dieser Wafer kann dann ebenfalls in einzelne oder vereinzelte Plattenanordnungen 300 vereinzelt oder geteilt werden.
  • Nach dem Ausbilden einer Vielzahl von einzelnen Halbleiterchips (wie z. B. in den 1A und 1B gezeigt) und einer Vielzahl von einzelnen Plattenanordnungen (wie z. B. in den 2A bis 2D gezeigt) können die einzelnen Chips 200 ebenso wie die einzelnen Plattenanordnungen 300 zum Ausbilden eines rekonfigurierten Wafers zusammengebaut werden. Der rekonfigurierte Wafer kann ausgebildet werden, indem zuerst eine Vormontage (preassembly) von zumindesteinem Halbleiterchip 200 (wie z. B. in den 1A, B gezeigt) und zumindest einer Plattenanordnung 300 (wie z. B. in den 2A–D gezeigt) zusammen auf einem Träger erfolgt. In einem Ausführungsbeispiel werden zumindest zwei Chips und zumindest zwei Plattenanordnungen auf einem Träger platziert. In einem oder mehreren Ausführungsbeispielen platziert der Vormontageprozess eine Vielzahl der einzelnen Halbleiterchips 200 in einer regulären Art und Weise mit einem gewissen Abstand zueinander. In einem oder mehreren Ausführungsbeispielen kann diese Entfernung ungefähr 1 μm (Mikrometer) bis ungefähr mehrere Millimeter zueinander betragen. In einem oder mehreren Ausführungsbeispielen kann der Abstand zwischen den Chips auf dem Rekonfigurations-Wafer größer sein als der Abstand auf dem ursprünglichen Wafer.
  • In einem oder mehreren Ausführungsbeispielen kann ein 1:1 Verhältnis von Chips und Plattenanordnungen vorhanden sein. In einem oder mehreren Ausführungsbeispielen kann mehr als eine Plattenanordnung pro Chip vorhanden sein. In einem oder mehreren Ausführungsbeispielen können mehr als ein Chip pro Plattenanordnung vorhanden sein.
  • Der Vormontageprozess kann durchgeführt werden durch das Platzieren der Chips auf der Oberfläche eines Trägers unter Verwendung eines doppelseitigen Klebestreifens. Als nächstes können ein oder mehrere der Plattenanordnungen 300 mit ihren oberen Oberflächen (z. B. der Oberfläche mit den Öffnungen 350A und 350B) nach unten auf dem Träger in der Nachbarschaft eines jeden der Chips ebenfalls unter Verwendung des Streifens positioniert werden. In einem oder mehreren Ausführungsbeispielen können ein oder mehrere der Plattenanordnungen 300 angrenzend an oder in der Nähe von einem korrespondierenden Halbleiterchip 200 platziert werden. In einem oder mehreren Ausführungsbeispielen werden die Plattenanordnungen mit Abstand von den Chips angeordnet. In einem oder mehreren Ausführungsbeispielen ist es möglich dass die Plattenanordnungen die Chips berühren können.
  • Somit können in einem oder mehreren Ausführungsbeispielen der Erfindung die Chips und die Plattenanordnungen umgekehrt (faced down) auf dem Streifen platziert werden. Beispielsweise zeigen die Öffnungen 250A und 250B des Chips 200 ebenso wie die Öffnungen 350A und 350B der Plattenanordnung in Richtung des Streifens. Der Chipboden und der Anordnungsboden zeigen von dem Streifen weg.
  • Nach dem Platzieren der Halbleiterchips 200 und der korrespondierenden Plattenanordnungen 300 auf einem Streifen werden die Chips und Anordnungen zumindest teilweise in einer Stützstruktur eingebettet. Dieses kann auf verschiedene Art und Weise erfolgen. Beispielsweise können der Streifen, die Chips und die Plattenanordnungen in einer Formkammer (molding chamber) platziert werden, welche dann mit einer flüssigen Formmasse gefüllt wird. In einem oder mehreren Ausführungsbeispielen kann die Formmasse eine dielektrisches Material umfassen. In einem oder mehreren Ausführungsbeispielen kann die Formmasse im Wesentlichen aus einem dielektrischen Material bestehen. In einem oder mehreren Ausführungsbeispielen kann die Formmasse ein oder mehrere einer Auswahl von Materialien wie z. B. einem Kunststoff, Polyimid, einem epoxidbasierten Material oder einem BCB (Benzo-Cyklo-Buthen) umfassen. In einem oder mehreren Ausführungsbeispielen kann die Formmasse einen niedrigen thermischen Ausdehnungskoeffizient (CTE, coefficient of thermal extention) oder einen CTE haben, der mit dem des Halbleiterchips (welcher ein Siliziummaterial um fassen kann) übereinstimmt. Die Formmasse füllt den Raum zwischen den Chips und den Anordnungen und kann zusätzlich bis zu einem Niveau eingefüllt werden, das über den Bodenoberflächen der Chips und/oder den Bodenoberflächen der Plattenanordnungen ist.
  • Nachdem eine Formmasse verwendet worden ist, kann dann eine Anwendung von Hitze und/oder Druck verwendet werden um das Harz (resin) zu härten und eine planare Anordnung eines eineingeformten Wafers (molded wafer) mit den eingebetteten Chips und Plattenanordnungen zu formen. Der eingeformte Wafer kann dann von der Trägerplatte entfernt werden und der Streifen kann von dem eingeformten, rekonfigurierten Wafer abgezogen werden. Die Formmasse bildet die Stützstruktur (hierin ebenfalls als das Stützsubstrat oder die Trägervorrichtung bezeichnet) für den rekonfigurierten Wafer.
  • In einem oder mehreren Ausführungsbeispielen kann die Formmasse die Seitenoberflächen und die Bodenoberfläche der Chips und der Plattenanordnungen kontaktieren ohne die oberen Oberflächen zu kontaktieren. Nachdem der Streifen entfernt ist, werden die oberen Oberflächen des Halbleiterchips und der Plattenanordnungen zum Freiliegen durch die obere Oberfläche des Stützsubstrats offengelegt.
  • In einem anderen Ausführungsbeispiel ist es möglich, dass die Formmasse nur über den Seitenoberflächen der Chips und/oder der Plattenanordnungen ausgebildet wird ohne entweder die oberen oder Bodenoberflächen zu kontaktieren. In einem anderen Ausführungsbeispiel ist es ebenfalls möglich, dass die Formmasse zumindest über einem Teilbereich der oberen Oberflächen der Chips und/oder der Plattenanordnungen ausgebildet wird.
  • 3A zeigt eine Draufsicht eines Ausführungsbeispiels eines rekonfigurierten Wafers 400, der Chips 200 und Plattenanordnungen 300 beinhaltet, welche in einer Trägervorrichtung 410 eingebettet und unterstützt sind. Der Wafer 400 beinhaltet eine Vielzahl von Strukturen 100. Jede Struktur 100 repräsentiert ein Ausführungsbeispiel einer einzelnen teilweise vervollständigten oder vervollständigten Halbleiteranordnung oder integrierten Schaltung. Jede der Strukturen 100 beinhaltet einen Halbleiterchip 200 und eine Plattenanordnung 300. In dem in 3A gezeigten Ausführungsbeispiel ist der durchschnittliche Abstand zwischen den Chips 200 in dem rekonfigurierten Wafer 400 größer als der durchschnittliche Abstand zwischen den Chips in dem ursprünglichen Wafer. Mit Bezug auf 3A erkennt man, dass die lateralen Abmessungen des rekonfigurierten Wafers 400 sich über die lateralen Abmessungen der Chips 200 hinaus erstrecken. Der Teilbereich des Wafers 400, der lateral außerhalb der lateralen Begrenzungen der Chips 200 ist, wird als Auffächerungsgebiet (Fan-Out-Gebiet) des rekonfigurierten Wafers 400 bezeichnet.
  • 3B zeigt eine Draufsicht des Fan-Out-Gebietes 420 des rekonfigurierten Wafers 400. Das Fan-Out-Gebiet 420 ist als schraffiertes Gebiet gezeigt. Das Fan-Out-Gebiet 420 des Wafers erstreckt sich bis an die Kanten des Wafers. 3C zeigt eine Schnittansicht des Wafers 400 durch AA. 3C zeigt eine Schnittansicht des Fan-Out-Gebietes des Wafers 400. Aus den 3B und 3C erkennt man, dass die Plattenanordnungen 300, welche lateral angeordnet (oder lateral mit Abstand angeordnet) von den Chips 200 sind, in dem Fan-Out-Gebiet des Wafers 400 angeordnet sind.
  • Die 4A, B, C zeigen Draufsichten und Schnittansichten einer Struktur 100, die einen Halbleiterchip 200 und eine Plattenanordnung 300 beinhaltet, welche in einer Stützstruktur 410 eingebettet oder angeordnet sind. 4A zeigt eine Draufsicht der Struktur 100. 4B zeigt eine Schnittansicht von 4A durch den Schnitt AA. 4C zeigt eine Schnittansicht von 4A durch den Schnitt BB. Es versteht sich, dass die in den 4A, B, C gezeigte Struktur 100 einen Teilbereich des rekonfigurierten Wafers 400 darstellt und dass sie eine von einer Vielzahl von im Wesentlichen identischen Strukturen 100 darstellt, welche Teil des in 3A gezeigten rekonfigurierten Wafers 400 sind.
  • Mit Bezug auf die 4A, B, C erkennt man, dass die laterale Begrenzung der Struktur 100 bis über die laterale Begrenzung des Chips 200 hinaus reicht. Der Teilbereich von Struktur 100, der lateral außerhalb der lateralen Begrenzung des Chips 200 ist, ist das Fan-Out-Gebiet der Struktur 100. 4D zeigt eine Draufsicht des Fan-Out-Gebietes 420 der Struktur 100. 4E zeigt eine Schnittansicht des Fan-Out-Gebietes 420 der Struktur 100 durch AA. Das Fan-Out-Gebiet 420 ist als schraffiertes Gebiet gezeigt. Es sei angemerkt, dass das Fan-Out-Gebiet der Struktur lateral außerhalb der lateralen Begrenzung des Chips ist. Das Fan-Out-Gebiet kann sich tiefer als die Bodenoberfläche des Chips erstrecken oder es kann sich höher als die obere Oberfläche des Chips erstrecken.
  • Aus den 4D und 4E erkennt man, dass die Plattenanordnung 300 außerhalb der lateralen Begrenzung des Chips an geordnet ist. Sie ist in der Trägervorrichtung 410 eingebettet und liegt innerhalb des Fan-Out-Gebietes von Struktur 100.
  • In den in den 4A bis 4E gezeigten Ausführungsbeispielen ist die Plattenanordnung 300 lateral mit Abstand von der lateralen Begrenzung des Chips 200 angeordnet. In diesem Fall gibt es einen gewissen positiven Abstand oder Platz zwischen der Plattenanordnung 300 und der lateralen Begrenzung des Chips 200. Es ist in einem anderen Ausführungsbeispiel ebenfalls möglich, dass die Plattenanordnung 300 eine Seite des Chips 200 berührt. Jedoch kann im Allgemeinen die Plattenanordnung 300 lateral von dem Chip 200 angeordnet sein, was das Ausführungsbeispiel ”lateral mit Abstand angeordnet” beinhaltet, bei dem ein gewisser Platz zwischen der Anordnung 300 und dem Chip 200 ist, ebenso wie das Ausführungsbeispiel, bei dem kein Platz zwischen der Anordnung 300 und dem Chip 200 ist (beispielsweise wo der Chip die Plattenanordnung 300 berührt).
  • Mit Bezug auf die 5A, B, C (wobei 5A eine Draufsicht, 5B eine korrespondierende Schnittansicht durch AA, und 5C eine korrespondierende Schnittansicht durch BB ist) wird eine leitende Umverteilungsschicht 500 über der Struktur 100 aus den 4A–E (4A bis 4E) zum Ausbilden der Struktur 110 in den 5A, B, C ausgebildet. Die Umverteilungsschicht 500 umfasst einen ersten leitenden Teilbereich 500A und einen zweiten leitenden Teilbereich 500B. Eine Schnittansicht der Struktur 110 durch den Schnitt AA ist, in 5B gezeigt. Eine Schnittansicht der Struktur 110 durch den Schnitt BB ist in 5C gezeigt.
  • In einem Ausführungsbeispiel kann eine Imverteilungsschicht eine einzelne kontinuierliche leitende Schicht sein. In einem anderen Ausführungsbeispiel kann eine Umverteilungsschicht eine Vielzahl von leitenden Teilbereichen beinhalten. In einem Ausführungsbeispiel können zwei oder mehrere der leitenden Teilbereiche mit Abstand voneinander angeordnet sein. In einem Ausführungsbeispiel können zwei oder mehrere der leitenden Teilbereiche elektrisch voneinander isoliert sein.
  • In einem oder mehreren Ausführungsbeispielen kann jeder leitende Teilbereich der Umverteilungsschicht eine leitende Schicht sein, die einen leitenden Pfad (conductive path way) ausbilden kann. Ein leitender Teilbereich der Umverteilungsschicht kann jede Form haben. Beispielsweise kann es gerade oder gebogen sein. Er kann sternförmig sein (beispielsweise Finger die strahlenförmig von einer in der Mitte gelegenen Stelle wegführen). In einem oder mehreren Ausführungsbeispielen können die leitenden Teilbereiche einer Umverteilungsschicht Leitbahnen (conductive traces) sein.
  • Im Allgemeinen kann die Umverteilungsschicht aus jedem leitenden Material ausgebildet werden. In einem oder mehreren Ausführungsbeispielen kann die Umverteilungsschicht ein metallisches Material umfassen. Das metallische Material kann ein reines Metall oder eine Metalllegierung sein. Das metallische Material kann ein oder mehrere der Elemente Cu, Al, W, Ag oder Au beinhalten. In einem oder mehreren Ausführungsbeispielen kann das metallische Material das Element C (Kohlenstoff) umfassen. Beispiele von Materialien beinhalten, aber sind nicht darauf beschränkt, metallisches Kupfer, eine Kupferlegierung, metallisches Aluminium und eine Aluminiumlegierung. In einem Ausführungsbeispiel kann die Umverteilungsschicht im Wesentlichen aus einem metallischen Material bestehen. In einem Ausführungsbeispiel ist es möglich, dass die Umverteilungsschicht durch einen Metallisierungsprozess (metalic plating process) ausgebildet wird.
  • In einem oder mehreren Ausführungsbeispielen kann die Umverteilungsschicht aus einem nichtmetallischen Material, wie z. B. einem dotierten Polysilizium oder einem leitenden Polymer ausgebildet werden. In einem oder mehreren Ausführungsbeispielen kann die Umverteilungsschicht beispielsweise zumindest 1 μm (Mikrometer) dick und/oder zumindest 1 μm (Mikrometer) breit sein. In einem oder mehreren Ausführungsbeispielen kann die Umverteilungsschicht beispielsweise zumindest 2 Mikrometer dick und/oder zumindest 2 Mikrometer breit sein.
  • Die Umverteilungsschicht kann beispielsweise nützlich sein, um elektrische Signale an verschiedene Teilbereiche des Halbleiterwafers, der Struktur oder Anordnung zu verteilen. Die elektrischen Signale können in Form von elektrischen Strömen oder Spannungen vorhanden sein. In einem oder mehreren Ausführungsbeispielen kann die Umverteilungsschicht elektrische Signale an andere Positionen verteilen, die über dem Halbleiterchip liegen. In einem oder mehreren Ausführungsbeispielen kann die Umverteilungsschicht elektrische Signale an Positionen verteilen, die sich über die lateralen Begrenzungen des Chips hinaus erstrecken. Folglich kann die Umverteilungsschicht elektrische Signale an das Fan-Out-Gebiet des Wafers, der Struktur oder Anordnung verteilen. Somit kann sich in einem oder mehreren Ausführungsbeispielen zumindest ein Teilbereich der Umverteilungsschicht in das Fan-Out-Gebiet des Wafer, der Struktur oder Anordnung erstrecken.
  • In einem oder mehreren Ausführungsbeispielen der Erfindung können leitende Kügelchen (wie z. B. metallische Kügelchen oder Lotkügelchen) elektrisch an die leitenden Teilbereiche gekoppelt werden (wie z. B. an Enden oder Anschlusspunkten der leitenden Teilbereiche). Die leitenden Kügelchen können verwendet werden um die Struktur elektrisch beispielsweise an eine Leiterplatte (printed circuit board) oder ein BGA-Substrat zu koppeln. In einem oder mehreren Ausführungsbeispielen können der resultierende Wafer, die Strukturen oder Halbleiteranordnungen als ein auf Waferniveau hergestelltes Gehäuse mit Kügelchen (wafer level ball package) ausgebildet werden.
  • Erneut auf die 5A, B, C bezugnehmend beinhaltet die Umverteilungsschicht 500 einen ersten leitenden Teilbereich 500A und einen zweiten leitenden Teilbereich 500B. Der erste leitende Teilbereich 500A und der zweite leitende Teilbereich 500B sind mit Abstand voneinander angeordnet.
  • Mit Bezug auf die 5A und 5B erkennt man, dass ein Ende des ersten leitenden Teilbereichs 500A innerhalb der Öffnung 250A angeordnet ist und elektrisch an die finale Metallleitbahn 230A gekoppelt ist. Das gegenüberliegende Ende des ersten leitenden Teilbereichs 500A ist innerhalb der Öffnung 350A der dielektrischen Schutzschicht 340 angeordnet. Folglich liegt ein Teil des leitenden Teilbereichs 500A über der dielektrischen Schicht 330 und liegt ebenso über der ersten leitenden Schicht 320. In einem Ausführungsbeispiel kann der leitende Teilbereich 500A in direktem Kontakt mit der dielektrischen Schicht 340 sein. In dem in 5A gezeigten Ausführungsbeispiel erstreckt sich ein Teil des leitenden Teilbereichs 500A bis außerhalb der lateralen Begrenzung des Chips 200. In dem gezeigten Ausführungsbeispiel erstreckt sich ein Teil des leitenden Teilbereichs 500A bis in das Fan-Out-Gebiet der Struktur 110. In einem oder mehreren Ausführungsbeispielen kann sich zumindest ein Teil des leitenden Teilbereichs 500A in das Fan-Out-Gebiet der Struktur 110 erstrecken.
  • Mit Bezug auf die 5A und 5C erkennt man, dass ein Ende des zweiten leitenden Teilbereichs 500B in der Öffnung 250B angeordnet ist und elektrisch an die finale Metallleitbahn 230B gekoppelt ist. Das gegenüberliegende Ende des zweiten leitenden Teilbereichs 500B ist in der Öffnung 350B angeordnet (welche durch die dielektrische Schutzschicht 340 und die dielektrische Schicht 330 hindurch ausgebildet worden ist), so dass sie über der leitenden Schicht 320 liegt und einen elektrischen Kontakt mit dieser herstellt.
  • Mit Bezug auf 58 bilden die leitende Schicht 320, die dielektrische Schicht 330 und zumindest ein Teil des ersten leitenden Teilbereichs 500A einen Kondensator oder ein kapazitives Element aus. Mit Bezug auf 58 bildet zumindest ein Teil des ersten leitenden Teilbereichs 500A eine obere leitende Platte für den Kondensator aus. In einem Ausführungsbeispiel kann die obere leitende Platte der Teil des ersten leitenden Teilbereichs 500A sein, der in der Nähe der dielektrischen Schicht 330 ist. Ebenso koppelt zumindest ein Teil des ersten leitenden Teilbereichs 500A die obere leitende Platte des Kondensators elektrisch an die erste finale Metallschicht 230A des Chips 200. Die dielektrische Schicht 330 bildet eine dielektrische Schicht für den Kondensator aus.
  • Mit Bezug auf 5B erkennt man, dass die leitende Schicht 320 eine untere leitende Platte des Kondensators ausbildet. Mit Bezug auf die 5A und 5C erkennt man, dass der zweite leitende Teilbereich 500B die untere leitende Platte 320 des Kondensators oder kapazitiven Elements elektrisch an die zweite finale Metallleitung 230B koppelt.
  • Im Allgemeinen können die leitende Schicht 320 ebenso wie die Umverteilungsschicht aus jedem leitenden Material ausgebildet werden. In einem oder mehreren Ausführungsbeispielen können die leitende Schicht 320 ebenso wie der erste Teilbereich 500A der Umverteilungsschicht beide im Wesentlichen aus einem metallischen Material bestehen. In diesem Fall bestehen sowohl die untere als auch die obere Kondensatorplatte im Wesentlichen aus einem metallischen Material. In diesem Fall kann der Kondensator ein MIM (Metall-Isolator-Metall) Kondensator sein. Das metallische Material kann beispielsweise ein reines Metall oder eine Metalllegierung sein. Ein oder mehrere zusätzliche Schichten können selbstverständlich zwischen dem leitenden Teilbereich 500A und der dielektrischen Schicht 330, zwischen der dielektrischen Schicht 330 und der leitenden Schicht 320 oder zwischen der leitenden Schicht 320 und dem leitenden Teilbereich 500B angeordnet sein.
  • 5D ist die Draufsicht der Struktur 110 aus 5A welche nun ebenfalls das Fan-Out-Gebiet 420 (das schraffierte Gebiet) der Struktur 110 zeigt. Das Fan-Out-Gebiet der Struktur 110 ist der Teilbereich, welcher außerhalb der lateralen Begrenzung des Chips 200 ist. Das Fan-Out-Gebiet 420 kann ebenfalls in der Schnittansicht von 5E gesehen werden (welche ein Schnitt durch AA von 5D ist). Wie in 5E zu erkennen kann das Fan-Out-Gebiet 420 der Struktur 110 sich höher als die obere Oberfläche des Chips 200 erstrecken oder es kann sich niedriger als die Bodenoberfläche des Chips 200 erstrecken.
  • Die 5D und 5E zeigen, dass der Kondensator, der durch die leitende Schicht 320, die dielektrische Schicht 330 und den ersten leitenden Teilbereich 500A ausgebildet ist, in dem Fan-Out-Gebiet der Struktur 110 angeordnet ist und außerhalb der lateralen Begrenzung des Chips 200 angeordnet ist. Das Platzieren des Kondensators außerhalb der lateralen Begrenzung des Chips kann den Q-Faktor des Kondensators verbessern, weil es dort ein geringeres parasitäres Koppeln zu dem Siliziumwafer und den Schaltkreisen auf dem Chip gibt.
  • Die 6A und 6B zeigen Schnittansichten einer Struktur 120, welche ein anderes Ausführungsbeispiel der Erfindung ist. 6A zeigt den Schnitt durch die Leitbahnen 230A, 230D. 6B zeigt den Schnitt durch die Leitbahnen 230B, 230C In dem in den 6A, B gezeigten Ausführungsbeispiel beinhaltet die Struktur 120 eine Plattenanordnung 300'. Die Plattenanordnung 300' ist ohne dielektrische Schutzschicht ausgebildet. Die Plattenanordnung 300' umfasst eine Basis 310, eine leitende Schicht 320 und eine dielektrische Schicht 330. Eine dielektrische Schutzschicht 600 wird über der gesamten Struktur angeordnet, nachdem der Chip 200 und die Plattenanordnung 300' in der Trägervorrichtung 410 eingebettet sind.
  • Somit kann, nachdem der rekonfigurierte Wafer ausgebildet ist (wie z. B. durch einen Formprozess (molding process)) eine dielektrische Schutzschicht 600 (beispielsweise ein Oxid, ein Nitrid, ein Oxinitrid, ein Polyimid, ein BCB, usw.) über der Struktur abgeschieden werden. Folglich kann die dielektrische Schutzschicht 600 über dem Halbleiterchip 200, der Plattenanordnung 300 und der Trägervorrichtung 410 ausgebildet werden. Mit Bezug auf 6A kann in dieser dielektrischen Schutzschicht 600 eine Öffnung 650A ausgebildet werden um das Dielektrikum 330 freizulegen und eine Öffnung 650A' kann ausgebildet werden um die erste finale Metallleitbahn 230A freizulegen. Mit Bezug auf die 6B kann eine Öffnung 650B ausgebildet werden um die leitende Schicht 320 freizulegen und eine Öffnung 650B' kann ausgebildet werden um die zweite finale Metallleitbahn 230B freizulegen.
  • 7A und 7B zeigen Schnittansichten einer Struktur 130, welche ein anderes Ausführungsbeispiel der Erfindung ist. 7A korrespondiert mit den Schnitten durch die Leitbahnen 230A, 230D. 7B korrespondiert mit den Schnitten durch die Leitbahnen 230B, 230C. Die Struktur 130 beinhaltet eine Plattenanordnung 300''. Mit Bezug auf 7A beinhaltet die Plattenanordnung 300'' eine Basis 310, eine untere leitende Schicht 320, eine dielektrische Schicht 330 und eine obere leitende Schicht 335. In diesem Ausführungsbeispiel bildet die untere leitende Schicht 320 eine untere leitende Platte für den Kondensator (die untere Kondensatorplatte), die dielektrische Schicht 320 bildet eine dielektrische Schicht für den Kondensator (das Kondensatordielektrikum), während die obere leitende Schicht 335 die obere leitende Platte für den Kondensator ausbildet (die obere Kondensatorplatte). Der erste leitende Teilbereich 500A koppelt die obere leitende Platte 335 elektrisch an die erste finale Metallschicht 230A.
  • Mit Bezug auf 7B erkennt man, dass eine zusätzliche dielektrische Schutzschicht 340 die obere leitende Schicht 335 über einem Teilbereich der Plattenanordnung ersetzen kann, so dass der zweite leitende Teilbereich 500B einen elektrischen Kontakt nur mit der unteren leitenden Platte 320 herstellt. Das in den 7A, B gezeigte Ausführungsbeispiel stellt dar, dass beide leitenden Platten des Kondensators in die Plattenanordnung 300'', die in der Trägervorrichtung 410 eingebettet ist, eingearbeitet sein können. Folglich können die untere leitende Platte des Kondensators, die dielektrische Schicht des Kondensators ebenso wie die obere leitende Platte des Kondensators alle als Teil einer Plattenanordnung ausgebildet sein und diese Plattenanordnung kann zumindest teilweise in der Trägervorrichtung eingebettet sein.
  • 8A und 8C zeigen eine Struktur 140, welche ein anderes Ausführungsbeispiel der vorliegenden Erfindung ist. Die Struktur 140 umfasst einen Chip 200 ebenso wie eine kapazitive Anordnung 300'''. Die kapazitive Anordnung 300''' beinhaltet eine Basis 310, eine untere leitende Schicht 320, die über der Basis 310 ausgebildet ist, und eine Kondensator-Dielektrikumschicht 330, die die Kondensator-Dielektrikumschicht 330 ausbildet. Die untere leitende Schicht 320 wird als eine untere leitende Platte für einen Kondensator verwendet, während die dielektrische Schicht als eine dielektrische Schicht des Kondensators verwendet wird. Die kapazitive Anordnung 300''' beinhaltet weiterhin eine dielektrische Schutzschicht 340. Eine Öffnung 350A ist durch die dielektrische Schutzschicht ausgebildet um die Kondensator-Dielektrikumschicht 330 freizulegen. In diesem Ausführungsbeispiel werden zwei Öffnungen 350B1 und 350B2 sowohl durch die dielektrische Schutzschicht 340 als auch durch die Kondensator-Dielektrikumschicht 330 ausgebildet um zwei mit Abstand angeordnete Teilbereiche der unteren leitenden Schicht 320 freizulegen. 8B zeigt eine Schnittansicht der Plattenanordnung 300''' durch den Schnitt CC.
  • Mit Bezug auf 8C wird in diesem Ausführungsbeispiel ein zusätzlicher leitender Teilbereich 500D verwendet, um ein zusätzliches elektrisches Koppeln der vierten finalen Metallleitbahn 230D des Chips 200 an die untere leitende Schicht 320 der leitenden Anordnung 300''' herzustellen. Der zusätzliche leitende Teilbereich 500D kann ebenfalls Teil einer Umverteilungsschicht sein. Der leitende Teilbereich 500A ist elektrisch zwischen die finale Metallleitbahn 230A (durch die Öffnung 250A) und das Kondensatordielektrikum 330 (durch die Öffnung 350A) gekoppelt. Der leitende Teilbereich 500B ist elektrisch zwischen die finale Metallleitbahn 230B (durch die Öffnung 250B) und die untere leitende Schicht 320 (durch die Öffnung 350B1) gekoppelt. Folglich ist in dem in den 8A und 8B gezeigten Ausführungsbeispiel der leitende Teilbereich 500D elektrisch zwischen die finale Metallleitbahn 230D (durch die Öffnung 250D) und die untere leitende Schicht 320 (durch die Öffnung 350B2) gekoppelt. Die untere leitende Schicht 320 ist elektrisch an die finale Metallschicht 230A und an die finale Metallschicht 230D gekoppelt. Die zwei finalen Metallschichten 230A, D können elektrisch aneinander gekoppelt sein. In einem anderen Ausführungsbeispiel können die zwei leitenden Teilbereiche 500B, D elektrisch an die gleiche finale Metallleitbahn gekoppelt sein.
  • Es sei angemerkt, dass in einem oder mehreren Ausführungsbeispielen die Plattenanordnung ohne die Verwendung einer Basis ausgebildet werden kann. Beispielsweise kann mit Bezug auf 5C die Plattenanordnung 300 ohne die Verwendung der Basis 310 ausgebildet werden. Mit Bezug auf 6A kann die Plattenanordnung 300' ohne die Basis 310 ausgebildet sein. Mit bezug auf 7A kann die Plattenanordnung 300'' ohne die Basis 310 ausgebildet sein. Mit Bezug auf die 8B kann die Plattenanordnung 300''' ohne die Basis 310 ausgebildet sein.
  • Es sei ebenfalls angemerkt, dass in einem oder mehreren Ausführungsbeispielen die Plattenanordnung ohne die Verwendung einer Kondensator-Dielektrikumschicht ausgebildet werden kann. Beispielsweise kann die Plattenanordnung einfach im Wesentlichen aus einer unteren Kondensatorplatte bestehen. In einem solchen Fall kann die untere Kondensatorplatte zumindest teilweise in die Trägervorrichtung eingebettet sein (beispielsweise wenn die Formmasse verwendet wird). Ein Kondensatordielektrikum kann später über der untern Kondensatorplatte ausgebildet werden um ein Kondensatordielektrikum auszubilden. Das Kondensatordielektrikum kann ausgebildet werden nachdem der Rekonfigurations-Wafer ausgebildet ist. Eine leitende Schicht wie z. B. eine Rekonfigurationsschicht kann dann über dem Kondensatordielektrikum ausgebildet werden um einen oberen oder eine Deckkondensatorplatte auszubilden. In noch einem anderen Ausführungsbeispiel kann die Plattenanordnung im Wesentlichen aus einer Kondensatorplatte bestehen, die über einer Basis angeordnet ist.
  • In noch einem anderen Ausführungsbeispiel ist es ebenfalls möglich, dass eine Vielzahl von Chips zumindest teilweise in einer Trägervorrichtung eingebettet sind um einen Rekonfigurations-Wafer auszubilden. Der Kondensator kann dann ausgebildet werden, nachdem der Rekonfigurations-Wafer ausgebildet ist. Folglich ist es möglich dass eine erste (z. B. untere oder Boden-)Kondensatorplatte, ein Kondensatordielektrikum ebenso wie eine zweite (z. B. obere oder Deck-)Kondensatorplatte ausgebildet werden nachdem der Rekonfigurations-Wafer ausgebildet ist.
  • In einem oder mehreren Ausführungsbeispielen kann der Wafer in einem nachgeschalteten Prozessierungsschritt, nachdem die einzelnen Strukturen auf einem rekonfigurierten Wafer vervollständigt sind, vereinzelt werden um einzelne und getrennte Halbleiteranordnungen auszubilden. Der Vereinzelungsprozess kann beispielsweise durch mechanische Mittel wie z. B. durch die Verwendung einer Sage, durch thermische Mittel wie z. B. die Verwendung eines Lasers, durch chemische Mittel oder durch jedes andere Mittel durchgeführt werden.
  • Ein Ausführungsbeispiel der Erfindung ist eine Halbleiterstruktur mit: einem Halbleiterchip, der zumindest teilweise in eine Trägervorrichtung eingebettet ist; und einem Kondensator, der elektrisch an den Chip gekoppelt ist, wobei der Kondensator außerhalb der lateralen Begrenzung des Chips angeordnet ist.
  • Ein Ausführungsbeispiel der Erfindung ist eine Halbleiterstruktur mit: einem Halbleiterchip, der zumindest teilweise in eine Trägervorrichtung eingebettet ist; einer ersten leitenden Schicht, die zumindest teilweise in der Trägervorrichtung außerhalb der lateralen Begrenzung des Chips eingebettet ist, wobei die erste leitende Schicht elektrisch an den Chip gekoppelt ist; einer zweiten leitenden Schicht, die elektrisch an den Chip gekoppelt ist, wobei zumindest ein Teilbereich der zweiten leitenden Schicht über der ersten leitenden Schicht angeordnet ist; und einem dielektrischen Material zwischen der ersten leitenden Schicht und der zweiten leitenden Schicht.
  • Ein Ausführungsbeispiel der Erfindung ist ein Verfahren zum Ausbilden einer Halbleiterstruktur mit: einem Bereitstellen eines Wafers, wobei der Wafer zumindest zwei Halbleiterchips umfasst, einem Zerteilen des Wafers in einzelne Chips; und einem Ausbilden einer Struktur durch ein Verfahren mit dem Schritt eines zumindest teilweisen Einbettens einer Vielzahl der einzelnen Chips in eine Trägervorrichtung, wobei die Struktur eine Vielzahl von Kondensatoren beinhaltet, wobei jeder der Kondensatoren zumindest teilweise in die Trägervorrichtung außerhalb der lateralen Begrenzungen der Chips eingebettet ist, wobei die Kondensatoren elektrisch an die Chips gekoppelt sind.
  • Ein Ausführungsbeispiel der Erfindung ist ein Verfahren zum Ausbilden einer Halbleiterstruktur mit: einem Zerteilen eines Wafers in zumindest zwei einzelne Chips; zumindest ein teilweises Einbetten einer Vielzahl der Chips in eine Trägervorrichtung; und ein Ausbilden einer Vielzahl von Kondensatoren, wobei jeder der Kondensatoren zumindest teilweise in die Trägervorrichtung außerhalb der lateralen Begrenzungen der Chips eingebettet ist.
  • Ein Ausführungsbeispiel der Erfindung ist ein Verfahren zum Ausbilden einer Halbleiterstruktur mit: einem Zerteilen eines Wafers in zumindest zwei einzelne Chips; ein Bereitstellen einer Vielzahl von einzelnen leitenden Platten; ein zumindest teilweises Einbetten einer Vielzahl der Chips in eine Trägervorrichtung; ein zumindest teilweises Einbetten einer Vielzahl der Platten in eine Trägervorrichtung, wobei die Platten außerhalb der lateralen Begrenzungen der Chips angeordnet sind; ein Ausbilden eines dielektrischen Materials über jeder der Platten; und ein Ausbilden einer Umverteilungsschicht, wobei zumindest ein Teilbereich der Umverteilungsschicht über dem dielektrischen Material ausgebildet wird.
  • Es sollte verstanden werden, dass die hierin getätigte Offenbarung in Form von detaillierten Ausführungsbeispielen präsentiert wird, die zu dem Zwecke beschrieben wurden die vorliegende Erfindung vollständig und komplett zu offenbaren und dass solche Details nicht als den wahren Umfang dieser Erfindung, wie er in den beigefügten Ansprüchen dargestellt und definiert ist, beschränkend interpretiert werden sollten.

Claims (25)

  1. Halbleiterstruktur mit: einem Halbleiterchip, der zumindest teilweise in einer Trägervorrichtung eingebettet ist, und einem Kondensator, der elektrisch an den Chip gekoppelt ist, wobei der Kondensator außerhalb der lateralen Begrenzung des Chips angeordnet ist.
  2. Struktur nach Patentanspruch 1, wobei der Kondensator zumindest teilweise in der Trägervorrichtung eingebettet ist.
  3. Struktur nach Patentanspruch 1 oder 2, wobei der Kondensator durch zumindest einen Teilbereich einer leitenden Umverteilungsschicht elektrisch an den Chip gekoppelt ist.
  4. Struktur nach einem der Patentansprüche 1 bis 3, wobei der Kondensator eine Kondensatorplatte umfasst, wobei die Kondensatorplatte ein Teil einer leitenden Umverteilungsschicht ist.
  5. Struktur nach einem der Patentansprüche 1 bis 4, weiterhin mit einer leitenden Umverteilungsschicht, wobei die Umverteilungsschicht einen ersten Teilbereich und einen zweiten Teilbereich beinhaltet, der mit Abstand von dem ersten Teilbereich angeordnet ist, wobei der erste Teilbereich einen ersten Teil hat, der eine erste Kondensatorplatte des Kondensators bildet, wobei der erste Teilbereich einen zweiten Teil hat, der die erste Kondensatorplatte elektrisch an den Chip koppelt, wobei der zweite Teilbereich eine zweite Kondensatorplatte des Kondensators elektrisch an den Chip koppelt.
  6. Struktur nach einem der Patentansprüche 1 bis 5, wobei der Kondensator eine erste Kondensatorplatte, die elektrisch an eine erste finale Metallleitbahn des Chips gekoppelt ist, und eine zweite Kondensatorplatte hat, die elektrisch an eine zweite finale Metallleitbahn des Chips gekoppelt ist.
  7. Struktur nach einem der Patentansprüche 1 bis 6, wobei die Trägervorrichtung eine Formmasse umfasst.
  8. Struktur nach einem der Patentansprüche 1 bis 8, wobei die Struktur ein wafer level ball package ist.
  9. Halbleiterstruktur mit: einem Halbleiterchip, der zumindest teilweise in einer Trägervorrichtung eingebettet ist; einer ersten leitenden Schicht, die zumindest teilweise in der Trägervorrichtung außerhalb der lateralen Begrenzung des Chips eingebettet ist, wobei die erste leitende Schicht elektrisch an den Chip gekoppelt ist; einer zweiten leitenden Schicht, die elektrisch an den Chip gekoppelt ist, wobei zumindest ein Teilbereich der zweiten leitenden Schicht über der ersten leitenden Schicht angeordnet ist; und einem dielektrischen Material zwischen der ersten leitenden Schicht und der zweiten leitenden Schicht.
  10. Struktur nach Patentanspruch 9, wobei die zweite leitende Schicht Teil einer leitenden Umverteilungsschicht ist.
  11. Struktur nach Patentanspruch 10, wobei die Umverteilungsschicht ein metallisches Material umfasst.
  12. Struktur nach einem der Patentansprüche 9 bis 11, wobei die erste leitende Schicht und die zweite leitende Schicht ein metallisches Material umfassen.
  13. Struktur nach einem der Patentansprüche 9 bis 12, wobei das dielektrische Material zumindest teilweise in der Trägervorrichtung eingebettet ist.
  14. Struktur nach einem der Patentansprüche 9 bis 13, wobei die Struktur ein wafer level ball package ist.
  15. Verfahren zum Ausbilden einer Halbleiterstruktur mit den Schritten: Bereitstellen eines Wafers, wobei der Wafer zumindest zwei Halbleiterchips umfasst; Zerteilen des Wafers in einzelne Chips; und Ausbilden einer Struktur durch ein Verfahren mit dem Schritt eines zumindest teilweisen Einbettens einer Vielzahl von einzelnen Chips in eine Trägervorrichtung, wobei die Struktur eine Vielzahl von Kondensatoren beinhaltet, wobei jeder der Kondensatoren zumindest teilweise in die Trägervorrichtung außerhalb der lateralen Begrenzungen der Chips eingebettet ist, wobei die Kondensatoren elektrisch an die Chips gekoppelt sind.
  16. Verfahren nach Patentanspruch 15, wobei die Kondensatoren durch zumindest einen Teilbereich einer Umverteilungsschicht, die über der Trägervorrichtung liegt, elektrisch an die Chips gekoppelt sind.
  17. Verfahren nach Patentanspruch 15 oder 16, wobei der Einbettungsschritt den Schritt eines Platzierens einer Formmasse über zumindest einem Teilbereich der Seiten der Chips umfasst.
  18. Verfahren zum Ausbilden einer Halbleiterstruktur mit den Schritten: Zerteilen eines Wafers in zumindest zwei einzelne Chips; Zumindest teilweises Einbetten einer Vielzahl der Chips in eine Trägervorrichtung; und Ausbilden einer Vielzahl von Kondensatoren, wobei jeder Kondensator zumindest teilweise in der Trägervorrichtung außerhalb der lateralen Begrenzungen der Chips eingebettet ist.
  19. Verfahren nach Patentanspruch 18, wobei die Kondensatoren elektrisch an die Chips gekoppelt sind.
  20. Verfahren nach Patentanspruch 19, wobei die Kondensatoren elektrisch an die Chips durch zumindest einen Teilbereich einer Umverteilungsschicht gekoppelt sind.
  21. Verfahren nach einem der Patentansprüche 18 bis 20, wobei der Schritt des Ausbildens der Kondensatoren die Schritte umfasst: Bereitstellen einer Vielzahl von einzelnen leitenden Platten; Ein zumindest teilweises Einbetten der Platten in die Trägervorrichtung außerhalb der lateralen Begrenzungen der Chips; Ausbilden einer dielektrischen Schicht über jeder der Platten; und Ausbilden zumindest eines Teilbereichs einer Umverteilungsschicht über den dielektrischen Schichten.
  22. Verfahren nach Patentanspruch 21, wobei die dielektrische Schicht über den Platten ausgebildet wird, bevor die Platten in der Trägervorrichtung eingebettet werden.
  23. Verfahren zum Ausbilden einer Halbleiterstruktur mit den Schiritten: Zerteilen eines Wafers in zumindest zwei einzelne Chips; Bereitstellen einer Vielzahl von einzelnen leitenden Platten; Ein zumindest teilweises Einbetten einer Vielzahl der Chips in einer Trägervorrichtung; Ein zumindest teilweises Einbetten einer Vielzahl von Platten in einer Trägervorrichtung, wobei die Platten außerhalb der lateralen Begrenzungen der Chips angeordnet sind; Ausbilden eines dielektrischen Materials über jeder der Platten; und Ausbilden einer Umverteilungsschicht, wobei zumindest ein Teilbereich der Umverteilungsschicht über dem dielektrischen Material ausgebildet wird.
  24. Verfahren nach Patentanspruch 23, wobei das dielektrische Material über den Platten ausgebildet wird, bevor die Platten zumindest teilweise in die Trägervorrichtung eingebettet werden.
  25. Verfahren nach Patentanspruch 23 oder 24, wobei die Umverteilungsschicht ein leitendes Material umfasst.
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