DE102020102876B4 - Elektronisches Bauelement, Herstellungsverfahren dafür und Verfahren zur Herstellung eines elektronischen Moduls dieses aufweisend mittels eines Sinterverfahrens mit einer Opferschicht auf der Rückseitenmetallisierung eines Halbleiterdies - Google Patents

Elektronisches Bauelement, Herstellungsverfahren dafür und Verfahren zur Herstellung eines elektronischen Moduls dieses aufweisend mittels eines Sinterverfahrens mit einer Opferschicht auf der Rückseitenmetallisierung eines Halbleiterdies Download PDF

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Abstract

Ein elektronisches Bauelement (10), aufweisend:einen Halbleiterdie (1);einen Schichtstapel (2.1), der auf dem Halbleiterdie (1) angeordnet ist und eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel (2.1) eine Schutzschicht (2.11) umfasst, die eine äußerste funktionelle Schicht des Schichtstapels (2.1) ist; und eine Opferschicht (2.2), die auf der Schutzschicht (2.11) angeordnet ist, wobei die Opferschicht (2.2) ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird und dabei vollständig entfernt wird.

Description

  • TECHNISCHER BEREICH
  • Die vorliegende Offenbarung bezieht sich auf ein elektronisches Bauelement, auf ein Verfahren zur Herstellung eines elektronischen Bauelements und auf ein Verfahren zur Herstellung eines elektronischen Moduls.
  • HINTERGRUND
  • Für die Herstellung von elektronischen Bauelementen müssen sehr oft Halbleiterdies, Halbleitersubstrate oder Halbleiterwafer auf Träger wie z.B. Leadframes montiert werden. Die beiden bekanntesten Verfahren, die heute in der Halbleiterindustrie eingesetzt werden, sind das Löten und das Sintern. Die vorliegende Offenbarung bezieht sich auf das Sinterverfahren im Allgemeinen. Es ist bekannt, dass das Sintern im Vergleich zu klassischen Lötverfahren erhebliche Vorteile hinsichtlich der thermischen und mechanischen Performanz der Produkte hat.
  • Die Druckschrift EP 3 217 424 A1 beschreibt die Befestigung eines Halbleiterdie auf einem Träger mittels einer Sinterverbindung, wobei der Halbleiterdie eine rückseitige Elektrode aus einem Ti/Ni/Au-Schichtstapel mit einer obersten Schutzschicht aus Gold aufweist. Auf diese wird eine Haftschicht aus Nickelpartikeln und einer organischen Dispersion wie etwa Fettsäuren aufgebracht, wobei sich die organische Dispersion bei Sintertemperaturen von 200°C bis 400°C verflüchtigt.
  • Die Druckschrift US 2010/0 055 839 A1 beschreibt ebenfalls das elektrische Verbinden von Halbleiterbauelementen mit Trägern und zeigt insbesondere einen Halbleiterdie mit rückseitiger Elektrode aus einer oder mehreren Schichten, auf welche eine Paste abgeschieden wird, die Metallpartikel enthält, die mit einer Schicht aus einem organischen Material oder einem Flussmittel wie Kolophonium beschichtet sind und in einer wachsartigen Flüssigkeit gelöst sind, die bei der Sintertemperatur verdampft wird.
  • Die Druckschrift US 2019/0 264 072 A1 beschreibt Sinterverbindungen zwischen Halbleiter und Substrat mit Verbindungsfilmen, die auf einer Folie abgeschieden werden und von denen ein elektrisch leitender Film feine Metallpartikel in einer Lösung enthält und ein Haftfilm aus Materialien wie Fettsäuren besteht, die sich beim Heizen auf Sintertemperatur zersetzen.
  • ZUSAMMENFASSUNG
  • Es wurde jedoch kürzlich herausgefunden, dass das Sintern zusätzliche und bisher unbekannte Anforderungen an die verwendeten Halbleiterdies und insbesondere an den Rückseitenmetallisierungsstapel der Halbleiterdies stellt. Insbesondere Ag-Dünnschichten, die die abschließende Schutzschicht auf vielen herkömmlichen Metallisierungsstapeln der Chip-Rückseite darstellen, können unter einer erheblichen mikrostrukturellen Verschlechterung leiden, wenn sie bei erhöhten Temperaturen Sauerstoff ausgesetzt werden, was wiederum Delaminierungs- oder Korrosionsprobleme leicht möglich machen kann.
  • Daher besteht ein Bedarf für die vorliegende Offenbarung.
  • Ein erster Aspekt der vorliegenden Offenbarung bezieht sich auf eine elektronisches Bauelement, das einen Halbleiterdie, einen auf dem Halbleiterdie angeordneten Schichtstapel mit einer oder mehreren funktionellen Schichten, wobei der Schichtstapel eine Schutzschicht, die eine äußerste Funktionsschicht des Schichtstapels ist, und eine auf der Schutzschicht angeordnete Opferschicht umfasst, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird.
  • Ein zweiter Aspekt der vorliegenden Offenbarung bezieht sich auf ein Verfahren zur Herstellung eines elektronischen Bauelement, wobei das Verfahren das Bereitstellen eines Halbleiterdies, das Anordnen eines Schichtstapels auf dem Halbleiterdie, wobei der Schichtstapel eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel eine Schutzschicht umfasst, die eine äußerste funktionelle Schicht des Schichtstapels ist, und das Anordnen einer Opferschicht auf der Schutzschicht, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird, umfasst.
  • Ein dritter Aspekt der vorliegenden Offenbarung bezieht sich auf ein Verfahren zur Herstellung eines elektronischen Moduls, wobei das Verfahren die Bereitstellung eines Trägers, die Bereitstellung eines elektronischen Bauelement, das einen Halbleiterdie umfasst, und einen Schichtstapel umfasst, der auf dem Halbleiterdie angeordnet ist, und eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel eine Schutzschicht umfasst, die eine äußerste funktionelle Schicht des Schichtstapels ist, und eine Opferschicht, die auf der Schutzschicht angeordnet ist, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird, Aufbringen einer Sinterpaste auf eine Hauptoberfläche des Trägers und Sintern des elektronischen Bauelements auf den Träger bei einer Temperatur zwischen 100°C und 400°C in einer solchen Weise, dass die Opferschicht vollständig zersetzt wird oder flüchtig wird.
  • Figurenliste
  • Die beigefügten Zeichnungen dienen dem weiteren Verständnis von Ausführungsformen und sind in dieser Spezifikation enthalten und stellen einen Teil davon dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Ausführungsprinzipien. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden gerne gewürdigt, wenn sie durch die folgende detaillierte Beschreibung besser verstanden werden.
  • Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgerecht zueinander. Gleiche Referenznummern bezeichnen entsprechende ähnliche Teile.
    • 1 zeigt eine schematische Querschnittsdarstellung eines elektronischen Bauelementes in Seitenansicht gemäß dem ersten Aspekt.
    • 2 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung eines elektronischen Bauelements gemäß dem zweiten Aspekt.
    • 3 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung eines elektronischen Moduls gemäß dem dritten Aspekt.
    • 4 zeigt eine schematische Querschnitts-Seitenansicht eines Zwischenprodukts zur Veranschaulichung eines Verfahrens zur Herstellung eines elektronischen Moduls gemäß dem dritten Aspekt.
    • 5 umfasst die 5A und 5B und zeigt ein Diagramm der Temperatur über der Zeit (A) und ein Diagramm der Menge der verbleibenden Opferschicht über der Zeit (B) zur Veranschaulichung einer hypothetischen Prozessierungssequenz für ein Opferschichtmaterial, das bei einer diskreten Temperatur oxidiert oder verdampft.
    • 6 umfasst die 6A und 6B und zeigt ein Diagramm der Temperatur über der Zeit (A) und ein Diagramm der verbleibenden Menge der Opferschicht über der Zeit (B) zur Veranschaulichung einer hypothetischen Prozessierungssequenz für ein Opferschichtmaterial, das über einen erweiterten Temperaturbereich oxidiert oder verdampft.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • In der folgenden detaillierten Beschreibung wird auf die begleitenden Zeichnungen verwiesen, die zur Veranschaulichung bestimmte Ausführungsformen zeigen, in denen die Offenbarung praktiziert werden kann. Dabei wird eine richtungsweisende Terminologie wie „oben“, „unten“, „vorne“, „hinten“, „führend“, „nachhängend“ usw. verwendet, die sich auf die Ausrichtung der beschriebenen Figur(en) bezieht. Da die Bestandteile von Ausführungsformen in verschiedenen Orientierungen positioniert werden können, wird die Richtungsterminologie zur Veranschaulichung verwendet und ist in keiner Weise einschränkend. Es ist zu verstehen, dass auch andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne dass der Umfang der vorliegenden Offenbarung verlassen wird.
  • Es ist zu verstehen, dass die Merkmale der verschiedenen hier beschriebenen beispielhaften Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich anders angegeben.
  • Die in dieser Spezifikation verwendeten Begriffe „geklebt“, „befestigt“, „verbunden“, „gekoppelt“ und/oder „elektrisch verbunden/elektrisch gekoppelt“ bedeuten nicht, dass die Elemente oder Schichten direkt miteinander verbunden sein müssen; zwischen den „geklebten“, „befestigten“, „verbundenen“, „gekoppelten“ und/oder „elektrisch verbundenen/elektrisch gekoppelten“ Elementen können Zwischenelemente oder -schichten vorgesehen werden. In Übereinstimmung mit der Offenbarung können die oben genannten Begriffe jedoch optional auch die spezifische Bedeutung haben, dass die Elemente oder Schichten direkt miteinander kontaktiert werden, d.h. dass zwischen den „verbundenen“, „angehängten“, „verbundenen“, „gekoppelten“ und/oder „elektrisch verbundenen/elektrisch gekoppelten“ Elementen keine Zwischenelemente oder -schichten vorgesehen sind.
  • Ferner kann das Wort „über“, das in Bezug auf ein Teil, ein Element oder eine Materialschicht verwendet wird, das/die „über“ einer Oberfläche gebildet oder angeordnet ist, hier verwendet werden, um zu bedeuten, dass das Teil, das Element oder die Materialschicht „indirekt“ auf der angedeuteten Oberfläche angeordnet (z.B. platziert, gebildet, abgeschieden usw.) wird, wobei ein oder mehrere zusätzliche Teile, Elemente oder Schichten zwischen der angedeuteten Oberfläche und dem Teil, dem Element oder der Materialschicht angeordnet werden. Das Wort „über“, das in Bezug auf ein Teil, ein Element oder eine Materialschicht verwendet wird, die „über“ einer Oberfläche gebildet oder angeordnet sind, kann jedoch optional auch die spezifische Bedeutung haben, dass das Teil, das Element oder die Materialschicht „direkt auf“, z.B. in direktem Kontakt mit der implizierten Oberfläche, angeordnet (z.B. platziert, geformt, abgeschieden usw.) wird.
  • DETAILLIERTE BESCHREIBUNG
  • 1 stellt ein elektronisches Bauelement nach dem ersten Aspekt dar.
  • Das elektronische Bauelement 10 umfasst einen Halbleiterdie 1, einen auf dem Halbleiterdie 1 angeordneten Schichtstapel 2.1, der eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel 2.1 eine Schutzschicht 2.11, die eine äußerste funktionelle Schicht des Schichtstapels 2.1 ist, und eine auf der Schutzschicht 2.11 angeordnete Opferschicht 2.2 umfasst, wobei die Opferschicht 2.2 ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird.
  • 2 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens gemäß dem zweiten Aspekt.
  • Das Verfahren 20 der 2 umfasst das Bereitstellen eines Halbleiterdies (21), das Anordnen eines Schichtstapels auf dem Halbleiterdie, wobei der Schichtstapel eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel eine Schutzschicht umfasst, die eine äußerste funktionelle Schicht des Schichtstapels ist (22), und Anordnen einer Opferschicht, die auf der Schutzschicht angeordnet ist, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100°C und 400°C zersetzt oder flüchtig wird, wobei die untere Grenze des Bereichs auch 150°C, 200°C oder 250°C und die obere Grenze auch 350°C, 300°C oder 250°C sein kann (23).
  • Das Verfahren 20 der 2 kann insbesondere so konfiguriert werden, dass ein elektronisches Bauelement wie in 1 dargestellt hergestellt werden kann, welches im Folgenden näher erläutert wird.
  • Eine Besonderheit der vorliegenden Offenbarung ist die Opferschicht, die auf den Rückseiten-Metallisierungsstapel aufgebracht wird, insbesondere auf die abschließenden Schicht, die z.B. eine Ag-Schicht sein kann. Sie soll den oder die Halbleiterdies eines Wafers schützen, indem sie das Eindringen von Sauerstoff in den Rückseiten-Metallisierungsstapel verhindert.
  • Für die Opferschicht können verschiedene Arten von Materialien verwendet werden. Ein potenziell geeignetes Schichtmaterial sollte eines oder mehrere der folgenden Merkmale 1) bis 5) erfüllen:
    • 1) Das verwendete Material ist unter den typischen Umgebungsbedingungen, unter denen Halbleiterdies oder Wafer, die die Halbleiterdies enthalten, nach der Produktion gelagert oder versandt werden, fest.
    • 2) Das für die Opferschicht verwendete Material ist in der Lage, die Adsorption von Sauerstoff an der abschließenden, z.B. Silber-, Rückseitenschicht zu verhindern. Dies könnte durch das Blockieren attraktiver Adsorptionsstellen für Sauerstoff auf der rückseitigen abschließenden Schicht (z.B. Silber) geschehen.
    • 3) Das Material der Opferschicht wird bei Erwärmung flüchtig, hier sind zwei verschiedene Mechanismen denkbar:
      1. a) Das Material reagiert mit Sauerstoff und die Reaktionsprodukte sind dann flüchtige Verbindungen.
      2. b) Das Material selbst wird bei erhöhten Temperaturen gasförmig, d.h. es verdampft.
    • 4) Unabhängig von der genauen Art, durch die die Opferschicht flüchtig wird (d.h. 3a oder 3b), ist es vorzuziehen, dass die Verdampfung und/oder Reaktion bei einer ziemlich genau definierten Temperatur stattfindet. Auf diese Weise lässt sich die Phase, in der das Material während der Herstellung des Leistungsmoduls von der Rückseite des Halbleiterdie entfernt wird, zuverlässig steuern.
    • 5) Wenn das Material der Opferschicht mit Sauerstoff reagiert, sind seine Reaktionsprodukte für die Halbleiterbaugruppe nicht schädlich.
  • Je nach Ausgestaltung des elektronischen Bauelements oder des Verfahrens besteht das Material der Opferschicht aus Kohlenstoff. Bei der Verarbeitung in Sauerstoff bei erhöhter Temperatur würde der Kohlenstoff mit dem umgebenden Sauerstoff zu Kohlendioxid reagieren, das chemisch inert ist und leicht verdampft. Alternativ kommen prinzipiell auch anorganische Materialien wie z.B. Metalle oder Nichtmetalle in Frage, solange sie nicht mit dem Halbleiterbauelement in Wechselwirkung treten und flüchtig (in reiner oder oxidierter Form) werden. Gemäß einem weiteren Beispiel davon liegt eine Dicke der Kohlenstoff-, Metall- oder Nichtmetall-Opferschicht in einem Bereich von 0,1 bis 200 nm, wobei die untere Grenze auch eine Dicke einer Monolage des jeweiligen Materials sein kann, 0,5 nm, 1 nm, 2 nm, 5 nm, 10 nm, 20 nm, 30 nm, 40 nm oder 50 nm, und die obere Grenze auch 180 nm, 160 nm, 140 nm, 120 nm, 100 nm, 80 nm oder 60 nm sein kann.
  • Gemäß einer anderen Ausführungsform des elektronischen Bauelements oder der Verfahren besteht das Material der Opferschicht aus organischen Molekülen, insbesondere komplexen organischen Molekülen, die auf den Schichtstapel aufgebracht werden könnten. Dies könnte zum Beispiel durch thermisches Verdampfen geschehen. Zwei Arten von Spezies sind denkbar, die hier geeignet sein könnten:
    • 1) Organische Spezies, die auf die abschließende Schicht des Schichtstapels physikalisch aufgebracht werden, z.B. die Ag-Schicht.
    • 2) Organische Spezies, die an die abschließende Schicht des Schichtstapels chemisorbiert sind, z.B. die Ag-Schicht. Die Energien oder - in unserem Fall - die Temperaturen, die benötigt werden, um die physiko-/chemisorbierten Spezies aus der abschließenden Schicht zu entfernen, hängen mit der chemischen Natur der Moleküle zusammen. Folglich kann man das Material für die Opferschicht auf die spezifischen Bedürfnisse des Benutzers zuschneiden. Anpassungen können z.B. durch die Verwendung einer Mischung aus verschiedenen Substanzen oder Reinsubstanzen mit von Natur aus unterschiedlichen Sorptionsstärken vorgenommen werden. Wenn organische Spezies verwendet werden, die extrem gut an der abschließenden Schicht haften (Chemisorption), kann die Oxidation der organischen Spezies der Desorption vorausgehen oder diese begleiten. Hier bestimmt die kritische Temperatur für die Einleitung der Oxidationsreaktion die Temperaturschwelle, ab der die Opferschicht entfernt wird.
  • Im Folgenden werden einige Beispiele für organische Substanzen gegeben, die sich besonders gut als Opferschicht eignen könnten. Selbstverständlich sind auch alle anderen Substanzen, die die oben definierten Kriterien erfüllen, möglich.
    • 1) Fettsäuren. Unter geeigneten Bedingungen neigen sie zur Chemisorption an Ag-Oberflächen. Ihre Desorptionstemperatur hängt von der Kohlenstoffkettenlänge der Moleküle ab, ebenso wie die kritische Temperatur und der Grad der Ungesättigtheit für die oxidative Zersetzung. Auf diese Weise lässt sich die Verflüchtigung/Zersetzung der Opferschicht leicht fein abstimmen. Darüber hinaus sind Fettsäuren leicht verfügbar und preiswert.
    • 2) Mittel- bis langkettige Kohlenwasserstoffe, wie z.B. Alkane. Die Desorptions-/Verdampfungskinetik hängt von ihrer jeweiligen Kohlenstoffkettenlänge ab, so dass der Anwender die Verflüchtigungskinetik fein abstimmen kann.
    • 3) Polyethylenoxid (PEO)-Wachs oder Polypropylenoxid (PPO)-Wachse, die ein ähnliches Oxidationsverhalten wie die Kohlenwasserstoffe aus Punkt 1 und 2 aufweisen. Ihre rheologischen und hydrophilen Eigenschaften können durch partielle Oxidation und Molekulargewichtsverteilung eingestellt werden, was für die Anwendung auf unseren Wafer-Rückseiten interessant sein könnte.
    • 4) Die Substanzen aus Punkt 3 mit einer zusätzlichen funktionellen Amidgruppe. Diese Klasse von Wachsen kann von sehr weichen bis zu harten Materialien eingestellt werden, die sich in ihren thermischen und rheologischen Eigenschaften von PEO- und PPO-Wachsen unterscheiden.
  • Gemäß einem weiteren Beispiel für die oben beschriebene Ausführungsform der Verwendung organischer Moleküle als Opferschicht liegt die Dicke einer solchen Opferschicht in einem Bereich von 0,1 nm bis 10 nm, wobei die untere Grenze auch eine Dicke einer Monolage des jeweiligen Materials sein kann, oder 0,2 nm, 0,3 nm, 0,4 nm, 0,5 nm, 1 nm oder 2 nm, und die obere Grenze auch 9 nm, 8 nm, 7 nm, 6 nm oder 5 nm sein kann.
  • Was die Abscheidung der Opferschicht betrifft, so ist im Prinzip jedes Verfahren, das die Abscheidung homogener dünner Filme mit einer gut kontrollierten Dicke auf der Rückseite eines Schichtstapels ermöglicht, für die Herstellung der hier beschriebenen Opferschichten geeignet. Dennoch werden im Folgenden einige beispielhafte Verfahren aufgeführt: Physikalische Aufdampftechniken (PVD) werden üblicherweise im Frontend für die Dünnschichtabscheidung verwendet. Auch die Verwendung von PVD für die Abscheidung der Opferschicht würde die vorhandenen Anlagen und das vorhandene Know-how (→ Kommunalität) nutzen und gilt als wirtschaftlich effizient. Dasselbe gilt für die chemische Gasphasenabscheidung. Abhängig von der abzuscheidenden Substanz könnte ein einfaches thermisches Verdampfungsverfahren die einfachste und wirtschaftlichste Art der Herstellung der Opferschicht sein.
  • Eine weitere Option erscheint jedoch besonders attraktiv, da dies die einzige Möglichkeit wäre, die Opferschicht ohne die Einführung eines zusätzlichen Verfahrens hinzuzufügen. Sie wird hier kurz beschrieben: Vor dem Sägen werden die Rückseiten unserer Wafer üblicherweise auf ein Bandmaterial geklebt, das seinerseits in einem Rahmen fixiert ist. Nach dem Sägen wird der oben genannte Kleber mit ultraviolettem Licht behandelt, um einen Grad an Klebrigkeit zu erreichen, der einerseits eine sichere Handhabung der gesägten Wafer gewährleistet und andererseits ein vollautomatisches Herausnehmen der Dies aus dem Bandmaterial während der Backend-Bearbeitung ermöglicht. Es lässt sich nicht vermeiden, dass beim Abheben vom Band ein Teil des Klebematerials auf den Die-Rückseiten verbleibt. Diese (organischen) Reste könnten auch als Opferschicht im Sinne dieser Erfindung fungieren, wenn gezeigt wird, dass ein ausreichender und reproduzierbarer Materialtransfer vom Waferband auf die Die-Rückseiten gewährleistet werden kann.
  • Je nach Ausführungsform des elektronischen Bauelements oder des Verfahrens besteht die Schutzschicht, die die abschließende Schicht des Schichtstapels darstellt, aus einer Ag-Schicht.
  • Gemäß einer Ausführungsform der elektronischen Vorrichtung oder des Verfahrens weist der Schichtstapel vier Schichten auf. Gemäß einer weiteren Ausführungsform davon umfasst der Schichtstapel nach dem Halbleiterdie, insbesondere dem Siliziumchip, folgende Schichtenfolge: eine Al-Schicht, eine Ti-Schicht, eine Ni-Schicht und eine Ag-Schicht. Die Ni enthaltende Schicht kann z.B. eine NiV-Schicht oder eine NiSi-Schicht sein.
  • 3 zeigt ein Flussdiagramm eines Verfahrens zur Herstellung eines elektronischen Moduls.
  • Das Verfahren 30 aus 3 umfasst das Bereitstellen eines Trägers (31), das Bereitstellen eines elektronischen Bauelements, das einen Halbleiterdie umfasst, einen Schichtstapel, der auf dem Halbleiterdie angeordnet ist und eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel eine Schutzschicht, die eine äußerste funktionelle Schicht des Schichtstapels ist, und eine Opferschicht, die auf der Schutzschicht angeordnet ist, umfasst, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird (32), Aufbringen einer Sinterpaste auf eine Hauptoberfläche des Trägers (33), und Sintern des elektronischen Bauelements auf den Träger bei einer Temperatur zwischen 100°C und 400°C in einer solchen Weise, dass die Opferschicht vollständig zersetzt wird oder flüchtig wird (34).
  • Während der Herstellung des elektronischen Moduls in einer sauerstoffhaltigen Umgebung schützt die Opferschicht den Metallisierungsstapel der Die-Rückseite, indem sie verhindert, dass Sauerstoff an die abschließende Schicht adsorbiert werden kann. Diese Schutzwirkung hält so lange an, wie die Opferschicht vorhanden ist. Im Laufe der weiteren Herstellung des Moduls muss die Opferschicht jedoch entfernt werden, um eine gute stoffschlüssige Verbindung zwischen Die und Sinterschicht zu ermöglichen.
  • Gemäß einer Ausführungsform des Verfahrens 30 aus 3 besteht der Träger aus einem oder mehreren Teilen eines Leadframes, einer direkten Kupferverbindung (DCB, direct copper bond), einem Aktivmetall-Lötsubstrat (AMB, active metal braze) oder einem isolierten Metallsubstrat (IMS, isolated metal substrate).
  • Gemäß einer Ausführungsform des Verfahrens 30 von 3 wird das Sintern bei einer Temperatur in einem Bereich von 150°C bis 350°C durchgeführt, wobei die untere Grenze auch 200°C und die obere Grenze auch 300°C betragen kann.
  • 4 zeigt eine schematische Querschnitts-Seitenansicht eines Zwischenprodukts zur Veranschaulichung eines Verfahrens zur Herstellung eines elektronischen Moduls.
  • Insbesondere zeigt 4 ein elektronisches Bauelement 40, das mit einem Träger 50 verbunden werden soll. Die elektronische Vorrichtung 40 umfasst einen Halbleiterdie 41, einen auf dem Halbleiterdie 41 angeordneten Schichtstapel 42.1, der eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel 42.1 eine Schutzschicht 42.11, die eine äußerste funktionelle Schicht des Schichtstapels 42.1 ist, und eine auf der Schutzschicht 42.11 angeordnete Opferschicht 42.2 umfasst, wobei die Opferschicht 42.2 ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird.
  • Der Schichtstapel 42.1 kann die folgende Reihenfolge von Schichten umfassen: Siliziumdie 41, Al-Schicht, Ti-Schicht, NiV- oder NiSi-Schicht, Ag-Schicht 42.11, Opferschicht 42.2.
  • 4 zeigt ferner eine Sinterpastenschicht 43, die zwischen dem elektronischen Bauelement 40 und dem Träger 50 angeordnet ist. Der Träger 50 ist ein Aktivmetall-Lötsubstrat (AMB, active metal braze), das eine erste obere Cu-Schicht 51, eine zweite untere Cu-Schicht 53 und eine dielektrische Zwischenschicht 52 umfasst. Auf der ersten oberen Cu-Schicht 51 ist eine Ag-Plattierungsschicht 54 angeordnet.
  • 4 zeigt schematisch die Diffusion von 02-Molekülen durch die Sinterpastenschicht 43, bis sie die Opferschicht 42.2 erreichen, wo sie mit den Bestandteilen des Materials der Opferschicht 42.2 reagieren.
  • Die Sinterpastenschicht 43 kann aus einem feinen Pulver von Silberflocken bestehen, und das gesamte Bauelement kann unter der kombinierten Einwirkung von Temperatur und Druck verdichtet werden. Der Verdichtungsvorgang kann üblicherweise in einer Amboss-Stanzanordnung durchgeführt werden, bei der die Anordnung zwischen einem beheizten Stempel und einem beheizten Amboss platziert wird, die den mechanischen Druck und die Temperatur einleiten. Die Temperatur kann in einem Bereich von 200°C bis 300°C und der Druck in einem Bereich von 5 bis 30 MPa liegen, und die Prozessierungszeit kann in einem Bereich von 1 min. bis 60 min. liegen. Die Amboss-Stanzanordnung wird hier aus Gründen der Übersichtlichkeit nicht dargestellt.
  • Je nach Wahl des Materials für die Opferschicht können unterschiedliche Abtragsverhalten ausgenutzt werden. Diese werden im Folgenden schematisch erläutert. Es wird betont, dass die Beispiele vereinfachte Fälle darstellen; in Wirklichkeit ist ein gemischtes Verhalten zu erwarten.
  • 5 umfasst die 5A und 5B und veranschaulicht eine diskrete Abtragskinetik. Insbesondere zeigt 5A ein Diagramm der Temperatur über der Zeit (A) und ein Diagramm der Menge der verbleibenden Opferschicht über der Zeit (B) zur Veranschaulichung einer hypothetischen Prozessierungssequenz für ein Opferschichtmaterial, das bei einer diskreten Temperatur oxidiert oder verdampft.
  • Stellen Sie sich eine Opferschicht vor, die eine genau definierte Temperatur hat, bei der sie entweder verdampft oder mit dem umgebenden Sauerstoff reagiert (und dann verdampft). Stellen Sie sich nun vor, dass diese Schicht in sauerstoffhaltigen Atmosphären einer Folge von Temperaturschritten (z.B. verschiedenen Verpackungsprozessen) ausgesetzt wird. Unter diesen Bedingungen bleibt die Opferschicht praktisch unverändert, bis ein Prozess bei einer Temperatur durchgeführt wird, die höher ist als die diskrete Oxidations-/Verdampfungstemperatur. Sobald diese kritische Temperatur erreicht ist, wird die Opferschicht entfernt. Eine solche hypothetische Abfolge von Temperaturschritten ist in 5A skizziert, wobei die diskrete Oxidations-/Verdampfungstemperatur des Opferschichtmaterials durch die gestrichelte schwarze Linie hervorgehoben ist. Darüber hinaus enthält 5B auch eine entsprechende Massenverlustkurve, die die Abtragskinetik der Opferschicht in Form ihres Massenverlustes als Funktion der Zeit veranschaulicht. Wie oben beschrieben, wird während der ersten drei Temperaturschritte kein Massenverlust beobachtet, da diese bei Temperaturen durchgeführt werden, die zu niedrig sind, um eine Oxydierung / Verdampfung der Opferschicht zu verursachen. Der Materialabtrag erfolgt jedoch schnell, sobald die kritische Temperatur überschritten wird, d.h. während der vierten Temperaturstufe. Ein solches Verhalten wäre bei Prozessen zu erwarten, bei denen die diskrete Oxidations-/Verdampfungstemperatur die Schwelle zwischen zwei stabilen, thermodynamischen Zuständen darstellt. Ein Beispiel wäre das Sieden von Wasser, das - bei einem gegebenen Druck - bei einer genau definierten Temperatur stattfindet, oberhalb derer Wasser in der gasförmigen Form und unterhalb derer in der flüssigen Form stabil ist. Natürlich würde die Kinetik des Phasenübergangs immer noch eine gewisse Temperaturabhängigkeit (d.h. den Grad der Überhitzung) aufweisen; dies könnte jedoch bei Materialien, die einen hohen Dampfdruck haben oder sehr reaktiv sind, vernachlässigbar sein.
  • Im Hinblick auf die im vorigen Abschnitt skizzierten Materialoxidations-/Verdampfungsschemata wäre zu erwarten, dass eine dünne Kohlenstoffschicht ein „diskretes“ Verhalten zeigt.
  • 6 umfasst die 6A und 6B und veranschaulicht eine kontinuierliche Abtragskinetik. 6 umfasst insbesondere die 6A und 6B und zeigt ein Diagramm der Temperatur über der Zeit (A) und ein Diagramm der verbleibenden Menge an Opferschicht über der Zeit (B) zur Veranschaulichung einer hypothetischen Prozessierungssequenz für ein Opferschichtmaterial, das über einen erweiterten Temperaturbereich oxidiert oder verdampft.
  • Stellen Sie sich die gleiche Abfolge von Temperaturschritten wie im vorherigen Beispiel vor. Diesmal gibt es jedoch einen erweiterten Temperaturbereich, in dem die Oxidation/Verdampfung stattfindet. Dies wäre z.B. der Fall, wenn die kritische Temperatur, oberhalb derer eine Oxidation/Verdampfung energetisch möglich ist, relativ niedrig ist, die Oxidations-/Verdampfungsrate aber stark temperaturabhängig ist. In diesem Fall tritt die langsame Oxidation/Verdampfung bereits bei niedrigen Temperaturen auf, beschleunigt sich aber stark, wenn die Temperatur erhöht wird. In diesem Fall wird der Materialabtrag auf mehrere Temperaturstufen in Form von mehreren, temperaturabhängigen Inkrementen verteilt. Ein solches Szenario ist in 6A dargestellt, wo das gleiche Temperaturprofil wie in 5A gezeigt wird. Hervorgehoben ist ein Temperaturbereich, in dem die Abtragsrate der Opferschicht durch eine Grautoncodierung dargestellt wird; je dunkler der Grauton wird, desto höher ist die Abtragsrate. Die entsprechende Massenverlustkurve in 6B veranschaulicht, dass - in diesem Fall - der Massenverlust in mehreren Schritten erfolgen würde. Das Massenverlustinkrement für die einzelnen Temperaturstufen ist auf die absolute Temperatur bezogen; für ein gegebenes Zeitinkrement wird ein Hochtemperaturprozess zu einem höheren Massenverlust durch Oxidation/Verdampfung führen als ein Niedrigtemperaturprozess.
  • Die Antwort auf die Frage, welches der oben beschriebenen Oxidations-/Verdampfungsverhalten vorzuziehen ist, kann je nach der betrachteten spezifischen Prozessierungssequenz variieren. So kann es sein, dass die abschließende Ag-Schicht im Metallisierungsstapel der Dierückseite vor dem Eindringen von Sauerstoff geschützt wird, solange genügend Opfermaterial vorhanden ist.
  • Beispiel 1 ist ein elektronisches Bauelement, das einen Halbleiterdie, einen auf dem Halbleiterdie angeordneten Schichtstapel mit einer oder mehreren funktionellen Schichten, wobei der Schichtstapel eine Schutzschicht, die eine äußerste funktionelle Schicht des Schichtstapels ist, und eine auf der Schutzschicht angeordnete Opferschicht umfasst, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird.
  • In Beispiel 2 umfasst das Material der Opferschicht im Gegenstand von Beispiel 1 wahlweise Kohlenstoff.
  • In Beispiel 3 umfasst das Material der Opferschicht im Gegenstand von Beispiel 1 wahlweise ein Metall.
  • In Beispiel 4, im Gegenstand der Beispiele 2 oder 3, liegt die Dicke der Opferschicht in einem Bereich von 0,1 nm oder Monolayer-Dicke bis 200 nm.
  • In Beispiel 5 weist das Material der Opferschicht im Gegenstand eines der vorhergehenden Beispiele einen oder mehrere organische Moleküle und/oder Fettsäuren auf.
  • In Beispiel 6, im Gegenstand von Beispiel 5, liegt die Dicke der Opferschicht in einem Bereich von 0,1 bis 10 nm.
  • In Beispiel 7 umfasst die Schutzschicht im Gegenstand eines der vorhergehenden Beispiele Ag.
  • In Beispiel 8 weis der Schichtstapel im Gegenstand eines der vorhergehenden Beispiele vier Schichten auf.
  • In Beispiel 9 umfasst der Schichtstapel im Gegenstand von Beispiel 8 die folgende Schichtfolge nach dem Halbleiterdie: eine Al-Schicht, eine Ti-Schicht, eine Ni-Schicht und eine Ag-Schicht.
  • Beispiel 10 ist ein Verfahren, das die Bereitstellung eines Halbleiterdies, das Anordnen eines Schichtstapels auf dem Halbleiterdie, wobei der Schichtstapel eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel eine Schutzschicht umfasst, die eine äußerste funktionelle Schicht des Schichtstapels ist, und das Anordnen einer Opferschicht, die auf der Schutzschicht angeordnet ist, umfasst, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird.
  • In Beispiel 11 umfasst das Material der Opferschicht im Gegenstand von Beispiel 10 wahlweise Kohlenstoff.
  • In Beispiel 12 enthält das Material der Opferschicht im Gegenstand von Beispiel 10 wahlweise ein Metall.
  • In Beispiel 13 liegt im Gegenstand von Beispiel 11 oder 12 die Dicke der Opferschicht in einem Bereich von 0,1 nm oder einer Monolagedicke bis 200 nm.
  • In Beispiel 14 umfasst das Material der Opferschicht im Gegenstand von Beispiel 10 ein oder mehrere organische Moleküle und/oder Fettsäuren.
  • In Beispiel 15, im Gegenstand von Beispiel 14, liegt die Dicke der Opferschicht in einem Bereich von 0,1 bis 10 nm.
  • In Beispiel 16 wird die Opferschicht im Gegenstand eines der vorhergehenden Beispiele durch folienunterstütztes Aufbringen aufgebracht.
  • Beispiel 17 ist ein Verfahren zur Herstellung eines elektronischen Moduls, wobei das Verfahren umfasst: Bereitstellen eines Trägers, Bereitstellen eines elektronischen Bauelements, das einen Halbleiterdie umfasst, einen Schichtstapel, der auf dem Halbleiterdie angeordnet ist und eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel eine Schutzschicht, die eine äußerste funktionelle Schicht des Schichtstapels ist, und eine Opferschicht, die auf der Schutzschicht angeordnet ist, umfasst, wobei die Opferschicht ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C selbst zersetzt oder flüchtig wird oder das sich bei einer Temperatur zwischen 100°C und 400°C zersetzt oder flüchtig wird, während oder nachdem es mit Sauerstoff oder Sauerstoffverbindungen reagiert, wobei eine Sinterpaste auf eine Hauptoberfläche des Trägers aufgebracht wird, und Sintern der elektronischen Vorrichtung auf den Träger bei einer Temperatur zwischen 100°C und 400°C, so dass die Opferschicht selbst vollständig zersetzt wird oder flüchtig wird oder die sich bei einer Temperatur zwischen 100°C und 400°C zersetzt oder flüchtig wird, während oder nach der Reaktion mit Sauerstoff oder Sauerstoffverbindungen.
  • In Beispiel 18, im Gegenstand von Beispiel 17 weist der Träger eines oder mehrere Teile eines Lead-Frames, eine direkten Kupferverbindung (DCB, direct copper bond), ein aktives Metallhartlot (AMB, active metal braze) oder ein isoliertes Metallsubstrat (IMS, isolated metal substrate) auf.
  • In Beispiel 19 wird im Gegenstand von Beispiel 17 oder 18 das Sintern bei einer Temperatur in einem Bereich von 150°C bis 350°C durchgeführt.
  • In Beispiel 20 wird im Gegenstand von Beispiel 19 das Sintern bei einer Temperatur im Bereich von 200°C bis 300°C durchgeführt.
  • Darüber hinaus kann ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform der Offenbarung zwar nur in Bezug auf eine von mehreren Implementierungen offenbart worden sein, aber dieses Merkmal oder dieser Aspekt kann mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie es für eine bestimmte oder spezielle Anwendung gewünscht und vorteilhaft sein kann. Soweit die Begriffe „einschließen“, „haben“, „mit“ oder andere Varianten davon entweder in der detaillierten Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe in ähnlicher Weise einschließen wie der Begriff „umfassen“. Darüber hinaus sollte verstanden werden, dass Ausführungsformen der Offenbarung in diskreten Schaltungen, teilintegrierten Schaltungen oder vollintegrierten Schaltungen oder Programmiermitteln implementiert sein können. Auch der Begriff „beispielhaft“ ist lediglich als Beispiel gemeint und nicht als das beste oder optimale. Es ist auch zu würdigen, dass die hier dargestellten Merkmale und/oder Elemente aus Gründen der Einfachheit und des leichten Verständnisses mit bestimmten Dimensionen relativ zueinander dargestellt werden und dass die tatsächlichen Dimensionen erheblich von den hier dargestellten abweichen können.

Claims (20)

  1. Ein elektronisches Bauelement (10), aufweisend: einen Halbleiterdie (1); einen Schichtstapel (2.1), der auf dem Halbleiterdie (1) angeordnet ist und eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel (2.1) eine Schutzschicht (2.11) umfasst, die eine äußerste funktionelle Schicht des Schichtstapels (2.1) ist; und eine Opferschicht (2.2), die auf der Schutzschicht (2.11) angeordnet ist, wobei die Opferschicht (2.2) ein Material umfasst, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird und dabei vollständig entfernt wird.
  2. Elektronisches Bauelement (10) nach Anspruch 1, wobei das Material der Opferschicht (2.2) Kohlenstoff aufweist.
  3. Elektronisches Bauelement (10) nach Anspruch 1, wobei das Material der Opferschicht (2.2) besteht aus einem Metall.
  4. Elektronisches Bauelement (10) nach Anspruch 2 oder 3, wobei eine Dicke der Opferschicht (2.2) in einem Bereich von 0,1 nm oder Monolagedicke bis 200 nm liegt.
  5. Elektronisches Bauelement (10) nach einem der vorherigen Ansprüche, wobei das Material der Opferschicht (2.2) eines oder mehrere organische Moleküle und/oder Fettsäuren aufweist.
  6. Elektronisches Bauelement (10)) nach Anspruch 5, wobei die Dicke der Opferschicht (2,2) liegt in einem Bereich von 0,1 bis 10 nm.
  7. Die elektronische Vorrichtung (10) nach einem der vorherigen Ansprüche, wobei die Schutzschicht (2.11) Ag aufweist.
  8. Elektronisches Bauelement (10) nach einem der vorherigen Ansprüche, wobei der Schichtstapel (2.1) vier Schichten aufweist.
  9. Elektronisches Bauelement (10) nach Anspruch 8, wobei der Schichtstapel (2.1) nach dem Halbleiterdie (1) die folgende Schichtenfolge umfasst: eine Al-Schicht, eine Ti-Schicht, eine Ni-Schicht und eine Ag-Schicht.
  10. Verfahren (20) zur Herstellung eines elektronischen Bauelements, wobei das Verfahren umfasst: Bereitstellen eines Halbleiterdies (21); Anordnen eines Schichtstapels auf dem Halbleiterdie, wobei der Schichtstapel eine oder mehrere funktionelle Schichten umfasst, wobei der Schichtstapel eine Schutzschicht umfasst, die eine äußerste funktionelle Schicht des Schichtstapels ist (22); und Anordnen einer Opferschicht auf der Schutzschicht, wobei die Opferschicht aus einem Material besteht, das sich bei einer Temperatur zwischen 100° und 400°C zersetzt oder flüchtig wird und dabei vollständig entfernt wird (23).
  11. Verfahren nach Anspruch 10, wobei die Opferschicht Kohlenstoff aufweist.
  12. Verfahren nach Anspruch 10, wobei das Material der Opferschicht ein Metall aufweist.
  13. Verfahren nach Anspruch 11 oder 12, wobei eine Dicke der Opferschicht in einem Bereich von 0,1 nm oder einer Monolagendicke bis 200 nm liegt.
  14. Die Verfahren nach Anspruch 10, wobei Das Material der Opferschicht besteht aus einem oder mehreren organischen Molekülen und/oder Fettsäuren.
  15. Verfahren nach Anspruch 14, wobei die Dicke der Opferschicht liegt in einem Bereich von 0,1 bis 10 nm.
  16. Verfahren nach einem der vorstehenden Ansprüche, wobei die Opferschicht wird durch folienunterstütztes Aufbringen angeordnet.
  17. Verfahren (30) zur Herstellung eines elektronischen Moduls, wobei das Verfahren umfasst: Bereitstellen eines Trägers (31); Bereitstellen eines elektronischen Bauelements mit einem Halbleiterdie, einem Schichtstapel, der auf dem Halbleiterdie angeordnet ist und eine oder mehrere funktionelle Schichten aufweist, wobei der Schichtstapel eine Schutzschicht, die eine äußerste funktionelle Schicht des Schichtstapels ist, und eine Opferschicht aufweist, die auf der Schutzschicht angeordnet ist, wobei die Opferschicht ein Material aufweist, das sich bei einer Temperatur zwischen 100° und 400°C selbst zersetzt oder flüchtig wird oder das sich bei einer Temperatur zwischen 100°C und 400°C zersetzt oder flüchtig wird, während oder nach der Reaktion mit Sauerstoff oder Sauerstoffverbindungen (32); Aufbringen einer Sinterpaste auf eine Hauptoberfläche des Trägers (33); und Sintern des elektronischen Bauelements auf den Träger bei einer Temperatur zwischen 100°C und 400°C, so dass die Opferschicht selbst vollständig zersetzt wird oder flüchtig wird und jedenfalls vollständig entfernt wird, oder die sich bei einer Temperatur zwischen 100°C und 400°C zersetzt oder flüchtig wird und jedenfalls vollständig entfernt wird, während oder nachdem sie mit Sauerstoff oder Sauerstoffverbindungen reagiert (34).
  18. Verfahren nach Anspruch 17, wobei der Träger ein oder mehrere Teile eines Lead-Frames, eine direkten Kupferverbindung (DCB), ein aktives Metallhartlotsubstrat (AMB) oder ein isolierte Metallsubstrat (IMS) aufweist.
  19. Verfahren nach Anspruch 17 oder 18, wobei die Sinterung bei einer Temperatur im Bereich von 150°C bis 350°C durchgeführt wird.
  20. Verfahren nach Anspruch 19, wobei die Sinterung wird bei einer Temperatur im Bereich von 200°C bis 300°C durchgeführt.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4057340A1 (de) * 2021-03-08 2022-09-14 Infineon Technologies Austria AG Halbleiterbauelement mit einem eine nisi-schicht und eine niv-schicht aufweisenden schichtstapel zum befestigen auf einer elektrisch leitenden schicht, verfahren zu dessen herstellung und entsprechende befestigte halbleiteranordnung
CN114086120A (zh) * 2021-11-11 2022-02-25 杭州四马化工科技有限公司 一种超薄金属箔的制备方法
CN114107889A (zh) * 2021-11-11 2022-03-01 杭州四马化工科技有限公司 一种金属箔脱模方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100055839A1 (en) 2008-08-28 2010-03-04 Infineon Technologies Ag Method of manufacturing a semiconductor device
DE102008055134A1 (de) 2008-12-23 2010-07-01 Robert Bosch Gmbh Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils
EP3217424A1 (de) 2014-11-07 2017-09-13 Nippon Steel & Sumitomo Metal Corporation Elektrisch leitfähige anordnung für elektronische komponente, halbleiterbauelement mit der anordnung und verfahren zur herstellung einer elektrisch leitfähigen anordnung
US20190264072A1 (en) 2016-11-18 2019-08-29 Furukawa Electric Co., Ltd. Joining film, tape for wafer processing, method for producing joined body, and joined body

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004072133A1 (en) * 2003-02-05 2004-08-26 Dow Global Technologies Inc. Sacrificial styrene benzocyclobutene copolymers for making air gap semiconductor devices
TWI316749B (en) 2006-11-17 2009-11-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US7795113B2 (en) * 2006-12-21 2010-09-14 Imec Method for bonding a die or substrate to a carrier
US9263314B2 (en) * 2010-08-06 2016-02-16 Brewer Science Inc. Multiple bonding layers for thin-wafer handling
US20120153527A1 (en) * 2010-12-21 2012-06-21 Toyota Motor Engineering & Manufacturing North America, Inc. Process for manufacturing a stand-alone thin film
US9184319B2 (en) 2011-01-14 2015-11-10 The Board Of Trustees Of The Leland Stanford Junior University Multi-terminal multi-junction photovoltaic cells
DE102011078582A1 (de) * 2011-07-04 2013-01-10 Robert Bosch Gmbh Verfahren zum Herstellen von strukturierten Sinterschichten und Halbleiterbauelement mit strukturierter Sinterschicht
US9490193B2 (en) * 2011-12-01 2016-11-08 Infineon Technologies Ag Electronic device with multi-layer contact
US9245868B2 (en) * 2012-06-27 2016-01-26 Infineon Technologies Ag Method for manufacturing a chip package
US9105714B2 (en) * 2012-12-11 2015-08-11 LuxVue Technology Corporation Stabilization structure including sacrificial release layer and staging bollards
US9006899B2 (en) 2012-12-14 2015-04-14 Infineon Technologies Ag Layer stack
US9583466B2 (en) * 2013-12-27 2017-02-28 Apple Inc. Etch removal of current distribution layer for LED current confinement
TWI693719B (zh) 2015-05-11 2020-05-11 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US9536756B1 (en) * 2015-06-29 2017-01-03 Stmicroelectronics, Inc. Semiconductor packages separated using a sacrificial material
CN106997900A (zh) * 2016-01-22 2017-08-01 中芯国际集成电路制造(上海)有限公司 半导体结构、其形成方法及测试方法
US10861796B2 (en) * 2016-05-10 2020-12-08 Texas Instruments Incorporated Floating die package
CN108109901A (zh) * 2016-11-25 2018-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制作方法
US20180286734A1 (en) * 2017-03-28 2018-10-04 X-Celeprint Limited Micro-device pockets for transfer printing
US9928947B1 (en) 2017-07-19 2018-03-27 National Cheng Kung University Method of fabricating highly conductive low-ohmic chip resistor having electrodes of base metal or base-metal alloy
US10679901B2 (en) * 2018-08-14 2020-06-09 International Business Machines Corporation Differing device characteristics on a single wafer by selective etch
US10790173B2 (en) * 2018-12-03 2020-09-29 X Display Company Technology Limited Printed components on substrate posts

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100055839A1 (en) 2008-08-28 2010-03-04 Infineon Technologies Ag Method of manufacturing a semiconductor device
DE102008055134A1 (de) 2008-12-23 2010-07-01 Robert Bosch Gmbh Elektrisches oder elektronisches Verbundbauteil sowie Verfahren zum Herstellen eines elektrischen oder elektronischen Verbundbauteils
EP3217424A1 (de) 2014-11-07 2017-09-13 Nippon Steel & Sumitomo Metal Corporation Elektrisch leitfähige anordnung für elektronische komponente, halbleiterbauelement mit der anordnung und verfahren zur herstellung einer elektrisch leitfähigen anordnung
US20190264072A1 (en) 2016-11-18 2019-08-29 Furukawa Electric Co., Ltd. Joining film, tape for wafer processing, method for producing joined body, and joined body

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