DE102018123837A1 - Halbleiterpackage und Halbleitermodul mit demselben - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 129
- 239000002184 metal Substances 0.000 claims abstract description 384
- 229910052751 metal Inorganic materials 0.000 claims abstract description 384
- 239000000758 substrate Substances 0.000 claims abstract description 127
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000007747 plating Methods 0.000 description 19
- 238000000034 method Methods 0.000 description 14
- 238000002161 passivation Methods 0.000 description 12
- 210000001654 germ layer Anatomy 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 239000010949 copper Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000011651 chromium Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
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- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/141—Disposition
- H01L2224/1412—Layout
- H01L2224/1413—Square or rectangular array
- H01L2224/14133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
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- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract
Ein Halbleiterpackage (1) weist ein Substrat (10) auf, welches eine obere Oberfläche (101a) hat, auf welcher ein Halbleiterchip (400) angebracht ist, und eine untere Oberfläche (103b) entgegengesetzt zu der oberen Oberfläche (101a), eine obere Metallstruktur (M1a-M1d), welche einen oberen Verbindungsbereich (1a) aufweist, mit welchem eine externe elektrische Vorrichtung verbunden ist, und einen Chipverbindungsbereich (1c), mit welchem der Halbleiterchip (400) verbunden ist, eine untere Metallstruktur (M3aM3c), welche einen unteren Verbindungsbereich (1b) aufweist, mit welchem eine andere externe elektrische Vorrichtung verbunden ist, und eine Zwischenmetallstruktur (M2aM2c), welche elektrisch die obere (M1a-M1d) und die untere Metallstruktur (M3a-M3d) verbindet. Die obere Metallstruktur (M1a-M1d) sieht wenigstens drei Gruppen von inneren Leitungen vor. Die untere Metallstruktur (M3a-M3c) sieht wenigstens drei Gruppen von äußeren Leitungen vor. Ein Modul, wie beispielsweise das einer Anzeigevorrichtung, kann das Halbleiterpackage (1) aufweisen.
Description
- PRIORITÄTS-STELLUNGNAHME
- Diese US-Non-Provisional-Anmeldung beansprucht unter 35 U.S.C. § 119 die Priorität der
koreanischen Patentanmeldung Nummer 10-2017-0172576 - HINTERGRUND
- Die erfinderischen Konzepte beziehen sich auf Halbleitervorrichtungen und genauer auf ein Halbleiterpackage und auf ein Halbleitermodul mit demselben.
- Ein Halbleiterpackage wird weit verbreitet in elektronischen Produkten hoher Leistungsfähigkeit wie beispielsweise Anzeigevorrichtungen verwendet. Die Leistungsfähigkeit des Halbleiterpackages ist ein Schlüsselfaktor in der Auflösung, welche durch die Anzeigevorrichtung angeboten wird. Demzufolge gibt es eine Notwendigkeit für Halbleiterpackages, welche ein Leistungsfähigkeitsniveau zeigen, welches durch Anzeigevorrichtungen hoher Auflösung erfordert wird.
- KURZFASSUNG
- Gemäß den erfinderischen Konzepten ist ein Halbleiterpackage vorgesehen, welches einen Halbleiterchip, ein Packagesubstrat, welches eine obere Oberfläche, auf welcher der Halbleiterchip angebracht ist, und eine untere Oberfläche entgegengesetzt der oberen Oberfläche hat, eine obere Metallstrukturschicht auf der oberen Oberfläche des Packagesubstrats, wobei die obere Metallstrukturschicht einen oberen Verbindungsbereich hat, welcher sich entlang einer Sektion der oberen Oberfläche des Packagesubstrats erstreckt und für eine elektrische Verbindung einer externen Vorrichtung mit dem Halbleiterpackage dediziert ist, und wobei die obere Metallstrukturschicht einen Chipverbindungsbereich hat, an welchem der Halbleiterchip elektrisch mit der oberen Metallstrukturschicht verbunden ist, eine untere Metallstrukturschicht auf der unteren Oberfläche des Packagesubstrats, wobei die untere Metallstrukturschicht einen unteren Verbindungsbereich hat, welcher sich entlang einer Sektion der unteren Oberfläche des Packagesubstrats erstreckt und für eine elektrische Verbindung einer anderen externen Vorrichtung mit dem Halbleiterpackage dediziert ist, und eine Zwischenmetallstrukturschicht in dem Packagesubstrat und elektrisch die obere Metallstrukturschicht und die untere Metallstrukturschicht verbindend aufweist. Die obere Metallstrukturschicht weist eine Mehrzahl von ersten Metallstrukturen auf, welche Leitungen aufweisen, welche sich in einer longitudinalen Richtung auf der oberen Oberfläche des Packagesubstrats erstrecken. Die ersten Metallstrukturen sind in eine Mehrzahl von Gruppen auf dem Chipverbindungsbereich angeordnet. In jeder der Gruppen der ersten Metallstrukturen sind die ersten Metallstrukturen relativ zueinander in einer Richtung beabstandet, welche die longitudinale Richtung schneidet, in welcher die Leitungen der oberen Metallstrukturschicht sich erstrecken, wohingegen die Gruppen der ersten Metallstrukturen voneinander in der longitudinalen Richtung versetzt sind, in welcher die Leitungen der oberen Metallstrukturschicht sich erstrecken. Die Zwischenmetallstrukturschicht weist eine Mehrzahl von zweiten Metallstrukturen auf. Die untere Metallstrukturschicht weist eine Mehrzahl von dritten Metallstrukturen auf, welche Leitungen aufweisen, welche sich longitudinal auf der unteren Oberfläche des Packagesubstrats erstrecken. Ferner sind in jeder der Gruppen der dritten Metallstrukturen die dritten Metallstrukturen relativ zueinander in einer Richtung beabstandet, welche die longitudinale Richtung schneidet, in welcher sich die Leitungen der unteren Metallstrukturschicht erstrecken, wohingegen die Gruppen der dritten Metallstrukturen voneinander in der longitudinalen Richtung versetzt sind, in welcher sich die Leitungen der unteren Metallstrukturschicht erstrecken.
- Gemäß den erfinderischen Konzepten ist ein Halbleiterpackage vorgesehen, welches einen Halbleiterchip aufweist, ein erstes Substrat, welches eine erste obere Oberfläche hat, auf welcher der Halbleiterchip angebracht ist, und eine erste untere Oberfläche entgegengesetzt zu der ersten oberen Oberfläche, ein zweites Substrat, welches eine zweite obere Oberfläche hat, welche der ersten unteren Oberfläche zugewandt ist und eine zweite untere Oberfläche entgegengesetzt zu der zweiten oberen Oberfläche, eine erste Metallstrukturschicht auf der ersten oberen Oberfläche, wobei die erste Metallstrukturschicht einen Chipverbindungsbereich aufweist, an welchem der Halbleiterchip elektrisch mit der ersten Metallstrukturschicht verbunden ist, und einen oberen Verbindungsbereich, welcher für eine elektrische Verbindung des Halbleiterpackages mit einer externen elektrischen Vorrichtung dediziert ist, wobei der obere Verbindungsbereich entlang einer Sektion der ersten oberen Oberfläche platziert ist, eine zweite Metallstrukturschicht auf der ersten unteren Oberfläche und elektrisch mit der ersten Metallstrukturschicht verbunden, und eine dritte Metallstrukturschicht auf der zweiten unteren Oberfläche und elektrisch mit der zweiten Metallstrukturschicht verbunden, wobei die dritte Metallstrukturschicht einen unteren Verbindungsbereich auf einer Sektion der zweiten unteren Oberfläche hat, wobei der untere Verbindungsbereich für eine elektrische Verbinden einer anderen externen elektrischen Vorrichtung mit dem Halbleiterpackage dediziert ist. Die erste Metallstrukturschicht weist eine Mehrzahl von ersten Metallstrukturen auf, welche Leitungen aufweisen, welche sich in einer longitudinalen Richtung auf der ersten oberen Oberfläche erstrecken. Die ersten Metallstrukturen sind in einer Mehrzahl von Gruppen auf dem Chipverbindungsbereich angeordnet. In jeder der Gruppen der ersten Metallstrukturen sind die ersten Metallstrukturen relativ zueinander in einer Richtung beabstandet, welche die longitudinale Richtung schneidet, in welcher die Leitungen der ersten Metallstrukturschicht sich erstrecken, wohingegen die Gruppen der ersten Metallstrukturen voneinander in der longitudinalen Richtung versetzt sind, in welcher sich die Leitungen der ersten Metallstrukturschicht erstrecken. Die zweite Metallstrukturschicht weist eine Mehrzahl von zweiten Metallstrukturen auf der ersten unteren Oberfläche auf. Die dritte Metallstrukturschicht weist eine Mehrzahl von dritten Metallstrukturen auf, welche Leitungen aufweisen, welche sich longitudinal auf der zweiten unteren Oberfläche erstrecken. Ferner sind in jeder der Gruppen der dritten Metallstrukturen die dritten Metallstrukturen relativ zueinander in einer Richtung beabstandet, welche die longitudinale Richtung schneidet, in welcher sich die Leitungen der dritten Metallstrukturen erstrecken, wohingegen die Gruppen der dritten Metallstrukturen in der longitudinalen Richtung voneinander versetzt sind, in welcher die Leitungen der dritten Metallstrukturschicht sich erstrecken.
- Gemäß erfinderischen Konzepten ist ein Halbleitermodul vorgesehen, welches ein Halbleiterpackage aufweist, und eine erste elektrische Vorrichtung und eine zweite elektrische Vorrichtung, welche elektrisch mit dem Halbleiterpackage verbunden sind. Das Halbleiterpackage kann ein Packagesubstrat aufweisen, welches eine obere Oberfläche aufweist, auf welcher ein Halbleiterchip angebracht ist, und eine untere Oberfläche entgegengesetzt zu der oberen Oberfläche; eine erste Metallstruktur, welche einen inneren Leitungsbondingbereich aufweist, welcher elektrisch mit dem Halbleiterchip verbunden ist, und einen ersten äußeren Leitungsbondingbereich, welcher elektrisch mit der ersten elektrischen Vorrichtung verbunden ist, wobei der innere Leitungsbondingbereich auf der oberen Oberfläche des Packagesubstrats ist, der erste äußere Leitungsbondingbereich teilweise auf der oberen Oberfläche des Packagesubstrats freiliegend ist; eine zweite Metallstruktur in dem Packagesubstrat und elektrisch mit der ersten Metallstruktur verbunden; und eine dritte Metallstruktur auf der unteren Oberfläche des Packagesubstrats und elektrisch verbunden mit der zweiten Metallstruktur, wobei die dritte Metallstruktur einen zweiten äußeren Leitungsbondingbereich aufweist, welcher teilweise auf der unteren Oberfläche des Packagesubstrats freiliegend ist und elektrisch mit der zweiten elektrischen Vorrichtung verbunden ist. Auf dem inneren Leitungsbondingbereich kann die erste Metallstruktur als eine Mehrzahl von inneren Leitungen dienen, welche in einer Mehrzahl von Zeilen angeordnet sind. Die dritte Metallstruktur kann als eine Mehrzahl von äußeren Leitungen dienen, welche auf dem zweiten äußeren Leitungsbondingbereich freiliegend sind und in einer Mehrzahl von Zeilen angeordnet sind.
- Figurenliste
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1A zeigt eine Querschnittsansicht von Beispielen eines Halbleiterpackages gemäß den erfinderischen Konzepten. -
1B ist eine Draufsicht auf eine SektionA eines der Beispiele der Halbleiterpackages, welche durch1A gezeigt werden. -
1C und1D sind perspektivische Ansichten von jeweiligen Teilen der SektionB eines Beispiels der Halbleiterpackages, welche durch1A gezeigt sind. -
1E ist eine Draufsicht auf SektionA eines anderen einen der Beispiele der Halbleiterpackages, welche durch1A gezeigt werden. -
1F ist eine Bodenansicht von SektionC eines der Beispiele der Halbleiterpackages, welche durch1A gezeigt werden. -
1G ist eine Draufsicht der SektionA eines anderen einen der Beispiele der Halbleiterpackages, welche durch1A gezeigt werden. -
1H ist eine perspektivische Ansicht der SektionB eines anderen der Beispiele der Halbleiterpackages, welche durch1A gezeigt werden. -
11 ist eine Querschnittsansicht eines anderen Beispiels eines Halbleiterpackage gemäß den erfinderischen Konzepten. -
2A bis2C veranschaulichen ein Beispiel eines Halbleitermoduls gemäß den erfinderischen Konzepten, in welchen2A eine Querschnittsansicht eines Halbleiterpackage des Moduls ist, welches mit einem Panel und einer flexiblen gedruckten beziehungsweise bedruckten Leiterplatte (FPCB) des Moduls gekoppelt ist,2B eine schematische Querschnittsansicht einer Form des Moduls ist, und2C eine schematische Querschnittsansicht einer anderen Form des Moduls ist. -
3A ,3B ,3C ,3D ,3E ,3F ,3G ,3H und3I sind Querschnittsansichten eines Halbleiterpackages während des Verlaufs seiner Herstellung und zeigen zusammen ein Beispiel eines Verfahrens zum Herstellen eines Halbleiterpackages gemäß den erfinderischen Konzepten. - DETAILLIERTE BESCHREIBUNG
- Beispiele von Halbleiterpackages und Halbleitermodulen, welche dieselben gemäß den erfinderischen Konzepten aufweisen, werden hierin nachstehend im Detail in Verbindung mit den beigefügten Zeichnungen beschrieben werden.
- Die
1A bis1K veranschaulichen Beispiele eines Halbleiterpackages gemäß den erfinderischen Konzepten. - Bezug nehmend auf
1A können Halbleiterpackages1 gemäß den erfinderischen Konzepten einen Halbleiterchip400 aufweisen, welcher auf einem Packagesubstrat10 angebracht ist. Der Halbleiterchip400 kann ein Logikchip, ein Speicherchip oder ein Kombinationslogik- und Speicherchip sein. Beispielsweise kann der Halbleiterchip400 eine Anzeige-Treiber-IC oder DDI aufweisen. Das Packagesubstrat10 kann eine flexible gedruckte beziehungsweise bedruckte Leiterplatte aufweisen. Das Packagesubstrat10 kann ein erstes Substrat101 aufweisen, welches eine obere Oberfläche101a hat, auf welcher der Halbleiterchip400 angebracht ist, und eine untere Oberfläche101b entgegengesetzt zu der oberen Oberfläche101a , und ein zweites Substrat103 , welches auf der unteren Oberfläche101b des ersten Substrats101 vorgesehen ist. Die untere Oberfläche101b des ersten Substrats101 kann eine obere Oberfläche103a des zweiten Substrats103 berühren beziehungsweise kontaktieren. Alternativ kann die untere Oberfläche101b des ersten Substrats101 durch einen Kleber auf der oberen Oberfläche103a des zweiten Substrats103 angebracht sein. - Das erste und das zweite Substrat
101 und103 können flexible Substrate aus einem ähnlichen flexiblen Material wie beispielsweise Polyimid (PI) sein. Alternativ können eines oder alle des ersten und zweiten Substrats101 und103 steife Substrate sein. Das erste und das zweite Substrat101 und103 können dieselben oder unterschiedliche physikalische Charakteristiken haben wie beispielsweise thermischen Ausdehnungskoeffizienten oder dielektrische Konstante. Beispielsweise können das erste und zweite Substrat101 und103 denselben oder einen ähnlichen thermischen Ausdehnungskoeffizienten und/oder dielektrische Konstante haben. Alternativ kann das zweite Substrat103 einen thermischen Ausdehnungskoeffizienten und/oder eine dielektrische Konstante geringer als diejenigen des ersten Substrats101 haben. In einigen Beispielen kann wenigstens ein zusätzliches Substrat ferner zwischen dem ersten und dem zweiten Substrat101 und103 enthalten sein. Das zusätzliche Substrat kann ein flexibles Substrat oder ein starres beziehungsweise steifes Substrat sein. Das erste und zweite Substrat101 und103 können dieselbe oder eine unterschiedliche Dicke (eine Abmessung in einer Z-Richtung) haben. Beispielsweise kann das zweite Substrat103 eine Dicke geringer als diejenige des ersten Substrats101 haben. - Das Packagesubstrat
10 kann eine erste MetallstrukturschichtM1 aufweisen, welche elektrisch mit dem Halbleiterchip400 verbunden ist, und das Halbleiterpackage1 mit einer externen elektrischen Vorrichtung (beispielsweise einer flexiblen bedruckten beziehungsweise gedruckten Leiterplatte (FPCB)) verbindet, eine dritte MetallstrukturschichtM3 , welche das Halbleiterpackage1 mit einer externen elektrischen Vorrichtung (beispielsweise einem Anzeige-Panel beziehungsweise Anzeigefeld) verbindet, und eine zweite MetallstrukturschichtM2 , welche die erste MetallstrukturschichtM1 und die dritte MetallstrukturschichtM3 elektrisch miteinander verbindet. Alternativ kann, wenn wenigstens ein zusätzliches Substrat ferner zwischen dem ersten und zweiten Substrat101 und103 enthalten ist, wenigstens eine zusätzliche Metallstrukturschicht vorgesehen sein. - Die erste Metallstrukturschicht
M1 kann einen Teil haben, welcher als ein oberer (externer) Verbindungsbereich1a dient, welcher an der Außenseite des Halbleiterpackages1 freiliegend ist und elektrisch mit einer externen elektrischen Vorrichtung (beispielsweise einer flexiblen bedruckten beziehungsweise gedruckten Leiterplatte) verbunden ist. Die dritte MetallstrukturschichtM3 kann einen Teil haben, welcher als ein unterer (externer) Verbindungsbereich1b dient, welcher an der Außenseite des Halbleiterpackages3 freiliegend ist und mit einer externen elektrischen Vorrichtung (beispielsweise einem Anzeigefeld) elektrisch verbunden ist. Die erste MetallstrukturschichtM1 kann einen anderen Teil haben, welcher als ein Chipverbindungsbereich1c dient, welcher elektrisch mit dem Halbleiterchip400 verbunden ist. Beispielsweise können der obere und untere Verbindungsbereich1a und1b äußere Leitungsbonding (OBB)-Bereiche sein, und der Chipverbindungsbereich1c kann ein innerer Leitungsbonding (ILB)-Bereich sein. - Der obere und der unteren Verbindungsbereich
1a und1b können nicht vertikal miteinander ausgerichtet sein (das heißt können außer Ausrichtung in der Z-Richtung sein). Beispielsweise kann der obere Verbindungsbereich1a auf einer rechtsseitigen oberen Oberfläche des Halbleiterpackages1 vorgesehen sein, wohingegen der untere Verbindungsbereich1b auf einer linksseitigen unteren Oberfläche des Halbleiterpackages1 vorgesehen sein kann. Alternativ können der obere und der untere Verbindungsbereich1a und1b vertikal miteinander ausgerichtet sein (das heißt ausgerichtet in der Z-Richtung). Der obere Verbindungsbereich1a und der Chipverbindungsbereich1c können horizontal voneinander entlang einer X-Richtung beabstandet sein. - Die erste bis dritte Metallstrukturschicht
M1 bisM3 können nacheinander folgend gestapelt sein, das heißt eine über einer anderen entlang der Z-Richtung angeordnet sein. Beispielsweise kann die erste MetallstrukturschichtM1 auf der oberen Oberfläche101a des ersten Substrats101 vorgesehen sein, die zweite MetallstrukturschichtM2 kann auf der unteren Oberfläche101b des ersten Substrats101 vorgesehen sein, und die dritte MetallstrukturschichtM3 kann auf einer unteren Oberfläche103b des zweiten Substrats103 vorgesehen sein. Die erste MetallstrukturschichtM1 kann vertikal (ausgerichtet in der Z-Richtung) mit der dritten MetallstrukturschichtM3 ausgerichtet sein, jedoch nicht mit der zweiten MetallstrukturschichtM2 . - Eine obere Passivierschicht
301 kann auf der oberen Oberfläche101a des ersten Substrats101 die erste MetallstrukturschichtM1 bedeckend vorgesehen sein. Eine untere Passivierschicht303 kann auf der unteren Oberfläche103b des zweiten Substrats103 die dritte MetallstrukturschichtM3 bedeckend vorgesehen sein. Die obere und die untere Passivierschicht301 und303 können ein isolierendes Material wie beispielsweise Lötstopplack aufweisen. Die obere Passivierschicht301 kann teilweise die erste MetallstrukturschichtM1 freilegen, um dadurch den oberen Verbindungsbereich1a und den Chipverbindungsbereich1c zu begrenzen. Die untere Passivierschicht303 kann teilweise die dritte MetallstrukturschichtM3 freilegen, um dadurch den unteren Verbindungsbereich1b zu begrenzen. - Bezugnehmend auf die
1A und1B können der Halbleiterchip400 und das Packagesubstrat10 elektrisch miteinander über eine Mehrzahl von Verbindungsanschlüssen401 ,402 ,403 und404 verbunden sein. Die Verbindungsanschlüsse401 bis404 können eine Mehrzahl von ersten Ausgangsanschlüssen401 aufweisen, welche in einer geraden Linie entlang einer Y-Richtung angeordnet sind, eine Mehrzahl von zweiten Ausgangsanschlüssen402 , welche beabstandet in der X-Richtung von den ersten Ausgangsanschlüssen401 beabstandet sind und in einer geraden Linie entlang der Y-Richtung angeordnet sind, eine Mehrzahl von dritten Ausgangsanschlüssen403 , welche in derX -Richtung von den zweiten Ausgangsanschlüssen402 beabstandet sind und in einer geraden Linie entlang derY -Richtung angeordnet sind, und eine Mehrzahl von Eingangsanschlüssen404 , welche in derX -Richtung von den dritten Ausgangsanschlüssen403 beabstandet sind und in einer geraden Linie entlang der Y-Richtung angeordnet sind. Alternativ kann eine Mehrzahl von zusätzlichen Ausgangsanschlüssen ferner zwischen den dritten Ausgangsanschlüssen403 und den Eingangsanschlüssen404 zwischenliegend angeordnet sein. DieX - undY -Richtung können einander schneiden, beispielsweise können sie rechtwinklig zueinander sein. DieZ -Richtung ist rechtwinklig zu derX - undY -Richtung. DieY -Richtung kann eine Zeilenrichtung sein, das heißt eine Richtung, in welcher gleiche Merkmale relativ zueinander beabstandet sind, um eine Zeile oder diskrete Gruppe dieser Merkmale zu bilden. DieX -Richtung kann parallel zu „Erstreckungs“-Richtungen der ersten bis dritten MetallstrukturM1 bisM3 sein, wie detaillierter untenstehend beschrieben werden wird. - Der Halbleiterchip
400 und das Packagesubstrat10 können dazwischen mit einer Unter-Füll-Schicht407 vorgesehen sein, welche die Verbindungsanschlüsse401 bis404 von der Außenseite schützt und/oder einen Kontakt zwischen den Verbindungsanschlüssen401 bis404 verhindert. Die Unter-Füll-Schicht407 kann den Halbleiterchip400 teilweise bedecken. Alternativ kann die Unter-Füll-Schicht407 den Halbleiterchip400 vollständig bedecken. - Die erste Metallstrukturschicht
M1 kann mit den Verbindungsanschlüssen401 bis404 auf dem Chipverbindungsbereich1c gekoppelt sein. Die erste MetallstrukturschichtM1 kann eine Mehrzahl von ersten äußeren MetallstrukturenM1a aufweisen, welche mit den ersten Ausgangsanschlüssen401 gekoppelt sind, eine Mehrzahl von ersten ZwischenmetallstrukturenM1b , welche mit den zweiten Ausgangsanschlüssen402 gekoppelt sind, eine Mehrzahl von ersten inneren MetallstrukturenM1c , welche mit den dritten Ausgangsanschlüssen403 gekoppelt sind, und eine Mehrzahl von EingangsmetallstrukturenM1d , welche mit den Eingangsanschlüssen404 gekoppelt sind. Demnach können die MetallstrukturenM1a ,M1b ,M1c undM1d elektrisch mit dem Halbleiterchip400 verbunden sein. Die EingangsmetallstrukturenM1d können nicht vollständig mit der oberen Passivierschicht301 bedeckt sein, sondern teilweise durch den oberen Verbindungsbereich1a freiliegend sein. Die Mehrzahl von EingangsmetallstrukturenM1d kann ein freiliegendes Ende haben, welches den oberen Verbindungsbereich1a bildet, der als ein Eingang für das Package dient. In dem Beispiel, welches in1B veranschaulicht ist, weist jede der MetallstrukturenM1a ,M1C undM1d eine Leitung auf, welche sich longitudinal in derX -Richtung erstreckt, wobei dieX -Richtung die „Erstreckungs“-Richtung der ersten MetallstrukturschichtM1 ist. Ebenso weist in dem Beispiel, welches in1B veranschaulicht ist, jede der MetallstrukturenM1a , MICM1d eine Metallkontaktstelle auf, welche als ein Verbindungspunkt für die Leitung dient. Demnach kann eine Metall-„Struktur“, wie hierin auf sie Bezug genommen wird, ein Element beschreiben, wie in den Figuren gezeigt ist, welches eine Leitung und/oder eine Kontaktstelle hat. - Die ersten äußeren Metallstrukturen
M1a können in einer geraden Linie entlang der X-Richtung angeordnet sein. Ähnlich können die ersten ZwischenmetallstrukturenM1b , die ersten inneren MetallstrukturenM1c und die EingangsmetallstrukturenM1d ebenso in einer geraden Linie entlang derY -Richtung angeordnet sein. - Die zweite Metallstrukturschicht
M2 kann elektrisch mit der ersten MetallstrukturschichtM1 verbunden sein. Die zweite MetallstrukturschichtM2 kann eine Mehrzahl von zweiten äußeren MetallstrukturenM2a aufweisen, welche elektrisch mit den ersten äußeren MetallstrukturenM1a über eine Mehrzahl von ersten äußeren MetalldurchgangskontaktierungenV1a verbunden sind, eine Mehrzahl von zweiten ZwischenmetallstrukturenM2b , welche elektrisch mit den ersten ZwischenmetallstrukturenM1b über eine Mehrzahl von ersten ZwischenmetalldurchgangskontaktierungenV1b verbunden sind, und wie in1C veranschaulicht ist, eine Mehrzahl von zweiten inneren MetallstrukturenM2c , welche elektrisch mit den ersten inneren MetallstrukturenM1c über eine Mehrzahl von ersten inneren MetalldurchkontaktierungenV1c verbunden sind. Die ersten äußeren Metalldurchgangskontaktierungen Via, die ersten ZwischenmetalldurchkontaktierungenV1b und die ersten inneren MetalldurchkontaktierungenV1c können sich durch das erste Substrat101 erstrecken. - Die erste äußere und innere Metallstruktur
M1a undM1c , welche zueinander in der X-Richtung benachbart sind, können in einer geraden Linie angeordnet sein, und die erste ZwischenmetallstrukturM1b kann in derY -Richtung relativ zu den ersten äußeren MetallstrukturenM1a versetzt sein, und ähnlich in derY -Richtung relativ zu den ersten inneren MetallstrukturenM1c , welche benachbart sind, entlang derY -Richtung versetzt sein. Insbesondere kann, wenn in derX -Richtung betrachtet, jede erste ZwischenmetallstrukturM1b zwischen benachbarten einen eines jeweiligen Paars der ersten äußeren MetallstrukturenM1a platziert sein. Ähnlich kann, wenn in derX -Richtung betrachtet, jede erste ZwischenmetallstrukturM1b zwischen benachbarten einen eines jeweiligen Paares der inneren MetallstrukturenM1c platziert sein. Ebenso können die ersten ZwischenmetalldurchkontaktierungenV1b in einer geraden Linie entlang derY -Richtung angeordnet sein, die ersten inneren MetalldurchkontaktierungenV1c können in einer geraden Linie entlang derY -Richtung angeordnet sein, und die ersten ZwischenmetalldurchkontaktierungenV1b können in derX -Richtung mit den ersten inneren MetalldurchkontaktierungenV1c versetzt sein. - Wenigstens eine der zweiten Zwischenmetallstrukturen
M2b kann verwendet werden, wenn der Halbleiterchip400 oder das Halbleiterpackage1 unter einem elektrischen Test ist, und andere der zweiten ZwischenmetallstrukturenM2b können verwendet werden, wenn der Halbleiterchip400 oder das Halbleiterpackage1 unter einem aktuellen elektrischen Betrieb ist. - Beispielsweise können unter Bezugnahme auf
1C jeweilige eine der zweiten ZwischenmetallstrukturenM2b sich entlang einer Richtung entgegengesetzt zu der X-Richtung von unter der ersten ZwischenmetalldurchkontaktierungenV1b in Richtung Positionen unterhalb der ersten äußeren MetallstrukturenM1a erstrecken. Diese zweiten ZwischenmetallstrukturenM2b , welche sich in der Richtung entgegengesetzt zu der X-Richtung erstrecken, können verwendet werden, wenn das Halbleiterpackage1 unter aktuellem elektrischen Betrieb ist. - Im Gegensatz dazu können unter Bezugnahme auf
1D andere (die verbleibenden) der zweiten ZwischenmetallstrukturenM2b sich entlang der X-Richtung von unter der ersten ZwischenmetalldurchkontaktierungenV1b in Richtung Positionen unter den ersten inneren MetallstrukturenM1c erstrecken. Die zweiten ZwischenmetallstrukturenM2b , welche sich in derX -Richtung erstrecken, können verwendet werden, wenn das Halbleiterpackage1 unter einem elektrischen Test ist. - Zur Erleichterung der Veranschaulichung zeigt
1A , dass die zweite ZwischenmetallstrukturM2b sich kontinuierlich in sowohl derX -Richtung als auch ihrer entgegengesetzten Richtung von einer Position unterhalb der ersten MetalldurchkontaktierungV1b erstreckt. Jede zweite ZwischenmetallstrukturM2b kann sich jedoch aktuell entweder in einer Richtung entgegengesetzt zu derX -Richtung, wie in1C veranschaulicht, oder in derX -Richtung, wie in1D veranschaulicht, erstrecken. - Die dritte Metallstrukturschicht
M3 kann elektrisch mit der zweiten MetallstrukturschichtM2 verbunden sein. Die dritte MetallstrukturschichtM3 kann eine Mehrzahl von dritten äußeren MetallstrukturenM3a aufweisen, welche elektrisch mit den zweiten äußeren MetallstrukturenM2a über eine Mehrzahl von zweiten äußeren MetalldurchkontaktierungenV2a verbunden ist, eine Mehrzahl von dritten ZwischenmetallstrukturenM3b , welche elektrisch mit den zweiten ZwischenmetallstrukturenM2b über eine Mehrzahl von zweiten ZwischenmetalldurchkontaktierungenV2b verbunden ist, und eine Mehrzahl von dritten inneren MetallstrukturenM3c , welche elektrisch mit den zweiten inneren MetallstrukturenM2c wie in1C veranschaulicht über eine Mehrzahl von zweiten inneren MetalldurchkontaktierungenV2c verbunden sind. Die zweiten äußeren MetalldurchkontaktierungenV2a , die zweiten ZwischenmetalldurchkontaktierungenV2b und die zweiten inneren MetalldurchkontaktierungenV2c können sich durch das zweite Substrat103 erstrecken. - Die ersten äußeren Metalldurchkontaktierungen
V1a können vertikal ausgerichtet (das heißt in der Z-Richtung ausgerichtet) sein mit den zweiten äußeren MetalldurchkontaktierungenV2a . Die ersten inneren MetalldurchkontaktierungenV1c können vertikal ausgerichtet sein (das heißt in derZ -Richtung ausgerichtet) mit den zweiten inneren MetalldurchkontaktierungenV2c . - Wenigstens eine der dritten inneren Metallstrukturen
M3c kann verwendet werden, wenn das Halbleiterpackage1 unter einem elektrischen Test ist, und andere der dritten inneren MetallstrukturenM3c können verwendet werden, wenn das Halbleiterpackage1 unter einem aktuellen elektrischen Betrieb ist. - Beispielsweise können, wie in
1C veranschaulicht ist, jeweilige eine der dritten inneren MetallstrukturenM3c sich entlang der Richtung entgegengesetzt zu der X-Richtung von unterhalb der zweiten inneren MetalldurchkontaktierungenV2c erstrecken. Die dritten inneren MetallstrukturenM3c , welche sich in der Richtung entgegengesetzt zu der X-Richtung erstrecken, können verwendet werden, wenn das Halbleiterpackage1 unter einem aktuellen elektrischen Betrieb ist. - Im Gegensatz dazu kann sich, Bezug nehmend auf
1D , der Rest der dritten inneren MetallstrukturenM3c entlang derX -Richtung von unter der zweiten inneren MetalldurchkontaktierungenV2c erstrecken. Die dritten inneren MetallstrukturenM3c , welche sich in der X-Richtung erstrecken, können verwendet werden, wenn das Halbleiterpackage1 unter einem elektrischen Test ist. - Zur Erleichterung der Veranschaulichung zeigt
1A , dass die dritte innere MetallstrukturM3c sich kontinuierlich in sowohl derX -Richtung als auch ihrer entgegengesetzten Richtung von einer Position unter der zweiten inneren MetalldurchkontaktierungenV2c erstreckt. Jede dritte innere MetallstrukturM3c kann sich jedoch aktuell entweder in der Richtung entgegengesetzt zu derX -Richtung, wie in1C veranschaulicht, oder in derX -Richtung wie in1D veranschaulicht erstrecken. - In einigen Beispielen können, wie in
1B veranschaulicht ist, die ersten äußeren MetallstrukturenM1a Redistributionsleitungen sein, welche Kontaktstellen haben, oder Enden, die mit den ersten Ausgangsanschlüssen401 gekoppelt sind. Die Kontaktstellen der ersten äußeren MetallstrukturenM1a können in einer geraden Linie entlang derY -Richtung angeordnet sein. Die ersten inneren MetallstrukturenM1c und die EingangsmetallstrukturenM1d können erneut verteilt werden, und können Kontaktstellen aufweisen, welche in einer geraden Linie entlang derY -Richtung angeordnet sind. Die ersten ZwischenmetallstrukturenM1b können eine nicht verteilte Kontaktstellenform haben, und die zweiten Ausgangsanschlüsse402 können mit den ersten ZwischenmetallstrukturenM1b gekoppelt sein. Die ersten ZwischenmetalldurchkontaktierungenV1b können direkt unter den ersten ZwischenmetallstrukturenM1b vorgesehen sein und vertikal mit den zweiten Ausgangsanschlüssen402 ausgerichtet sein (das heißt ausgerichtet in derZ -Richtung). Die zweiten inneren MetallstrukturenM2c können eine Kontaktstellenform haben, wie in1C oder1D veranschaulicht ist. - In anderen Beispielen sind, wie in
1E veranschaulicht ist, die Kontaktstellen der ersten äußeren MetallstrukturenM1a nicht in einer geraden Linie angeordnet. In diesem Fall können die ersten äußeren MetallstrukturenM1a einen minimalen Abstand haben, während die Anzahl von ersten äußeren MetallstrukturenM1a pro Einheitsfläche maximiert ist. Die ersten ZwischenmetallstrukturenM1b , die ersten inneren MetallstrukturenM1c und die EingangsmetallstrukturenM1d können ähnlich angeordnet sein, um ebenso solche räumlichen Vorteile hinsichtlich ihrer Dichte vorzusehen. - Bezug nehmend auf das Beispiel, welches in
1F veranschaulicht ist, können die dritten äußeren MetallstrukturenM3a und die dritten ZwischenmetallstrukturenM3b nicht mit der unteren Passivierschicht303 bedeckt sein, und können Kontaktstellen aufweisen, welche auf dem unteren Verbindungsbereich1b freiliegend sind. Die dritten äußeren MetallstrukturenM3a und die dritten ZwischenmetallstrukturenM3b , welche auf dem unteren Verbindungsbereich1b freiliegend sind, können als Ausgangsanschlüsse dienen und können elektrisch mit einer externen elektrischen Vorrichtung (beispielsweise einem Anzeigefeld) verbunden sein. Beispielsweise können die dritten äußeren MetallstrukturenM3a und die dritten ZwischenmetallstrukturenM3b , welche auf dem unteren Verbindungsbereich1b freiliegend sind, als äußere Leitungen agieren. - Die dritten inneren Metallstrukturen
M3c , welche sich entlang der Richtung entgegengesetzt zu derX -Richtung erstrecken, können, wie obenstehend unter Bezugnahme auf1C diskutiert ist, Kontaktstellen aufweisen, welche auf dem unteren Verbindungsbereich1b freiliegend sind. Die dritten inneren MetallstrukturenM3c , welche auf dem unteren Verbindungsbereich1b freiliegend sind, können als Ausgangsanschlüsse dienen, und können elektrisch mit einer externen elektrischen Vorrichtung (beispielsweise einem Anzeigefeld) verbunden sein. Beispielsweise können die dritten inneren MetallstrukturenM3c , welche auf dem unteren Verbindungsbereich1b freiliegend sind, als äußere Leitungen agieren. - Die dritten äußeren Metallstrukturen
M3a , die dritten ZwischenmetallstrukturenM3b und die dritten inneren MetallstrukturenM3c können entweder in einer geraden Linie entlang derY -Richtung oder als abgestuft beziehungsweise versetzt relativ zueinander, wenn entlang derY- Richtung betrachtet, wie in1E veranschaulicht ist, angeordnet sein. - Bezug nehmend auf das Beispiel, welches in
1G und1H gezeigt ist, können, wie die ersten ZwischenmetallstrukturenM1b , die ersten inneren MetallstrukturenM1c eine nicht verteilte Kontaktstellenform haben, und die dritten Ausgangsanschlüsse403 können mit den ersten inneren MetallstrukturenM1c gekoppelt sein. Die ersten inneren MetalldurchkontaktierungenV1c können direkt unter den ersten inneren MetallstrukturenM1c vorgesehen sein und vertikal in der Z-Richtung mit den dritten Ausgangsanschlüssen403 und den zweiten inneren MetalldurchkontaktierungenV2c ausgerichtet sein. - Gemäß den erfinderischen Konzepten können die Ausgangsanschlüsse
401 bis403 in wenigstens drei Reihen beziehungsweise Zeilen oder anderen reihenähnlichen beziehungsweise zeilenähnlichen Anordnungen (Gruppen) versetzt in derX -Richtung angeordnet sein. Zusätzlich können Kontaktstellen, welche mit den Ausgangsanschlüssen401 bis403 jeweils gekoppelt sind, demnach ebenso in wenigstens drei Reihen oder Gruppen versetzt in derX -Richtung angeordnet sein. Wie obenstehend erwähnt ist, kann das Packagesubstrat10 darauf mit der ersten bis dritten MetallstrukturschichtM1 bisM3 mit den Ausgangsanschlüssen401 bis403 gekoppelt so angeordnet vorgesehen sein. In jeder der ersten und dritten MetallstrukturschichtM1 undM3 können die Metallstrukturen in wenigstens drei Reihen oder Gruppen versetzt voneinander in derX -Richtung, das heißt in der Richtung, in welcher die Leitungen der Metallstrukturschicht sich erstrecken, angeordnet sein. Demzufolge kann das Halbleiterpackage1 ohne Fehlanordnung von und/oder einem elektrischen Kurzschluss zwischen den Leitungen, welche durch die erste bis dritte MetallstrukturschichtM1 bisM3 vorgesehen sind, hergestellt werden, insbesondere, wenn das Halbleiterpackage1 in einer Anzeige mit hoher Auflösung eingesetzt wird, welche eine relativ große Anzahl von Kanälen (beispielsweise 4000 Kanäle oder mehr) und einen kleinen Kanalabstand (beispielsweise 7 bis 9µm oder weniger) hat. -
11 veranschaulicht ein anderes Beispiel eines Halbleiterpackage gemäß den erfinderischen Konzepten. - Bezug nehmend auf
11 kann das Halbleiterpackage11 ähnlich zu dem Halbleiterpackage1 sein. Das Halbleiterpackage11 kann ferner eine elektrische Teststruktur auf einem Ende10a und einem entgegengesetzten Ende10b davon aufweisen. Beispielsweise kann wenigstens eine der dritten äußeren MetallstrukturenM3a verwendet werden, wenn das Halbleiterpackage11 unter einem elektrischen Test ist, und andere der dritten äußeren MetallstrukturenM3a können verwendet werden, wenn das Halbleiterpackage11 unter einem aktuellen elektrischen Betrieb ist. - Beispielsweise können jeweilige eine der dritten äußeren Metallstrukturen
M3a sich entlang der Richtung entgegengesetzt zu derX -Richtung von unter der zweiten äußeren MetalldurchkontaktierungenV2a erstrecken. Die dritten äußeren MetallstrukturenM3a , welche sich entlang der Richtung entgegengesetzt zu derX -Richtung erstrecken, können auf dem einen Ende10a des Halbleiterpackages11 freiliegend sein, und können als Ausgangsanschlüsse von Testsignalen dienen, welche von den ersten Ausgangsanschlüssen401 vorgesehen sind. - Im Gegensatz dazu kann sich der Rest der dritten äußeren Metallstrukturen
M3a entlang derX -Richtung von unter den zweiten äußeren MetalldurchkontaktierungenV2a erstrecken. Die dritten äußeren MetallstrukturenM3a , welche sich entlang der X-Richtung erstrecken, können auf dem unteren Verbindungsbereich1b freiliegend sein und verwendet werden, wenn das Halbleiterpackage11 unter einem aktuellen elektrischen Betrieb ist. - Jede der zweiten Zwischenmetallstrukturen
M2b , welche sich entlang derX -Richtung von unter den ersten ZwischenmetalldurchkontaktierungenV1b wie obenstehend unter Bezugnahme auf1D diskutiert, erstrecken, können elektrisch über eine TestdurchkontaktierungV2d , welches sich durch das zweite Substrat103 erstreckt, mit einer TestmetallstrukturM3d verbunden sein, welche auf der unteren Oberfläche103b des zweiten Substrats103 vorgesehen ist. Die TestmetallstrukturM3d kann ein Teil der dritten MetallstrukturschichtM3 sein und kann als ein Ausgangsanschluss eines Testsignals dienen, welches von dem zweiten Ausgangsanschluss402 vorgesehen ist. - Wenn das Halbleiterpackage
11 unter einem elektrischen Test ist, kann das Halbleiterpackage11 die dritten inneren MetallstrukturenM3c , welche sich entlang derX -Richtung von unter den zweiten inneren MetalldurchkontaktierungenV2c wie obenstehend unter Bezugnahme auf1D diskutiert erstrecken, verwenden. Jede der dritten inneren MetallstrukturenM3c , welche sich entlang derX -Richtung erstreckt, kann auf dem entgegengesetzten Ende10a des Halbleiterpackages11 freiliegend sein und kann als ein Ausgangsanschluss eines Testsignals dienen, welches von dem dritten Ausgangsanschluss403 vorgesehen ist. - Eine oder alle der Eingangsmetallstrukturen
M1d können elektrisch mit einer TestdurchkontaktierungV1d verbunden sein, welche sich durch das erste Substrat101 hindurch erstreckt, zu einer TestmetallkontaktstelleM2d , welche auf der unteren Oberfläche101b des ersten Substrats101 vorgesehen ist und ein Teil der zweiten MetallstrukturschichtM2 ist, und mit einer TestmetallstrukturM3e , welche auf der unteren Oberfläche103b des zweiten Substrats103 vorgesehen ist und ein Teil der dritten MetallstrukturschichtM3 ist. Die TestmetalldurchkontaktierungV1d kann vertikal mit der TestmetalldurchkontaktierungV2c ausgerichtet sein (das heißt in der Z-Richtung ausgerichtet). Wenn die EingangsmetallstrukturM1d ein Testsignal über die TestmetallstrukturM3e empfängt, kann das Halbleiterpackage11 unter einem elektrischen Test sein. Eine oder alle der EingangsmetallstrukturenM1d können verwendet werden, wenn der elektrische Test durchgeführt wird. - Die
2A bis2C sind Konzeptdiagramme, welche Halbleitermodule gemäß den erfinderischen Konzepten zeigen. - Bezug nehmend auf
2A kann das Halbleitermodul1000 das Halbleiterpackage und eine erste und zweite externe elektrische Vorrichtung510 und520 aufweisen, welche elektrisch mit dem Halbleiterpackage1 verbunden sind. Die erste externe elektrische Vorrichtung510 kann elektrisch mit den EingangsmetallstrukturenM1d verbunden sein, welche auf dem oberen Verbindungsbereich1a freiliegend sind, und die zweite externe elektrische Vorrichtung520 kann elektrisch mit den dritten äußeren MetallstrukturenM3a , den dritten ZwischenmetallstrukturenM3b und den dritten inneren MetallstrukturenM3c , welche auf dem unteren Verbindungsbereich1b freiliegend sind, verbunden sein. Die erste externe elektrische Vorrichtung510 kann eine flexible bedruckte beziehungsweise gedruckte Leiterplatte (FPCB) sein, und die zweite externe elektrische Vorrichtung520 kann ein Anzeigefeld (Panel) sein. Das Anzeigefeld kann ein Nicht-Touch- oder Touch-Anzeigefeld einer mobilen Vorrichtung sein, ein Nicht-Touch- oder Touch-Anzeigefeld eines Computers oder TV oder dergleichen. - Die gestrichelten Linien in
2A und zeigen direkte oder indirekte elektrische Verbindungen an. Das Halbleiterpackage1 kann elektrische Signale über den oberen Verbindungsbereich1a von der ersten externen elektrischen Vorrichtung510 empfangen, und die empfangenen elektrischen Signale können über den unteren Verbindungsbereich1b zu der zweiten externen elektrischen Vorrichtung520 ausgegeben werden. - Die erste und die zweite externe elektrische Vorrichtung
510 und520 können über das Halbleiterpackage1 hinüber in einem geraden Zustand wie in2B veranschaulicht oder in einem gebogenen Zustand wie in2C veranschaulicht, elektrisch verbunden sein. Das Halbleitermodul kann das Halbleiterpackage11 der11 anstelle des Halbleiterpackages1 aufweisen. - Die
3A bis31 veranschaulichen ein Verfahren zum Herstellen eines Halbleiterpackage gemäß den erfinderischen Konzepten. - Bezug nehmend auf
3A kann ein erstes Substrat101 vorgesehen sein, um eine erste Keimschicht201 auf jeder einer oberen Oberfläche101a und einer unteren Oberfläche101b davon zu haben, und um eine Mehrzahl von ersten Durchgangslöchern105a bis105d zu haben, welche sich dort hindurch erstrecken. Das erste Substrat101 kann ein flexibles oder ein starres Substrat sein. Beispielsweise kann das erste Substrat101 ein flexibles Substrat aus Polyimid (PI) sein. Die erste Keimschicht201 kann Nickel (Ni), Chrom (Cr), Kupfer (Cu) oder eine Kombination davon aufweisen. Nachdem die erste Keimschicht201 auf jeder der oberen Oberfläche101a und der unteren Oberfläche101b des ersten Substrats101 gebildet ist, kann ein Laser verwendet werden, um durch die ersten Keimschichten201 und das Substrat101 zu bohren, um die ersten Durchgangslöcher105a bis105d zu bilden. Wenn in einer Draufsicht betrachtet, kann eines 105c der ersten Durchgangslöcher105a bis105d in positionaler Fehlausrichtung mit anderen Durchgangslöchern105a ,105b und105d sein, welche auf der gleichen Linie angeordnet sind. Nachdem die ersten Durchgangslöcher105a bis105d gebildet sind, kann das erste Substrat101 einem Plattierungsprozess unterworfen werden, um leitfähige Durchkontaktierungen in den ersten Durchgangslöchern105a bis105d zu bilden. - Beispielsweise kann unter Bezugnahme auf
3B eine erste fotoempfindliche beziehungsweise lichtempfindliche Schicht21 gebildet werden und eine erste Plattierungsschicht203 kann gebildet werden. Die erste lichtempfindliche Schicht21 kann auf der oberen und unteren Oberfläche101a und101b des ersten Substrats101 durch ein nacheinander folgendes Durchführen eines Trockenfilmfotolack-Laminierprozesses, eines Belichtungsprozesses und eines Entwicklungsprozesses gebildet werden. Die erste Plattierungsschicht203 kann gebildet werden durch ein Plattieren der resultierenden Struktur mit Kupfer. Die erste Plattierungsschicht203 kann auf der oberen und unteren Oberfläche101a und101b des ersten Substrats101 und innerhalb der ersten Durchgangslöcher105a bis105d gebildet werden. - Bezug nehmend auf
3C kann die erste lichtempfindliche Schicht21 entfernt werden und ein Entfernungsprozess kann auf der ersten Keimschicht201 , welche durch die Entfernung der ersten lichtempfindlichen Schicht21 freiliegend ist, durchgeführt werden. Die Entfernung der ersten Keimschicht201 kann teilweise die obere und untere Oberfläche101a und101b des ersten Substrats101 freilegen. Die erste Plattierungsschicht203 auf der unteren Oberfläche101b des ersten Substrats101 kann mit der ersten Plattierungsschicht203 verbunden sein, welche das Durchgangsloch105b inmitten der ersten Durchgangslöcher105a bis105d füllt, jedoch nicht mit der ersten Plattierungsschicht203 , welche andere Durchgangslöcher105a ,105c und105d füllt. - Bezug nehmend auf
3D kann ein zweites Substrat103 auf der unteren Oberfläche101b des ersten Substrats101 vorgesehen sein und ein Laserbohrprozess kann durchgeführt werden, um zweite Durchgangslöcher107a bis107e in dem zweiten Substrat103 zu bilden. Das zweite Substrat103 kann ein flexibles oder starres Substrat sein. Beispielsweise kann das zweite Substrat103 ein flexibles Substrat aus Polyimid (PI) sein. Bevor der Laserbohrprozess durchgeführt wird, kann eine zweite Keimschicht205 auf einer unteren Oberfläche103b des zweiten Substrats103 gebildet werden. Die zweite Keimschicht205 kann Nickel (Ni), Chrom (Cr), Kupfer (Cu) oder eine Kombination davon aufweisen. Eine obere Oberfläche103a des zweiten Substrats103 kann entweder die untere Oberfläche101b des ersten Substrats101 berühren oder ein Klebstoff kann zwischen der oberen Oberfläche103a des zweiten Substrats103 und der unteren Oberfläche101b des ersten Substrats101 vorgesehen sein. Nachdem die zweiten Durchgangslöcher107a bis107e gebildet sind, kann das zweite Substrat103 einem Plattierungsprozess unterzogen werden, um Durchgangskontaktierungen in den zweiten Durchgangslöchern107a bis107e zu bilden, um leitfähig zu werden. - Beispielsweise kann unter Bezugnahme auf
3E eine zweite lichtempfindliche Schicht23 gebildet werden und eine zweite Plattierungsschicht207 kann gebildet werden. Die zweite lichtempfindliche Schicht23 kann auf der oberen Oberfläche101a des ersten Substrats101 und der unteren Oberfläche103b des zweiten Substrats103 durch ein nacheinander folgendes Durchführen eines Trockenfilmfotolack-Laminierprozesses, eines Belichtungsprozesses und eines Entwicklungsprozesses gebildet werden. Die zweite lichtempfindliche Schicht23 auf der oberen Oberfläche101a des ersten Substrats101 kann die erste Plattierungsschicht203 auf der oberen Oberfläche101a des ersten Substrats101 bedecken. Die zweite Plattierungsschicht207 kann auf der unteren Oberfläche103b des zweiten Substrats103 und innerhalb der zweiten Durchgangslöcher107a bis107e gebildet werden. - Bezug nehmend auf
3F kann die zweite lichtempfindliche Schicht23 entfernt werden und ein Entfernungsprozess kann auf der zweiten Keimschicht205 , welche durch die Entfernung der zweiten lichtempfindlichen Schicht23 freiliegend ist, durchgeführt werden. Die Entfernung der zweiten Keimschicht205 kann die untere Oberfläche103b des zweiten Substrats103 teilweise freilegen. Die erste Keimschicht201 und die erste Plattierungsschicht203 können eine Metallschicht202 bilden, welche eine erste MetallstrukturschichtM1 auf der oberen Oberfläche101a des ersten Substrats101 aufweist und eine zweite MetallstrukturschichtM2 auf der unteren Oberfläche101b des ersten Substrats101 aufweist. Die zweite Keimschicht205 und die zweite Plattierungsschicht207 können eine Metallschicht206 bilden, welche eine dritte MetallstrukturschichtM3 auf der unteren Oberfläche103b des zweiten Substrats103 aufweist. Die erste bis dritte MetallstrukturM1 bisM3 können der ersten bis dritten MetallstrukturM1 bisM3 des Halbleiterpackages11 , welches obenstehend unter Bezugnahme auf11 diskutiert ist, entsprechen. - Die Metallschicht
202 kann ferner erste MetalldurchkontaktierungenV1a bisV1d aufweisen, welche sich durch das erste Substrat101 erstrecken. Die Metallschicht206 kann ferner zweite MetalldurchkontaktierungenV2a bisV2c aufweisen, welche sich durch das zweite Substrat103 hindurch erstrecken. Die ersten MetalldurchkontaktierungenV1a bisV1d können den MetalldurchkontaktierungenV1a bisV1d des Halbleiterpackages11 entsprechen. Die zweiten MetalldurchkontaktierungenV2a bisV2c können den MetalldurchkontaktierungenV2a bisV2e des Halbleiterpackages11 entsprechen. - Bezug nehmend auf
3G kann ein Lötstopplackdruckprozess durchgeführt werden, um Passivierschichten301 und303 zu bilden, wobei der Prozess im Wesentlichen die Herstellung eines Packagesubstrats10 vollenden kann. Die Passivierschichten301 und303 können eine obere Passivierschicht301 , welche auf der oberen Oberfläche101a des ersten Substrats101 vorgesehen ist und teilweise die erste MetallstrukturschichtM1 bedeckt, und eine untere Passivierschicht303 , welche auf der unteren Oberfläche103b des zweiten Substrats103 vorgesehen ist und teilweise die dritte MetallstrukturschichtM3 bedeckt, aufweisen. Die erste MetallstrukturschichtM1 kann einen Abschnitt haben, welcher nicht mit der oberen Passivierschicht301 bedeckt ist, und eine Plattierungsschicht, beispielsweise eine dünne Plattierungsschicht209 kann ferner auf dem nicht bedeckten Abschnitt der ersten MetallstrukturschichtM1 gebildet werden. Die dritte MetallstrukturschichtM3 kann einen Abschnitt haben, welche nicht mit der unteren Passivierschicht303 bedeckt ist, und eine Plattierungsschicht, beispielsweise eine dünne Plattierungsschicht209 kann ferner auf dem nicht bedeckten Abschnitt der dritten MetallstrukturschichtM3 gebildet werden. Zur Klarheit ist die dünne Plattierungsschicht209 in den3H und31 , welche untenstehend beschrieben sind, nicht veranschaulicht. - Bezug nehmend auf
3H kann ein Halbleiterchip400 auf dem Packagesubstrat10 angebracht werden, welcher Schritt im Wesentlichen die Herstellung eines Halbleiterpackage11 vollenden kann. Das Halbleiterpackage11 kann dem Halbleiterpackage11 entsprechen, welches obenstehend unter Bezugnahme auf1I beschrieben ist. Beispielsweise kann der Halbleiterchip400 einen Anzeigetreiber-IC oder DDI aufweisen. Der Halbleiterchip400 und die erste MetallstrukturschichtM1 können elektrisch über eine Mehrzahl von Verbindungsanschlüssen401 ,402 ,403 und404 verbunden sein. Ein erster bis dritter Verbindungsanschluss401 ,402 und403 inmitten der Verbindungsanschlüsse401 bis404 können als Ausgangsanschlüsse dienen, und vierte Verbindungsanschlüsse404 können als Eingangsanschlüsse dienen. Eine Unter-Füll-Schicht407 kann zwischen dem Packagesubstrat10 und dem Halbleiterchip400 gebildet werden, die Verbindungsanschlüsse401 bis404 von außerhalb schützend und einen Kontakt zwischen den Verbindungsanschlüssen401 bis404 verhindernd. Das Halbleiterpackage11 kann an einem Ende10A und einem entgegengesetzten Ende10b davon eine elektrische Teststruktur ähnlich zu derjenigen, welche obenstehend unter Bezugnahme1I diskutiert ist, aufweisen. - Bezug nehmend auf
31 können das eine Ende10a und das entgegengesetzte Ende10b des Halbleiterpackages11 abgeschnitten werden, um ein Halbleiterpackage1 herzustellen, welches einen oberen Verbindungsbereich1a und einen unteren Verbindungsbereich1b aufweist. Das Halbleiterpackage1 kann dem Halbleiterpackage1 der1A entsprechen. Die erste MetallstrukturschichtM1 kann einen Teil haben, welcher auf der oberen Oberfläche101a des ersten Substrats101 freiliegend ist, und der freiliegende Teil der ersten MetallstrukturschichtM1 kann den oberen Verbindungsbereich1a bilden, welcher in der Lage ist, als ein Eingangsanschluss zu dienen. Die dritte MetallstrukturschichtM3 kann einen Teil haben, welcher auf der unteren Oberfläche103b des zweiten Substrats103 freiliegend ist, und der freiliegende Teil der dritten MetallstrukturschichtM3 kann den unteren Verbindungsbereich1b bilden, welcher in der Lage ist, als ein Ausgangsanschluss zu dienen. Die erste MetallstrukturschichtM1 kann einen anderen Teil unter dem Halbleiterchip400 haben, und der andere Teil der ersten MetallstrukturschichtM1 kann einen Chipverbindungsbereich1c bilden, welcher elektrisch mit dem Halbleiterchip400 verbunden ist. - Gemäß erfinderischen Konzepten kann ein Packagesubstrat mit einer Mehrzahl von gestapelten ersten bis dritten Metallstrukturen vorgesehen sein derart, dass eine Mehrzahl von Kontaktstellen, welche einen minimalen Abstand haben, für eine elektrische Verbindung verwendet werden kann. Ein Halbleiterpackage kann durch ein elektronisches Produkt wie beispielsweise ein Anzeigefeld einer hohen Auflösung oder ein Mehrkanalanzeigefeld, ohne eine Kontaktstellen-Fehlanordnung und/oder einen elektrischen Kurzschluss eingesetzt werden.
- Letztendlich sollten die erfinderischen Konzepte nicht als auf die Beispiele, welche im Detail hierin beschrieben sind, beschränkt betrachtet werden. Vielmehr sind verschiedene andere Beispiele und Kombinationen, Modifikationen und Variationen der Beispiele, welche hierin beschrieben sind, innerhalb des wahren Gedankens und Umfangs der erfinderischen Konzepte, wie sie durch die beigefügten Ansprüche definiert werden.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
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- KR 1020170172576 [0001]
Claims (20)
- Halbleiterpackage (1,11), das Folgendes aufweist: einen Halbleiterchip (400); ein Packagesubstrat (10), welches eine obere Oberfläche hat, auf welcher der Halbleiterchip (400) angebracht ist, und eine untere Oberfläche entgegengesetzt zu der oberen Oberfläche; eine obere Metallstrukturschicht (M1) auf der oberen Oberfläche des Packagesubstrats (10), wobei die obere Metallstrukturschicht (M1) einen oberen Verbindungsbereich (1a) hat, welcher sich entlang einer Sektion der oberen Oberfläche des Packagessubstrats (10) erstreckt und bestimmt ist zum elektrischen Verbinden einer externen elektrischen Vorrichtung mit dem Halbleiterpackage (1, 11), und wobei die obere Metallstrukturschicht (M1) einen Chipverbindungsbereich (1c) hat, an welchem der Halbleiterchip (400) elektrisch mit der oberen Metallstrukturschicht (M1) verbunden ist; eine untere Metallstrukturschicht (M3) auf der unteren Oberfläche des Packagesubstrats (10), wobei die untere Metallstrukturschicht (M3) einen unteren Verbindungsbereich (1b) hat, welcher sich entlang einer Sektion der unteren Oberfläche des Packagesubstrats (10) erstreckt und bestimmt ist zum elektrischen Verbinden einer anderen externen elektrischen Vorrichtung mit dem Halbleiterpackage (1,11); und eine Zwischenmetallstrukturschicht (M2) in dem Packagesubstrat (10) und elektrisch die obere Metallstrukturschicht (M1) und die untere Metallstrukturschicht (M3) verbindend, wobei die obere Metallstrukturschicht (M1) eine Mehrzahl von ersten Metallstrukturen (M1a-M1d) aufweist, welche Leitungen aufweisen, welche sich in einer longitudinalen Richtung (X) auf der oberen Oberfläche des Packagesubstrats (10) erstrecken, wobei die ersten Metallstrukturen (M1a-M1d) in einer Mehrzahl von Gruppen auf den Chipverbindungsbereichen angeordnet sind, wobei in jeder der Gruppen der ersten Metallstrukturen (M1a-M1d) die ersten Metallstrukturen (M1a-M1d) relativ zueinander in einer Richtung (Y) beabstandet sind, welche die longitudinale Richtung (X) schneidet, in welcher sich die Leitungen der oberen Metallstrukturschicht (M1) erstrecken, wohingegen die Gruppen der ersten Metallstrukturen (M1a-M1d) voneinander in der longitudinalen Richtung (X) versetzt sind, in welcher sich die Leitungen der oberen Metallstrukturschicht (M1) erstrecken, wobei die Zwischenmetallstrukturschicht (M2) eine Mehrzahl von zweiten Metallstrukturen (M2a-M2c) aufweist; wobei die untere Metallstrukturschicht (M3) eine Mehrzahl von dritten Metallstrukturen (M3a-M3c) aufweist, welche Leitungen aufweisen, welche sich longitudinal auf der unteren Oberfläche des Packagesubstrats (10) erstrecken, und wobei in jeder der Gruppen der dritten Metallstrukturen (M3a-M3c) die dritten Metallstrukturen (M3a-M3c) relativ zueinander beabstandet sind in einer Richtung (Y), welche die longitudinale Richtung (X) schneidet, in welcher die Leitungen der unteren Metallstrukturschicht (M3) sich erstrecken, wohingegen die Gruppe der dritten Metallstrukturen (M3a-M3c) voneinander in der longitudinalen Richtung (X) versetzt sind, in welcher sich die Leitungen der unteren Metallstrukturschicht (M3) erstrecken.
- Package (1,11) nach
Anspruch 1 , wobei das Packagesubstrat (10) Folgendes aufweist: ein erstes flexibles Substrat (101), welches eine obere Oberfläche (101a) aufweist, auf welcher die obere Metallstrukturschicht (M1) vorgesehen ist, und eine untere Oberfläche (101b), auf welcher die Zwischenmetallstrukturschicht (M2) vorgesehen ist; und ein zweites flexibles Substrat (103), welches eine obere Oberfläche (103a) aufweist, welche der unteren Oberfläche (101b) des ersten flexiblen Substrats (101) zugewandt ist, und eine untere Oberfläche (103b), auf welcher die untere Metallstrukturschicht (M3) vorgesehen ist. - Package (1,11) nach
Anspruch 1 , ferner aufweisend eine Mehrzahl von Verbindungsanschlüssen (401 - 404), welche zwischen dem Halbleiterchip (400) und dem Packagesubstrat (10) zwischenliegend angeordnet sind; wobei die Verbindungsanschlüsse (401 - 404) Folgendes aufweisen: eine Mehrzahl von ersten Ausgangsanschlüssen (401), welche in einer ersten Richtung angeordnet sind; eine Mehrzahl von zweiten Ausgangsanschlüssen (402), welche in der ersten Richtung angeordnet sind, wobei die Mehrzahl von zweiten Ausgangsanschlüssen (402) in einer zweiten Richtung relativ zu der Mehrzahl von ersten Ausgangsanschlüssen versetzt ist, wobei die zweite Richtung die erste Richtung schneidet; eine Mehrzahl von dritten Ausgangsanschlüssen (403), welche in der ersten Richtung angeordnet sind, wobei die Mehrzahl von dritten Ausgangsanschlüssen (403) in der zweiten Richtung relativ zu der Mehrzahl von zweiten Ausgangsanschlüssen (402) versetzt ist; und eine Mehrzahl von Eingangsanschlüssen (404), welche in der ersten Richtung angeordnet sind, wobei die Mehrzahl von Eingangsanschlüssen (404) in der zweiten Richtung relativ zu der Mehrzahl von dritten Ausgangsanschlüssen (403) versetzt ist. - Package (1,11) nach
Anspruch 3 , wobei die ersten Metallstrukturen (M1a-M1d) der oberen Metallstrukturschicht (M1) Folgendes aufweisen: eine Mehrzahl von ersten äußeren Metallstrukturen (M1a), welche elektrisch mit den ersten Ausgangsanschlüssen (401) verbunden sind und eine erste der Gruppen der ersten Metallstrukturen (M1a-M1d) bilden; eine Mehrzahl von ersten Zwischenmetallstrukturen (M1b), welche elektrisch mit den zweiten Ausgangsanschlüssen (402) verbunden sind und eine zweite der Gruppen der ersten Metallstrukturen (M1a-M1d) bilden. eine Mehrzahl von ersten inneren Metallstrukturen (M1c), welche elektrisch mit den dritten Ausgangsanschlüssen (403) verbunden sind und eine dritte der Gruppen der dritten Metallstrukturen bilden; und eine Mehrzahl von Eingangsmetallstrukturen (M1d), welche elektrisch mit den Eingangsanschlüssen (404) verbunden sind und eine vierte der Gruppen der dritten Metallstrukturen bilden. - Package (1,11) nach
Anspruch 4 , wobei die Eingangsmetallstrukturen (M1d) äußere Leitungen aufweisen, welche den oberen Verbindungsbereich bilden. - Package (1,11) nach
Anspruch 4 , wobei die ersten äußeren Metallstrukturen (M1a) Leitungen aufweisen, welche sich longitudinal von unter den ersten Ausgangsanschlüssen (401) in einer Richtung weg von dem oberen Verbindungsbereich erstrecken, wobei die ersten Zwischenmetallstrukturen (M1b) Metallkontaktstellen aufweisen, welche direkt unter den zweiten Ausgangsanschlüssen (402) jeweils angeordnet sind, und wobei die ersten inneren Metallstrukturen (M1c) Leitungen aufweisen, welche sich longitudinal in einer Richtung von unter den dritten Ausgangsanschlüssen (403) in Richtung des oberen Verbindungsbereichs erstrecken, und/oder die ersten inneren Metallstrukturen (M1c) Metallkontaktstellen aufweisen, welche direkt unter den dritten Ausgangsanschlüssen (403) angeordnet sind. - Package (1,11) nach
Anspruch 3 , wobei die Mehrzahl von zweiten Metallstrukturen der (M2a-M2c) Zwischenmetallstrukturschicht (M2) Folgendes aufweist: eine Mehrzahl von zweiten äußeren Metallstrukturen (M2a), welche elektrisch mit den ersten Ausgangsanschlüssen (401) verbunden sind; eine Mehrzahl von zweiten Zwischenmetallstrukturen (M2b), welche elektrisch mit den zweiten Ausgangsanschlüssen (402) verbunden sind; und eine Mehrzahl von zweiten inneren Metallstrukturen (M2c), welche elektrisch mit den dritten Ausgangsanschlüssen (403) verbunden sind, wobei die zweiten Zwischenmetallstrukturen (M2b) sich von unter den zweiten Ausgangsanschlüssen (402) zu Orten in Richtung eines Bereichs erstrecken, welcher vertikal mit dem unteren Verbindungsbereich ausgerichtet ist. - Package (1,11) nach
Anspruch 3 , wobei die Mehrzahl von dritten Metallstrukturen (M3a-M3c) der unteren Metallstrukturschicht (M3) Folgendes aufweist: eine Mehrzahl von dritten äußeren Metallstrukturen (M3a), welche elektrisch mit den ersten Ausgangsanschlüssen (401) verbunden sind und eine erste der Gruppen der dritten Metallstrukturen (M3a-M3c) bilden; eine Mehrzahl von dritten Zwischenmetallstrukturen (M3b), welche elektrisch mit den zweiten Ausgangsanschlüssen (402) verbunden sind und eine zweite der Gruppen der dritten Metallstrukturen (M3a-M3c) bilden; und eine Mehrzahl von dritten inneren Metallstrukturen (M3c), welche elektrisch mit den dritten Ausgangsanschlüssen (403) verbunden sind und eine dritte der Gruppen der dritten Metallstrukturen (M3a-M3c) bilden, wobei die dritten inneren Metallstrukturen (M3c) sich von unter den dritten Ausgangsanschlüssen (403) erstrecken und den unteren Verbindungsbereich der unteren Metallstrukturschicht (M3) bilden. - Package (1,11) nach
Anspruch 8 , wobei die dritten äußeren Metallstrukturen (M3a) Metallkontaktstellen aufweisen, welche den unteren Verbindungsbereich bilden, wobei die dritten Zwischenmetallstrukturen (M3b) Metallkontaktstellen aufweisen, welche den unteren Verbindungsbereich bilden, und wobei die dritten inneren Metallstrukturen (M3c) Metallkontaktstellen aufweisen, welche den unteren Verbindungsbereich bilden, wobei die Metallkontaktstellen der dritten äußeren Metallstrukturen (M3a) in einer Reihe voneinander beabstandet angeordnet sind, wobei die Metallkontaktstellen der dritten Zwischenmetallstrukturen (M3b) in einer Reihe voneinander beabstandet angeordnet sind, und wobei die Metallkontaktstellen der dritten inneren Metallstrukturen (M3c) in einer Reihe voneinander beabstandet angeordnet sind, und in jeder der Reihen der Metallkontaktstellen die Metallkontaktstellen der Reihe voneinander in einer Richtung beabstandet sind, welche die longitudinale Richtung schneidet, in welcher die Leitungen der unteren Metallstrukturschicht (M3) sich erstrecken, wohingegen die Zeilen der Metallkontaktstellen voneinander in der longitudinalen Richtung beabstandet sind, in welcher sich die Leitungen der unteren Metallstrukturschicht (M3) erstrecken. - Package (1,11) nach
Anspruch 8 , wobei die dritten äußeren Metallstrukturen (M3a) eine Mehrzahl von Metallkontaktstellen aufweisen, welche elektrisch mit den ersten Ausgangsanschlüssen (401) verbunden sind und den unteren Verbindungsbereich der unteren Metallstrukturschicht (M3) bilden, wobei die dritten Zwischenmetallstrukturen (M3b) eine Mehrzahl von Metallkontaktstellen aufweisen, welche elektrisch mit den zweiten Ausgangsanschlüssen (402) verbunden sind und den unteren Verbindungsbereich der unteren Metallstrukturschicht (M3) bilden, und die dritten inneren Metallstrukturen (M3c) eine Mehrzahl von Metallkontaktstellen aufweisen, welche elektrisch mit den dritten Ausgangsanschlüssen (403) verbunden sind und den unteren Verbindungsbereich der unteren Metallstrukturschicht (M3) bilden. - Package (1,11) nach
Anspruch 1 , ferner aufweisend: eine obere Metalldurchkontaktierung (V1a-V1d), welche sich vertikal erstreckt und elektrisch die obere Metallstrukturschicht (M1) und die Zwischenmetallstrukturschicht (M2) verbindet; und eine untere Metalldurchkontaktierung (V2a-V2d), sich welche sich vertikal erstreckt zwischen der Zwischenmetallstrukturschicht (M2) und der unteren Metallstrukturschicht (M3) und diese elektrisch verbindet. - Package (1,11) nach
Anspruch 1 , ferner aufweisend eine Mehrzahl von zusätzlichen elektrischen Strukturen an entgegengesetzten Enden des Packagesubstrats (10). - Package (1,11) nach
Anspruch 12 , wobei die obere Metallstrukturschicht (M1), die untere Metallstrukturschicht (M3) und die Zwischenmetallstrukturschicht (M2) sich kollektiv in Richtung der entgegengesetzten Enden des Packagesubstrats (10) erstrecken, und wobei jede der zusätzlichen elektrischen Strukturen integral mit einer der oberen Metallstrukturschicht (M1), der unteren Metallstrukturschicht (M3) und der Zwischenmetallstrukturschicht (M2) ist. - Halbleiterpackage (1,11), das Folgendes aufweist: einen Halbleiterchip (400); ein erstes Substrat (101), welches eine erste obere Oberfläche (101a) hat, auf welcher der Halbleiterchip (400) angebracht ist, und eine erste untere Oberfläche (101b), entgegengesetzt zu der ersten oberen Oberfläche (101a); ein zweites Substrat (103), welches eine zweite obere Oberfläche (103a) hat, welche der ersten unteren Oberfläche (101b) zugewandt ist und eine zweite untere Oberfläche (103b) entgegengesetzt zu der zweiten oberen Oberfläche (103a); eine erste Metallstrukturschicht (M1) auf der ersten oberen Oberfläche (101a), wobei die erste Metallstrukturschicht (M1) einen Chipverbindungsbereich (1c) aufweist, an welchem der Halbleiterchip (400) elektrisch mit der ersten Metallstrukturschicht (M1) verbunden ist, und einen oberen Verbindungsbereich (1a), welcher bestimmt ist für ein elektrisches Verbinden des Halbleiterpackages (1,11) mit einer externen elektrischen Vorrichtung, wobei der obere Verbindungsbereich (1a) entlang einer Sektion der ersten oberen Oberfläche (101a) angeordnet ist; eine zweite Metallstrukturschicht (M2) auf der ersten unteren Oberfläche (101b) und elektrisch mit der ersten Metallstrukturschicht (M1) verbunden; und eine dritte Metallstrukturschicht (M3) auf der zweiten unteren Oberfläche (103b) und elektrisch mit der zweiten Metallstrukturschicht (M2) verbunden, wobei die dritte Metallstrukturschicht (M3) einen unteren Verbindungsbereich (1b) auf einer Sektion der zweiten unteren Oberfläche (103b) hat, wobei der untere Verbindungsbereich (1b) bestimmt ist für ein elektrisches Verbinden einer anderen externen elektrischen Vorrichtung mit dem Halbleiterpackage (1,11), wobei die erste Metallstrukturschicht (M1) eine Mehrzahl von ersten Metallstrukturen (M1a-M1d) aufweist, welche Leitungen aufweisen, welche sich in einer longitudinalen Richtung auf der ersten oberen Oberfläche (101a) erstrecken, wobei die ersten Metallstrukturen (M1a-M1d) in einer Mehrzahl von Gruppen auf dem Chipverbindungsbereich (1c) angeordnet sind, wobei in jeder der Gruppen der ersten Metallstrukturen (M1a-M1d) die ersten Metallstrukturen (M1a-M1d) relativ zueinander in einer Richtung beabstandet sind, welche die longitudinale Richtung schneidet, in welcher die Leitungen der ersten Metallstrukturschicht (M1) sich erstrecken, wohingegen die Gruppen der ersten Metallstrukturen (M1a-M1d) voneinander in der longitudinalen Richtung versetzt sind, in welcher die Leitungen der ersten Metallstrukturschicht (M1) sich erstrecken, wobei die zweite Metallstrukturschicht (M2) eine Mehrzahl von zweiten Metallstrukturen (M2a-M2c) auf der ersten unteren Oberfläche (101b) aufweist, wobei die dritte Metallstrukturschicht (M3) eine Mehrzahl von dritten Metallstrukturen (M3a-M3c) aufweist, welche Leitungen aufweisen, welche sich longitudinal auf der zweiten unteren Oberfläche (103b) erstrecken, und wobei in jeder der Gruppen der dritten Metallstrukturen die dritten Metallstrukturen (M3a-M3c) relativ zueinander in einer Richtung beabstandet sind, welche die longitudinale Richtung schneidet, in welcher die Leitungen der dritten Metallstrukturschicht (M3) sich erstrecken, wohingegen die Gruppen der dritten Metallstrukturen (M3a-M3c) voneinander in der longitudinalen Richtung versetzt sind, in welcher die Leitungen der dritten Metallstrukturschicht (M3) sich erstrecken.
- Package (1,11) nach
Anspruch 14 , ferner aufweisend: eine Mehrzahl von Verbindungsanschlüssen (401 - 404), welche zwischenliegend zwischen dem Halbleiterchip (400) und dem ersten Substrat (101) angeordnet sind; eine Mehrzahl von ersten Metalldurchkontaktierungen (V1a-V1d), welche sich durch das erste Substrat (101) erstrecken und elektrisch die ersten Metallstrukturen (M1a-M1d) mit den zweiten Metallstrukturen (M2a-M2c) verbinden; und eine Mehrzahl von zweiten Metalldurchkontaktierungen (V2a-V2e), welche sich durch das zweite Substrat (103) erstrecken und elektrisch die zweiten Metallstrukturen (M2a-M2c) mit den dritten Metallstrukturen (M3a-M3c) verbinden. - Package (1,11) nach
Anspruch 15 , wobei die Verbindungsanschlüsse (401 - 404) Folgendes aufweisen: eine Mehrzahl von ersten Ausgangsanschlüssen (401), wobei die ersten Ausgangsanschlüsse (401) relativ zueinander entlang einer ersten Richtung beabstandet sind; eine Mehrzahl von zweiten Ausgangsanschlüssen (402), wobei die zweiten Ausgangsanschlüsse (402) relativ zueinander entlang der ersten Richtung beabstandet sind, und wobei die Mehrzahl von zweiten Ausgangsanschlüssen (402) in einer zweiten Richtung von der Mehrzahl von ersten Ausgangsanschlüssen (401) versetzt sind, wobei die zweite Richtung die erste Richtung schneidet; eine Mehrzahl von dritten Ausgangsanschlüssen (403), wobei die dritten Ausgangsanschlüsse (403) relativ zueinander entlang der ersten Richtung beabstandet sind, und wobei die Mehrzahl von dritten Ausgangsanschlüssen (403) in der zweiten Richtung von der Mehrzahl von zweiten Ausgangsanschlüssen (402) versetzt sind; und eine Mehrzahl von Eingangsanschlüssen (404), wobei die Eingangsanschlüsse (404) relativ zueinander entlang der ersten Richtung beabstandet sind, und wobei die Mehrzahl von Eingangsanschlüssen (404) in der zweiten Richtung von der Mehrzahl von dritten Ausgangsanschlüssen (403) versetzt sind, wobei die erste Richtung parallel zu der Richtung ist, welche die longitudinale Richtung schneidet, in welcher sich die Leitungen der dritten Metallstrukturschicht (M3) erstrecken, und wobei die zweite Richtung parallel zu der longitudinalen Richtung ist, in welcher sich die Leitungen der dritten Metallstrukturschicht (M3) erstrecken. - Package (1,11) nach
Anspruch 16 , wobei die erste Metallstrukturschicht (M1) Folgendes aufweist: eine Mehrzahl von ersten äußeren Metallstrukturen (M1a), welche elektrisch mit den ersten Ausgangsanschlüssen (401) verbunden sind und eine erste der Gruppen der ersten Metallstrukturen (M1a-M1d) bilden; eine Mehrzahl von ersten Zwischenmetallstrukturen (M1b), welche elektrisch mit den zweiten Ausgangsanschlüssen (402) verbunden sind, und eine zweite der Gruppen der ersten Metallstrukturen (M1a-M1d) bilden; eine Mehrzahl von ersten inneren Metallstrukturen (M1c), welche elektrisch mit den dritten Ausgangsanschlüssen (403) verbunden sind und eine dritte der Gruppen der ersten Metallstrukturen (M1a-M1d) bilden; und eine Mehrzahl von Eingangsmetallstrukturen (M1d), welche elektrisch mit den Eingangsanschlüssen (404) verbunden sind und teilweise auf der ersten oberen Oberfläche (101a) freiliegend sind, um den oberen Verbindungsbereich zu bilden, wobei jede der ersten äußeren Metallstrukturen (M1a) und der Eingangsmetallstrukturen (M1d) eine jeweilige eine der Leitungen der ersten Metallstrukturschicht (M1) aufweist, und jede der ersten Zwischenmetallstrukturen (M1b) und der ersten inneren Metallstrukturen (M1c) eine jeweilige eine der Leitungen der ersten Metallstrukturschicht (M1) aufweisen und/oder jede der ersten äußeren Metallstrukturen (M1a) und der Eingangsmetallstrukturen (M1d) eine Metallkontaktstelle aufweisen. - Package (1,11) nach
Anspruch 16 , wobei die zweite Metallstrukturschicht (M2) Folgendes aufweist: eine Mehrzahl von zweiten äußeren Metallstrukturen (M2a), welche elektrisch mit den ersten Ausgangsanschlüssen (401) verbunden sind; eine Mehrzahl von zweiten Zwischenmetallstrukturen (M2b), welche elektrisch mit den zweiten Ausgangsanschlüssen (402) verbunden sind; und eine Mehrzahl von zweiten inneren Metallstrukturen (M2c), welche elektrisch mit den dritten Ausgangsanschlüssen (403) verbunden sind, wobei jeweilige eine der zweiten Zwischenmetallstrukturen (M2b) sich entlang der zweiten Richtung von unter den zweiten Ausgangsanschlüssen (402) in Richtung eines Bereichs vertikal ausgerichtet mit dem unteren Verbindungsbereich erstrecken, und wobei andere der zweiten Zwischenmetallstrukturen (M2b) sich entlang der zweiten Richtung von unter den zweiten Ausgangsanschlüssen (402) in Richtung eines Bereichs erstrecken, welcher vertikal mit dem oberen Verbindungsbereich ausgerichtet ist. - Package (1,11) nach
Anspruch 16 , wobei die dritte Metallstrukturschicht (M3) Folgendes aufweist: eine Mehrzahl von dritten äußeren Metallstrukturen (M3a), welche elektrisch mit den ersten Ausgangsanschlüssen (401) verbunden sind und eine erste der Gruppen der dritten Metallstrukturen (M3a-M3c) bilden; eine Mehrzahl von dritten Zwischenmetallstrukturen (M3b), welche elektrisch mit den zweiten Ausgangsanschlüssen (402) verbunden sind und eine zweite der Gruppen der dritten Metallstrukturen (M3a-M3c) bilden; und eine Mehrzahl von dritten inneren Metallstrukturen (M3c), welche elektrisch mit den dritten Ausgangsanschlüssen (403) verbunden sind und eine dritte der Gruppen der dritten Metallstrukturen (M3a-M3c) bilden, wobei jeweilige eine der dritten inneren Metallstrukturen (M3c) sich entlang der zweiten Richtung von unter den dritten Ausgangsanschlüssen (403) erstrecken und den unteren Verbindungsbereich bilden, und wobei andere der dritten inneren Metallstrukturen (M3c) sich entlang der zweiten Richtung von unter den dritten Ausgangsanschlüssen (403) in Richtung eines Bereichs erstrecken, welcher vertikal mit dem oberen Verbindungsbereich ausgerichtet ist. - Package (1,11) nach
Anspruch 14 , wobei das erste und das zweite Substrat (101, 103) flexible Substrate aufweisen, welche aus isolierenden Materialien gefertigt sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170172576A KR102449619B1 (ko) | 2017-12-14 | 2017-12-14 | 반도체 패키지 및 이를 포함하는 반도체 모듈 |
KR10-2017-0172576 | 2017-12-14 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102018123837A1 true DE102018123837A1 (de) | 2019-06-19 |
DE102018123837B4 DE102018123837B4 (de) | 2022-09-15 |
Family
ID=66674949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018123837.1A Active DE102018123837B4 (de) | 2017-12-14 | 2018-09-27 | Halbleiterpackage und Halbleitermodul mit demselben |
Country Status (6)
Country | Link |
---|---|
US (1) | US10504829B2 (de) |
JP (1) | JP7299691B2 (de) |
KR (1) | KR102449619B1 (de) |
CN (1) | CN109962046B (de) |
DE (1) | DE102018123837B4 (de) |
TW (1) | TWI756468B (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180100013A (ko) * | 2017-02-28 | 2018-09-06 | 삼성디스플레이 주식회사 | 표시 장치 및 표시 장치의 제조 방법 |
KR102354514B1 (ko) * | 2017-05-11 | 2022-01-21 | 엘지디스플레이 주식회사 | 표시 장치 |
US11259406B2 (en) * | 2018-11-21 | 2022-02-22 | Synaptics Incorporated | Flexible connector for a display device |
KR20230021204A (ko) * | 2021-08-04 | 2023-02-14 | 삼성전자주식회사 | 칩 온 필름 패키지 |
KR20230026903A (ko) * | 2021-08-18 | 2023-02-27 | 에스케이하이닉스 주식회사 | 반도체 패키지 |
CN117219613A (zh) * | 2022-05-30 | 2023-12-12 | 长鑫存储技术有限公司 | 一种半导体结构及其形成方法 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0590344A (ja) | 1991-09-25 | 1993-04-09 | Hitachi Cable Ltd | Tab用テープキヤリア |
JP2000259091A (ja) | 1999-03-04 | 2000-09-22 | Casio Comput Co Ltd | 表示パネル、フレキシブル配線基板及びそれらを備えた表示装置 |
JP3227444B2 (ja) | 1999-11-10 | 2001-11-12 | ソニーケミカル株式会社 | 多層構造のフレキシブル配線板とその製造方法 |
JP3891766B2 (ja) | 2000-07-27 | 2007-03-14 | 凸版印刷株式会社 | 多層フレキシブル配線基板の製造方法およびそれにより作製される多層フレキシブル配線基板 |
JP2003209366A (ja) | 2002-01-15 | 2003-07-25 | Sony Corp | フレキシブル多層配線基板およびその製造方法 |
JP3816038B2 (ja) | 2002-07-23 | 2006-08-30 | 山一電機株式会社 | 多層形フレキシブル配線板およびその製造方法 |
US7132756B2 (en) * | 2002-10-30 | 2006-11-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP4429760B2 (ja) * | 2004-02-20 | 2010-03-10 | 新光電気工業株式会社 | 多層配線基板 |
KR100723492B1 (ko) | 2005-07-18 | 2007-06-04 | 삼성전자주식회사 | 디스플레이 드라이버 집적회로 장치와 필름 및 이들을포함하는 모듈 |
US7432213B2 (en) | 2005-08-04 | 2008-10-07 | Au Optronics Corporation | Electrical connection pattern in an electronic panel |
JP4906047B2 (ja) | 2005-11-28 | 2012-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR20070078591A (ko) | 2006-01-27 | 2007-08-01 | 삼성전자주식회사 | 다층 배선기판을 갖는 테이프 패키지 |
KR101319592B1 (ko) | 2006-07-31 | 2013-10-16 | 삼성디스플레이 주식회사 | 다층 연성필름 패키지 및 이를 포함하는 액정 표시 장치 |
JP5091469B2 (ja) * | 2006-12-05 | 2012-12-05 | 京セラSlcテクノロジー株式会社 | 配線基板およびその製造方法 |
KR101480356B1 (ko) * | 2008-06-09 | 2015-01-09 | 삼성디스플레이 주식회사 | 연성 인쇄 회로 기판 및 이를 포함하는 액정 표시 장치 |
TWI418002B (zh) * | 2009-12-01 | 2013-12-01 | Xintec Inc | 晶片封裝體及其製造方法 |
KR101767108B1 (ko) | 2010-12-15 | 2017-08-11 | 삼성전자주식회사 | 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법 |
JP2012164837A (ja) * | 2011-02-08 | 2012-08-30 | Teramikros Inc | 配線パターン及びその製造方法並びに半導体装置 |
KR101944795B1 (ko) | 2012-01-25 | 2019-04-17 | 삼성전자주식회사 | 테이프 필름 패키지 및 그의 제조방법 |
KR101942918B1 (ko) | 2012-05-03 | 2019-01-28 | 삼성전자주식회사 | 칩 온 필름 패키지 및 이를 포함하는 장치 어셈블리 |
JP6218481B2 (ja) | 2012-09-27 | 2017-10-25 | 三菱電機株式会社 | フレキシブル基板、基板接続構造及び光モジュール |
KR102017158B1 (ko) | 2013-03-04 | 2019-09-02 | 삼성전자주식회사 | 칩 온 필름 패키지 및 이를 갖는 표시 장치 |
KR102052898B1 (ko) | 2013-05-06 | 2019-12-06 | 삼성전자주식회사 | 분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지 |
TWI553818B (zh) * | 2014-08-08 | 2016-10-11 | 日月光半導體製造股份有限公司 | 電子封裝模組之製造方法以及電子封裝模組結構 |
KR102258746B1 (ko) | 2014-08-13 | 2021-06-01 | 삼성전자주식회사 | 벤딩부를 갖는 칩 온 필름 패키지 |
US9704735B2 (en) | 2014-08-19 | 2017-07-11 | Intel Corporation | Dual side solder resist layers for coreless packages and packages with an embedded interconnect bridge and their methods of fabrication |
KR101726262B1 (ko) | 2015-01-02 | 2017-04-13 | 삼성전자주식회사 | 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치 |
KR102420125B1 (ko) * | 2015-12-10 | 2022-07-13 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조방법 |
CN106971993B (zh) * | 2016-01-14 | 2021-10-15 | 三星电子株式会社 | 半导体封装件 |
JP6454384B2 (ja) * | 2017-08-01 | 2019-01-16 | 新光電気工業株式会社 | 電子部品内蔵基板及びその製造方法 |
KR102430863B1 (ko) * | 2017-09-28 | 2022-08-09 | 엘지이노텍 주식회사 | 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스 |
-
2017
- 2017-12-14 KR KR1020170172576A patent/KR102449619B1/ko active IP Right Grant
-
2018
- 2018-08-07 US US16/056,651 patent/US10504829B2/en active Active
- 2018-09-11 TW TW107131930A patent/TWI756468B/zh active
- 2018-09-27 DE DE102018123837.1A patent/DE102018123837B4/de active Active
- 2018-11-23 CN CN201811404398.XA patent/CN109962046B/zh active Active
- 2018-12-05 JP JP2018228187A patent/JP7299691B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP7299691B2 (ja) | 2023-06-28 |
TWI756468B (zh) | 2022-03-01 |
US10504829B2 (en) | 2019-12-10 |
US20190189551A1 (en) | 2019-06-20 |
DE102018123837B4 (de) | 2022-09-15 |
KR102449619B1 (ko) | 2022-09-30 |
CN109962046B (zh) | 2024-03-29 |
CN109962046A (zh) | 2019-07-02 |
TW201937681A (zh) | 2019-09-16 |
KR20190071488A (ko) | 2019-06-24 |
JP2019106537A (ja) | 2019-06-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
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