DE102018112828B4 - Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip - Google Patents

Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip Download PDF

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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, das die folgenden Schritte aufweist:(a) Bereitstellen eines ersten integrierten Schaltungschips (11, 11a), der mit einer ersten Montagefläche (111) und einer mehrere erste Bondinseln (1121) aufweisenden zweiten Montagefläche (112) versehen ist, wobei auf der zweiten Montagefläche (112) eine Mehrzahl von Lötstellen (12) angeordnet ist, die elektrisch mit ersten Bondinseln (1121) verbunden sind;(b) Entfernen der Lötstellen (12) von der zweiten Montagefläche (112);(c) Bilden einer ersten Variationsisolierschicht (13) auf der ersten Montagefläche (111) und einer zweiten Variationsisolierschicht (14) auf der zweiten Montagefläche (112), wobei die zweite Variationsisolierschicht (14) die ersten Bondinseln (1121) nicht bedeckt;(d) Projizieren eines Laserstrahls (L) auf die erste Variationsisolierschicht (13) und die zweite Variationsisolierschicht (14), so dass auf der ersten Variationsisolierschicht (13) mehrere erste Metallaufnahmeabschnitte (131) ausgebildet werden, die leicht mit Metall plattiert werden können, wobei auf der zweiten Variationsisolierschicht (14) im Bereich der ersten Bondinseln (1121) mehrere zweite Metallaufnahmeabschnitte (141) ausgebildet werden, die elektrisch mit den ersten Bondinseln (1121) verbunden und leicht mit Metall plattiert werden können, und wobei die ersten Metallaufnahmeabschnitte (131) und die zweiten Metallaufnahmeabschnitte (141) über Metallaufnahme-Verbindungsabschnitte (151) verbunden werden;(e) Bilden einer Vielzahl von leitfähigen Chipstrukturen (16), die aus einer Mehrzahl von leitfähigen Materialien hergestellt und auf den ersten Bondinseln (1121), den ersten Metallaufnahmeabschnitten (131), den zweiten Metallaufnahmeabschnitten (141) und den Metallaufnahme-Verbindungsabschnitten (151) angeordnet werden;(f) Bilden einer Mehrzahl von Lötstellen (17), die auf den leitfähigen Chipstrukturen (16) im Bereich der zweiten Metallaufnahmeabschnitte (141) und der ersten Bondinseln (1121) angeordnet werden;(g) Bereitstellen eines zweiten integrierten Schaltungschips (19, 19a), der eine Mehrzahl von Lötstellen (12, 17, 18) aufweist, wobei die Lötstellen (12, 17, 18) des zweiten integrierten Schaltungschips (19, 19a) mit den leitfähigen Chipstrukturen (16) der ersten Metallaufnahmeabschnitte (131) des ersten integrierten Schaltungschips (11) verbunden werden, wodurch sich ein gestapelter integrierter Schaltungschip ergibt; und(h) Verbinden des gestapelten integrierten Schaltungschips mit einer Speichersubstrat-Baueinheit (2) durch die zweiten Metallaufnahmeabschnitte (141) und die auf den leitfähigen Chipstrukturen (16) befindlichen Lötstellen (12, 17, 18) der ersten Bondinseln (1121), wodurch sich der Speicher mit dem gestapelten integrierten Schaltungschip ergibt,wobei im Schritt (d) die zweiten Metallaufnahmeabschnitte (141) mit Schrägwänden (1411) versehen sind, die jeweils zwischen den Metallaufnahme-Verbindungsabschnitten (151) und den ersten Bondinseln (1121) angeordnet werden, wobei im Schritt (e) die jeweiligen leitfähigen Chipstrukturen (16) Folgendes aufweisen:eine Verbindungsleitung (161), die den jeweiligen Metallaufnahme-Verbindungsabschnitten (151) zugeordnet ist;ein schräges Kontaktstück (162), das mit der Verbindungsleitung (161) verbunden und an der Schrägwand (1411) angeordnet ist, um die auf den leitfähigen Chipstrukturen (16) der zweiten Metallaufnahmeabschnitte (141) befindlichen Lötstellen (12, 17, 18) zu kontaktieren; undein Lötpad (163), das mit dem schrägen Kontaktstück (162) in Berührung kommt und elektrisch mit ersten Bondinseln (1121) verbunden ist, um die jeweiligen zweiten Metallaufnahmeabschnitte (141) und die jeweils auf den leitfähigen Chipstrukturen (16) der ersten Bondinseln (1121) befindlichen Lötstellen (12, 17, 18) zu verbinden, und wobei im Schritt (a) der erste integrierte Schaltungschip (11) eine seitliche Verbindungsfläche (113) aufweist, die mit der ersten Montagefläche (111) und der zweiten Montagefläche (112) verbunden ist, wobei der Schritt (c) einen weiteren Schritt (c1) und der Schritt (d) einen weiteren Schritt (d1) aufweist:(c1) Bilden einer Seitenvariationsisolierschicht (15) auf der seitlichen Verbindungsfläche (113); und(d1) Projizieren des Laserstrahls (L) auf die Seitenvariationsisolierschicht (15), so dass auf der ersten Variationsisolierschicht (13), der zweiten Variationsisolierschicht (14) und der Seitenvariationsisolierschicht (15) die Metallaufnahme-Verbindungsabschnitte (151) ausgebildet werden, die leicht mit Metall plattiert und mit den ersten Metallaufnahmeabschnitten (131) und den zweiten Metallaufnahmeabschnitten (141) verbunden sind.

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Speichers, insbesondere ein Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip unter Verwendung eines Laserstrahls zum Ausbilden von Metallaufnah meabschn itten.
  • Seit Beginn der Informationsrevolution in den 1980er Jahren ist die Geschwindigkeit der Informationsübermittlung dramatisch angestiegen und die Kosten für die Bereitstellung von Informationen sind gesunken. Die Leute müssen nur einen PC und Internet haben, um Informationen mit Menschen in jeder Ecke der Welt auszutauschen. Auf diese Weise wird das Leben der Menschen deutlich verändert.
  • Durch Personalcomputer können neben den über das Internet übertragenen Informationen auch Textverarbeitungs-, Spielunterhaltungs- und Betriebsprogramme durchgeführt werden. Um die obigen Funktionen zu erreichen, ist es notwendig, einen Speicher auf der Hauptplatine des Computers zu installieren, um die während des Betriebs des Computers erzeugten Daten vorübergehend zu speichern. Daher ist der Speicher ein unverzichtbares elektronisches Bauelement für Computer.
  • Beim Herstellen von Speichern wird eine Mehrzahl von Speicherchips auf einer Speicherleiterplatte platzieren. Um die Speicherkapazität zu erhöhen, ist das Verfahren von Dual-Die-Package (DDP) am weitesten verbreitete eingesetzt worden. Um es durchzuführen, werden Re-Distribution-Layer (RDL) und Flip-Chip-Verfahren bei Chip-Scale-Package (CSP) eingesetzt. Aufgrund der hohen Präzision und der komplizierten Schritte von RDL und Flip-Chip-Verfahren der Drahtumverteilung und der Flip-Chip-Technologie können jedoch zusätzliche Kosten entstehen.
  • Die US 2002 / 0 074 637 A1 offenbart ein Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, das die folgenden Schritte aufweist: (a) Bereitstellen eines ersten integrierten Schaltungschips, der mit einer ersten Montagefläche und einer mehrere erste Bondinseln aufweisenden, zweiten Montagefläche versehen ist, wobei auf der zweiten Montagefläche eine Mehrzahl von Lötstellen angeordnet ist, die elektrisch mit ersten Bondinseln verbunden sind; (c) Bilden einer ersten Variationsisolierschicht auf allen Oberflächen, wobei die zweite Montagefläche die ersten Bondinseln nicht bedeckt; (d) Projizieren eines Laserstrahls auf die isolierenden oberen, unteren und seitlichen Oberflächen; (e) Bilden einer Vielzahl von leitfähigen Chipstrukturen, die auf den ersten Bondinseln, den ersten Metallaufnahmeabschnitten, den zweiten Metallaufnahmeabschnitten und den Metallaufnahme-Verbindungsabschnitten angeordnet werden; (f) Bilden einer Mehrzahl von Lötstellen, die auf den leitfähigen Chipstrukturen im Bereich der zweiten Metallaufnahmeabschnitte und der ersten Bondinseln angeordnet werden; (g) Bereitstellen eines zweiten integrierten Schaltungschips, der eine Mehrzahl von Lötstellen aufweist, wobei die Lötstellen des zweiten integrierten Schaltungschips mit den leitfähigen Chipstrukturen der ersten Metallaufnahmeabschnitte des ersten integrierten Schaltungschips verbunden werden, wodurch sich ein gestapelter integrierter Schaltungschip ergibt; und (h) Verbinden des gestapelten integrierten Schaltungschips mit einer Speichersubstrat-Baueinheit durch die zweiten Metallaufnahmeabschnitte und die auf den leitfähigen Chipstrukturen befindlichen Lötstellen der ersten Bondinseln, wodurch sich der Speicher mit dem gestapelten integrierten Schaltungschip ergibt. US 2014 / 0 110 162 A1 sowie DE 10 2012 105 765 A1 weisen weitere bekannte Gestaltungen auf.
  • Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip zu schaffen, das durch einfache Maßnahmen die oben genannten Nachteile vermeidet.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, das die im Anspruch 1 angegebenen Merkmale aufweist. Weitere vorteilhafte Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor.
  • Gemäß der Erfindung wird ein Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip geschaffen. Zunächst wird ein integrierter Schaltungschip bereitgestellt, der mit einer ersten Montagefläche und einer mehrere erste Bondinseln aufweisenden, zweiten Montagefläche versehen ist, wobei auf der zweiten Montagefläche eine Mehrzahl von Lötstellen angeordnet ist, die elektrisch mit ersten Bondinseln verbunden sind. Danach werden die Lötstellen von der zweiten Montagefläche entfernt. Danach wird eine erste Variationsisolierschicht auf der ersten Montagefläche und eine zweite Variationsisolierschicht auf der zweiten Montagefläche gebildet, wobei die zweite Montagefläche die ersten Bondinseln nicht bedeckt.
  • Daraufhin wird ein Laserstrahl auf die erste Variationsisolierschicht und die zweite Variationsisolierschicht bestrahlt, sodass auf der ersten Variationsisolierschicht mehrere erste Metallaufnahmeabschnitte ausgebildet werden, die leicht mit Metall plattiert werden können, wobei auf der zweiten Variationsisolierschicht im Bereich der ersten Bondinseln mehrere zweite Metallaufnahmeabschnitte ausgebildet werden, die elektrisch mit den ersten Bondinseln verbunden und leicht mit Metall plattiert werden können, und wobei die ersten Metallaufnahmeabschnitte und die zweiten Metallaufnahmeabschnitte über Metallaufnahme-Verbindungsabschnitte verbunden werden. Danach wird eine Vielzahl von leitfähigen Chipstrukturen gebildet, die aus einer Mehrzahl von leitfähigen Materialien hergestellt und auf den ersten Bondinseln, den ersten Metallaufnahmeabschnitten, den zweiten Metallaufnahmeabschnitten und den Metallaufnahme-Verbindungsabschnitten angeordnet werden.
  • Anschließend wird eine Mehrzahl von Lötstellen gebildet, die auf den leitfähigen Chipstrukturen im Bereich der zweiten Metallaufnahmeabschnitte und der ersten Bondinseln angeordnet werden. Dann wird ein zweiter integrierter Schaltungschip bereitgestellt, der eine Mehrzahl von Lötstellen aufweist, wobei die Lötstellen der zweite integrierte Schaltungschip mit den leitfähigen Chipstrukturen der ersten Metallaufnahmeabschnitte des ersten integrierten Schaltungschips verbunden werden, wodurch sich ein gestapelter integrierter Schaltungschip ergibt. Schließlich werden die Lötstellen des gestapelten integrierten Schaltungschips mit einer Speichersubstrat-Baueinheit verbunden, wodurch sich der Speicher mit dem gestapelten integrierten Schaltungschip ergibt.
  • Gemäß der Erfindung ist die Lötstelle als BGA-Ball (Ball Grid Array ball; BGA Ball) ausgeführt.
  • Gemäß der Erfindung sind die zweiten Metallaufnahmeabschnitte mit Schrägwänden versehen sind, die jeweils zwischen den Metallaufnahme-Verbindungsabschnitten und den ersten Bondinseln angeordnet werden, wobei die jeweiligen leitfähigen Chipstrukturen Folgendes aufweisen:
    • eine Verbindungsleitung, die den jeweiligen Metallaufnahme-Verbindungsabschnitten zugeordnet ist;
    • ein schräges Kontaktstück, das mit der Verbindungsleitung verbunden und an der Schrägwand angeordnet ist, um die auf den leitfähigen Chipstrukturen der zweiten Metallaufnahmeabschnitte befindlichen Lötstellen zu kontaktieren; und
    • ein Lötpad, das mit dem schrägen Kontaktstück in Berührung kommt und elektrisch mit ersten Bondinseln verbunden ist, um die jeweiligen zweiten Metallaufnahmeabschnitte und die jeweils auf den leitfähigen Chipstrukturen der ersten Bondinseln befindlichen Lötstellen zu verbinden.
  • Gemäß der Erfindung werden die leitfähigen Chipstrukturen auf den ersten Metallaufnahmeabschnitten, den zweiten Metallaufnahmeabschnitten, den ersten Bondinseln und den Metallaufnahme-Verbindungsabschnitten elektroplattiert.
  • Gemäß der Erfindung weisen die leitfähigen Materialien ein erstes leitfähiges Material, ein zweites leitfähiges Material und ein drittes leitfähiges Material auf. Es ist eine erste leitfähige Schicht vorgesehen, die aus dem ersten leitfähigen Material hergestellt ist und sich auf den ersten Metallaufnahmeabschnitten, den zweiten Metallaufnahmeabschnitten, den ersten Bondinseln und den Metallaufnahme-Verbindungsabschnitten befindet. Es ist eine zweite leitfähige Schicht vorgesehen, die aus dem zweiten leitfähigen Material hergestellt ist und sich auf der ersten leitfähigen Schicht befindet. Es ist eine dritte leitfähige Schicht vorgesehen, die aus dem dritten leitfähigen Material hergestellt ist und sich auf der zweiten leitfähigen Schicht befindet, wodurch sich die leitfähigen Chipstrukturen ergeben. Es handelt sich beim ersten leitfähigen Material um Kupfer, beim zweiten leitfähigen Material um Nickel und beim dritten leitfähigen Material um Gold.
  • Gemäß der Erfindung werden die erste Variationsisolierschicht und die zweite Variationsisolierschicht aus einem Variationsisoliermaterial hergestellt, auf dem das Metall schwierig zu plattieren ist, so dass die ersten Metallaufnahmeabschnitte und die zweiten Metallaufnahmeabschnitte nach dem Bestrahlen der ersten Variationsisolierschicht und der zweiten Variationsisolierschicht mit dem Laserstrahl ausgebildet sind.
  • Gemäß der Erfindung ist das Variationsisoliermaterial mindestens ein thermoplastisches Polymer, das mit mindestens einem leitfähigen Metall gemischt ist, so dass, wenn die erste Variationsisolierschicht und die zweite Variationsisolierschicht durch den Laserstrahl bestrahlt werden, das thermoplastische Polymer auf eine Thermoplasttemperatur so erwärmt wird, dass das mindestens eine leitfähige Metall jeweils in die ersten Metallaufnahmeabschnitte und die zweiten Metallaufnahmeabschnitte konvergiert.
  • Gemäß der Erfindung ist das thermoplastische Polymer aus einer Gruppe ausgewählt, die Polykarbonat [PC], Acrylnitril-Butadien-Styrol [ABS], Polyamid [PA], Polyphthalamid [Polybutylenterephthalat] [PBT], Cycloolefinpolymer [COP], Polyphenylenether [PPE], Flüssigkristallpolymer [LCP], mindestens eines von Polyetherimid [PEI], Polyetheretherketon [PEEK] und Polyphenylensulfid [PPS] aufweist.
  • Gemäß der Erfindung handelt es sich beim Variationsisoliermaterial um ein Katalysatorisoliermaterial, wobei, nachdem die erste Variationsisolierschicht und die zweite Variationsisolierschicht mit dem Laserstrahl bestrahlt worden sind, diese einer katalytischen Operation unterworfen werden, sodass die ersten Metallaufnahmeabschnitte und die zweiten Metallaufnahmeabschnitte ausgebildet sind. Es handelt sich beim Katalysatorisoliermaterial um wenigstens eines von Photokatalysatormaterial und thermischem Katalysatormaterial.
  • Gemäß der Erfindung weist der erste integrierte Schaltungschip eine seitliche Verbindungsfläche auf, die mit der ersten Montagefläche und der zweiten Montagefläche verbunden ist. Auf der seitlichen Verbindungsfläche ist eine Seitenvariationsisolierschicht ausgebildet. Der Laserstrahl wird auf die Seitenvariationsisolierschicht so projiziert, dass auf der ersten Variationsisolierschicht, der zweiten Variationsisolierschicht und der Seitenvariationsisolierschicht die Metallaufnahme-Verbindungsabschnitte ausgebildet werden, die leicht mit Metall plattiert und mit den ersten Metallaufnahmeabschnitten und den zweiten Metallaufnahmeabschnitten verbunden sind.
  • Gemäß der obigen Beschreibung des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip werden die ersten Metallaufnahmeabschnitte und die zweiten Metallaufnahmeabschnitte und die Metallaufnahme-Verbindungsabschnitten durch den Laserstrahl auf dem ersten integrierten Schaltungschip ausgebildet. Außerdem wird der erste integrierte Schaltungschip über die Lötstellen mit dem zweiten integrierten Schaltungschip verbunden, wobei der erste integrierte Schaltungschip auch über die Lötstellen mit der Speichersubstrat-Baueinheit verbunden ist.
  • Im Vergleich zum Stand der Technik verwendet das erfindungsgemäße Verfahren zum Herstellen des Speichers mit dem gestapelten integrierten Schaltungschip einen Laserstrahl zum Bestrahlen der ersten Variationsisolationsschicht und der zweiten Variationsisolationsschicht, um die ersten Metallaufnahmeabschnitte sowie die zweiten Metallaufnahmeabschnitte zu bilden. Damit werden die leitfähigen Chipstrukturen plattiert. Auf diese Weise werden Nachteile der hohen Herstellungskosten beim herkömmlichen Verfahren vermieden, bei dem eine kostaufwendige Chip-Package durch präzise und hochkomplexe Drahtumverteilung und Flip-Chip-Technologie möglich ist.
  • Im Folgenden werden die Erfindung und ihre Ausgestaltungen anhand der Zeichnung näher erläutert. In der Zeichnung zeigt:
    • 1 eine schematische Darstellung eines ersten integrierten Schaltungschips mit den ersten Lötstellen gemäß einem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip;
    • 2 eine schematische Darstellung des ersten integrierten Schaltungschips nach dem Entfernen der ersten Lötstellen gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip;
    • 3 einen Schnitt entlang der Linie A-A in 2;
    • 4 einen Schnitt durch den ersten integrierten Schaltungschip gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, wobei der erste integrierte Schaltungschip mit Variationsisoliermaterial plattiert ist;
    • 5 einen Schnitt durch den ersten integrierten Schaltungschip gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, wobei der erste integrierte Schaltungschip mit Variationsisoliermaterial plattiert und mit Laserstrahl bestrahlt wird;
    • 6 eine schematische Darstellung des ersten integrierten Schaltungschip gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, wobei der erste integrierte Schaltungschip mit Variationsisoliermaterial plattiert und mit Laserstrahl bestrahlt worden ist;
    • 7 einen Schnitt durch den ersten integrierten Schaltungschip gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, wobei der erste integrierte Schaltungschip mit leitfähigen Chipstrukturen versehen ist;
    • 8 einen Schnitt durch den ersten integrierten Schaltungschip gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, wobei der erste integrierte Schaltungschip mit Lötstellen versehen ist;
    • 9 einen Schnitt durch den gestapelten integrierten Schaltungschip gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip;
    • 10 einen Schnitt durch den gestapelten integrierten Schaltungschip auf einem Substrat gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip;
    • 11 einen Schnitt durch einen Speicher mit einem gestapelten integrierten Schaltungschip gemäß dem ersten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip;
    • 12 eine schematische Darstellung eines ersten integrierten Schaltungschips mit Lötstellen gemäß einem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip; und
    • 13 einen Schnitt durch einen gestapelten integrierten Schaltungschip auf dem Substrat gemäß dem zweiten Ausführungsbeispiel des erfindungsgemäßen Verfahrens zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip.
  • Wie aus 1 bis 3 ersichtlich, wird gemäß dem ersten Ausführungsbeispiel ein Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip bereitgestellt. Zuerst wird ein erster integrierter Schaltungschip 11 bereitgestellt, der eine erste Montagefläche 111, eine zweite Montagefläche 112, eine die erste Montagefläche 111 und die zweite Montagefläche 112 verbindende, seitliche Verbindungsfläche 113 und einen einstückig an der zweiten Montagefläche 112 ausgebildeten Chip-Vorsprung 114 aufweist. An der zweiten Montagefläche 112 sind mehrere erste Bondinseln 1121 angeordnet. Eine Lötstelle 12 ist auf den ersten Bondinseln 1121 montiert und elektrisch mit dem ersten integrierten Schaltungschip 11 verbunden. Anschließend wird die Lötstelle 12 von der zweiten Montagefläche 112 entfernt.
  • Im dargestellten Ausführungsbeispiel ist der erste integrierte Schaltungschip 11 als SDP-Chip [Single Die Package, SDP] ausgeführt. Daher wird der Chip-Vorsprung 114 bereitgestellt, ist jedoch nicht darauf in anderen Ausführungsbeispielen beschränkt. Außerdem ist die Lötstelle 12 in diesem Ausführungsbeispiel als BGA-Ball [Ball Grid Array ball, BGA Ball] ausgeführt, ist jedoch in anderen Ausführungsbeispielen nicht darauf beschränkt.
  • Wie in 4 bis 5 gezeigt, ist eine erste Variationsisolierschicht 13 auf der ersten Montagefläche 111 ausgebildet. Eine zweite Variationsisolierschicht 14 ist an mindestens einem Abschnitt der zweiten Montagefläche 112 ausgebildet. Die ersten Bondinseln 1121 sind auf der zweiten Variationsisolierschicht 14 freigelegt. Eine Seitenvariationsisolierschicht 15 ist an der seitlichen Verbindungsfläche 113 ausgebildet. Die erste Variationsisolierschicht 13, die zweite Variationsisolierschicht 14 und die Seitenvariationsisolierschicht 15 sind aus einem Variationsisoliermaterial hergestellt.
  • Im dargestellten Ausführungsbeispiel kann das Variationsisoliermaterial mindestens ein thermoplastisches Polymer sein, das mit mindestens einem leitfähigen Metall dotiert ist. Wird es mit einem Laserstrahl L bestrahlt, wird das thermoplastische Polymer auf eine Thermoplasttemperatur erwärmt, um das leitfähige Metall zu einer Vielzahl von ersten Metallaufnahmeabschnitten 131, einer Vielzahl von den ersten Bondinseln 1121 benachbarten, zweiten Metallaufnahmeabschnitten 141 und einer Mehrzahl von Metallaufnahme-Verbindungsabschnitten 151 zu kondensieren, die alle leicht mit Metall plattiert sind.
  • Vereinfacht ausgedrückt handelt es sich bei dem Variationsisoliermaterial ein Material, das in Anpassung an das LDS-Verfahren [Laser Direct Structuring, LDS] verwendet wird. Das thermoplastische Polymer ist aus einer Gruppe ausgewählt, die Polykarbonat [PC], Acrylnitril-Butadien-Styrol [ABS], Polyamid [PA], Polyphthalamid [Polybutylenterephthalat] [PBT], Cycloolefinpolymer [COP], Polyphenylenether [PPE], Flüssigkristallpolymer [LCP], mindestens eines von Polyetherimid [PEI], Polyetheretherketon [PEEK] und Polyphenylensulfid [PPS] aufweist. Da die Thermoplasttemperatur je nach thermoplastischen Polymeren unterschiedlich ist, wird sie hier nicht näher erläutert.
  • In anderen Ausführungsbeispielen kann das Variationsisoliermaterial ein Katalysatorisoliermaterial sein, wobei das Katalysatorisolationsmaterial ein Photokatalysatormaterial oder ein thermisches Katalysatormaterial sein kann. Wird die erste Variationsisolierschicht 13, die zweite Variationsisolierschicht 14 und die Seitenvariationsisolierschicht 15 mit einem Laserstrahl L bestrahlt und einer katalytischen Operation unterworfen, sodass sich die ersten Metallaufnahmeabschnitte 131, die zweiten Metallaufnahmeabschnitte 141 und die Metallaufnahme-Verbindungsabschnitte 151 ergeben. Bei der katalytischen Operation handelt es sich um ein photokatalytisches Verfahren, ein thermisch katalytisches Verfahren, ein katalytische Eintauchverfahren oder ein katalytische Nassverfahren.
  • Wie in 5 und 6 gezeigt, wird der Laserstrahl L auf die erste Variationsisolierschicht 13, die zweite Variationsisolierschicht 14 und die Seitenvariationsisolierschicht 15 projiziert, so dass die erste Variationsisolierschicht 13 den ersten Metallaufnahmeabschnitt 131 bildet, wobei die zweite Variationsisolierschicht 14 die zweiten Metallaufnahmeabschnitte 141 bilden, die elektrisch mit den jeweiligen ersten Bondinseln 1121 verbunden ist. Die Seitenvariationsisolierschicht 15 bildet die Metallaufnahme-Verbindungsabschnitte 151, die die ersten Metallaufnahmeabschnitte 131 der ersten Variationsisolierschicht 13 und die zweiten Metallaufnahmeabschnitte 141 der zweiten Variationsisolierschicht 14 verbinden. Die ersten Metallaufnahmeabschnitte 131, die zweiten Metallaufnahmeabschnitte 141 und die Metallaufnahme-Verbindungsabschnitte 151 sind im LDS-Verfahren [Laser Direct Structuring] hergestellt.
  • Jeder der zweiten Metallaufnahmeabschnitte 141 weist eine mit dem Metallaufnahme-Verbindungsabschnitt 151 verbundene Schrägwand 1411 auf. Der zweite Metallaufnahmeabschnitt 141 ist tropfenförmig ausgebildet. In anderen Ausführungsbeispielen können die Schrägwände 1411 rund oder elliptisch ausgebildet sein. Der erste Metallaufnahmeabschnitt 131 ist tropfenförmig ausgebildet. In anderen Ausführungsbeispielen kann dieser rund oder elliptisch ausgebildet sein. Zu erwähnen ist, dass der Metallaufnahme-Verbindungsabschnitt 151 an einer an die zweiten Montagefläche 112 und die seitliche Verbindungsfläche 113 angrenzenden Stelle als abgerundete Ecke ausgebildet ist, was jedoch in anderen Ausführungsbeispielen nicht darauf beschränkt ist.
  • Wie aus 7 ersichtlich, sind die ersten Metallaufnahmeabschnitte 131, die zweiten Metallaufnahmeabschnitte 141, die ersten Bondinseln 1121 und die Metallaufnahme-Verbindungsabschnitte 151 jeweils mit einer leitfähigen Chipstruktur 16 versehen, die mit drei leitfähigen Materialien plattiert ist und eine Verbindungsleitung 161, ein schräges Kontaktstück 162 und ein Lötpad 163 enthält.
  • Dem Metallaufnahme-Verbindungsabschnitt 151 ist die Verbindungsleitung 161 zugeordnet, die an der Schrägwand (1411) angeordnet ist. Das Lötpad 163 ist mit dem schrägen Kontaktstück 162 verbunden und im Bereich der ersten Bondinsel 1121 angeordnet. Da der Metallaufnahme-Verbindungsabschnitt 151 an einer an die zweiten Montagefläche 112 und die seitliche Verbindungsfläche 113 angrenzenden Stelle als abgerundete Ecke ausgebildet ist, kann daher die Bruchwahrscheinlichkeit der Verbindungsleitung 161 verringert werden.
  • Das leitfähige Material umfasst ein erstes leitfähiges Material, ein zweites leitfähiges Material und ein drittes leitfähiges Material. Zunächst wird eine aus einem ersten leitfähigen Material hergestellte, erste leitfähige Schicht M1 auf dem ersten Metallaufnahmeabschnitt 131, dem zweiten Metallaufnahmeabschnitte 141, der ersten Bondinsel 1121 und dem Metallaufnahme-Verbindungsabschnitt 151 ausgebildet. In diesem Ausführungsbeispiel handelt es sich beim ersten leitfähigen Material um Kupfer. Anschließend wird eine aus einem zweiten leitfähigen Material hergestellte, zweite leitfähige Schicht M2 auf der ersten leitfähigen Schicht M1 ausgebildet. In diesem Ausführungsbeispiel handelt es sich beim zweiten leitfähigen Material um Nickel. Danach wird eine aus einem dritten leitfähigen Material hergestellte, dritte leitfähige Schicht M3 auf der zweiten leitfähigen Schicht M2 ausgebildet. Hierdurch ergibt sich die leitfähige Chipstruktur 16. In diesem Ausführungsbeispiel handelt es sich beim dritten leitfähigen Material um Gold.
  • Wie in 8 gezeigt, ist den leitfähigen Chipstrukturen 16 je eine Lötstelle 17 zugeordnet, die an den zweiten Metallaufnahmeabschnitt 141 und die erste Bondinsel 1121 angrenzt. Die Lötstelle 17 kommt mit dem schrägen Kontaktstück 162 und dem Lötpad 163 in Berührung. In diesem Ausführungsbeispiel ist die Lötstelle 17 als Ball-Grid-Array-Kugelstruktur ausgeführt. Die anderen Ausführungsbeispiele sollen jedoch nicht darauf beschränkt sein. Da der zweite Metallaufnahmeabschnitt 141 tropfenförmig ausgebildet ist, wird die Kontaktfläche der leitfähigen Chipstruktur 16 mit der Lötstelle 17 vergrößert, wodurch ein schlechter Kontakt oder eine Trennung zwischen der leitfähigen Chipstruktur 16 und der Lötstelle 17 vermieden wird.
  • In 9 ist ein zweiter integrierter Schaltungschip 19 dargestellt, der mit einer Mehrzahl von Lötstellen 18 versehen ist, die benachbart zum ersten Metallaufnahmeabschnitt 131 mit der leitfähigen Chipstruktur 16 verbunden, wodurch sich ein gestapelter integrierter Schaltungschip 1 ergibt.
  • Der zweite integrierte Schaltungschip 19 ist mit einer Mehrzahl von zweiten Bondinseln 191 versehen, mit denen die Lötstellen 18 elektrisch verbunden sind. Im dargestellten Ausführungsbeispiel ist der zweite integrierte Schaltungschip 19 als SDP-Chip [Single Die Package, SDP] ausgeführt, jedoch in anderen Ausführungsbeispiel nicht darauf beschränkt. Außerdem ist die Lötstelle 18 in diesem Ausführungsbeispiel als BGA-Ball [Ball Grid Array ball, BGA Ball] ausgeführt. Jedoch ist die in anderen Ausführungsbeispiele nicht darauf beschränkt.
  • 10 und 11 zeigen das Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, der auf einer Speichersubstrat-Baueinheit aufgebracht ist. Wie gezeigt, werden die obigen Schritte wiederholt, um eine Mehrzahl von gestapelten integrierten Schaltungschips 1 zu bilden.
  • Anschließend werden die gestapelten integrierten Schaltungschips 1 über die Lötstellen 17 mit einer einen Speicherchip 3 aufweisenden Speichersubstrat-Baueinheit 2 verbunden, wodurch sich ein Speicher 100 mit den gestapelten integrierten Schaltungschips 1 ergibt. In diesem Ausführungsbeispiel handelt es sich bei dem Speicherchip 3 um Advanced-Memory-Buffer [AMB], wobei der die gestapelten integrierten Schaltungschips 1 aufweisende Speicher 100 ein dynamischer Direktzugriffsspeicher [Dynamic Random Access Memory; DRAM] ist. Jedoch ist dies in anderen Ausführungsformen nicht darauf beschränkt.
  • 12 und 13 zeigen ein zweites Ausführungsbeispiel des erfindungsgemäßen Verfahrens, das vom Grundsatz her das gleiche Ausführungsbeispiel ist, jedoch mit dem Unterschied, dass die erster integrierter Schaltungschip 11 a und der zweite integrierte Schaltungschip 19a als DDP-Chip [Dual Die Package ; DDP] ausgeführt sind, sodass der dem ersten Ausführungsbeispiel zugeordnete Chip-Vorsprung 114 [siehe 1 bis 11] nicht vorhanden ist.
  • Zusammenfassend werden in dem Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, der durch das bevorzugte Ausführungsbeispiel der vorliegenden Erfindung bereitgestellt wird, eine erste Variationsisolierschicht 13, eine zweite Variationsisolierschicht 14 und eine Seitenvariationsisolierschicht 15 auf dem gestapelten integrierten Schaltungschip 1 ausgebildet, die drei aus einem Variationsisoliermaterial hergestellt sind. Als Nächstes werden die erste Variationsisolierschicht, die zweite Variationsisolierschicht und die Seitenvariationsisolierschicht mit einem Laserstrahl bestrahlt, um den ersten Metallaufnahmeabschnitt 131, den zweiten Metallaufnahmeabschnitt 141 und den Metallaufnahme-Verbindungsabschnitt 151 zu bilden. Kupfer, Nickel und Gold werden nacheinander auf den ersten Metallaufnahmeabschnitt 131, den zweiten Metallaufnahmeabschnitt 141, die erste Bondinsel 1121 und den Metallaufnahme-Verbindungsabschnitt 151 aufgebracht, wodurch sich eine leitfähige Chipstruktur ergibt.
  • Anschließend wird die Lötstelle an den zweiten Metallaufnahmeabschnitt 141 und die auf der ersten Bondinseln 1121 befindliche, leitfähige Chipstruktur 16 angelötet, wobei der erste Metallaufnahmeabschnitt 141 über die Lötstelle mit dem zweiten integrierten Schaltungschip 19 verbunden, wodurch sich eine gestapelte integrierte Schaltungschip ergibt. Schließlich werden mehrere gestapelte integrierte Schaltungschips über die an den zweiten Metallaufnahmeabschnitten 141 angeordneten Lötstellen der leitfähigen Chipstrukturen 16 mit der Speichersubstrat-Baueinheit 2 verbunden. Damit ist der Speicher mit dem gestapelten integrierten Schaltungschip ausgebildet.
  • Im Vergleich zum Stand der Technik kann das erfindungsgemäßen Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip das herkömmliche Verfahren ersetzen, bei dem Re-Distribution-Layer RDL und Flip-Chip-Verfahren bei Chip-Scale-Package CSP eingesetzt werden und das aufgrund der hohen Präzision und der komplizierten Schritte hohe Kosten verursachen kann. Durch das erfindungsgemäße Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip kann der Nachteil der hohen Kosten vermieden werden.
  • Bezugszeichenliste
    • 100
    Speicher mit einem gestapelten integrierten Schaltungschip
    1, 1a
    gestapelter integrierter Schaltungschip
    11, 11a
    erster integrierter Schaltungschip
    111
    erste Montagefläche
    112
    zweite Montagefläche
    1121
    erste Bondinsel
    113
    seitliche Verbindungsfläche
    114
    Chip-Vorsprung
    12, 17, 18
    Lötstelle
    13
    erste Variationsisolierschicht
    131
    erster Metallaufnahmeabschnitt
    14
    zweiter Variationsisolierschicht
    141
    zweiter Metallaufnahmeabschnitt
    1411
    Schrägwand
    15
    Seitenvariationsisolierschicht
    151
    Metallaufnahme-Verbindungsabschnitt
    16
    leitfähige Chipstruktur
    161
    Verbindungsleitung
    162
    schräges Kontaktstück
    163
    Lötpad
    19, 19a
    zweiter integrierter Schaltungschip
    191
    zweites Lötpad
    2
    Speichersubstrat-Baueinheit
    3
    Speicherchip
    L
    Laserstrahl
    M1
    erste leitfähige Schicht
    M2
    zweite leitfähige Schicht
    M3
    dritte leitfähige Schicht

Claims (12)

  1. Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip, das die folgenden Schritte aufweist: (a) Bereitstellen eines ersten integrierten Schaltungschips (11, 11a), der mit einer ersten Montagefläche (111) und einer mehrere erste Bondinseln (1121) aufweisenden zweiten Montagefläche (112) versehen ist, wobei auf der zweiten Montagefläche (112) eine Mehrzahl von Lötstellen (12) angeordnet ist, die elektrisch mit ersten Bondinseln (1121) verbunden sind; (b) Entfernen der Lötstellen (12) von der zweiten Montagefläche (112); (c) Bilden einer ersten Variationsisolierschicht (13) auf der ersten Montagefläche (111) und einer zweiten Variationsisolierschicht (14) auf der zweiten Montagefläche (112), wobei die zweite Variationsisolierschicht (14) die ersten Bondinseln (1121) nicht bedeckt; (d) Projizieren eines Laserstrahls (L) auf die erste Variationsisolierschicht (13) und die zweite Variationsisolierschicht (14), so dass auf der ersten Variationsisolierschicht (13) mehrere erste Metallaufnahmeabschnitte (131) ausgebildet werden, die leicht mit Metall plattiert werden können, wobei auf der zweiten Variationsisolierschicht (14) im Bereich der ersten Bondinseln (1121) mehrere zweite Metallaufnahmeabschnitte (141) ausgebildet werden, die elektrisch mit den ersten Bondinseln (1121) verbunden und leicht mit Metall plattiert werden können, und wobei die ersten Metallaufnahmeabschnitte (131) und die zweiten Metallaufnahmeabschnitte (141) über Metallaufnahme-Verbindungsabschnitte (151) verbunden werden; (e) Bilden einer Vielzahl von leitfähigen Chipstrukturen (16), die aus einer Mehrzahl von leitfähigen Materialien hergestellt und auf den ersten Bondinseln (1121), den ersten Metallaufnahmeabschnitten (131), den zweiten Metallaufnahmeabschnitten (141) und den Metallaufnahme-Verbindungsabschnitten (151) angeordnet werden; (f) Bilden einer Mehrzahl von Lötstellen (17), die auf den leitfähigen Chipstrukturen (16) im Bereich der zweiten Metallaufnahmeabschnitte (141) und der ersten Bondinseln (1121) angeordnet werden; (g) Bereitstellen eines zweiten integrierten Schaltungschips (19, 19a), der eine Mehrzahl von Lötstellen (12, 17, 18) aufweist, wobei die Lötstellen (12, 17, 18) des zweiten integrierten Schaltungschips (19, 19a) mit den leitfähigen Chipstrukturen (16) der ersten Metallaufnahmeabschnitte (131) des ersten integrierten Schaltungschips (11) verbunden werden, wodurch sich ein gestapelter integrierter Schaltungschip ergibt; und (h) Verbinden des gestapelten integrierten Schaltungschips mit einer Speichersubstrat-Baueinheit (2) durch die zweiten Metallaufnahmeabschnitte (141) und die auf den leitfähigen Chipstrukturen (16) befindlichen Lötstellen (12, 17, 18) der ersten Bondinseln (1121), wodurch sich der Speicher mit dem gestapelten integrierten Schaltungschip ergibt, wobei im Schritt (d) die zweiten Metallaufnahmeabschnitte (141) mit Schrägwänden (1411) versehen sind, die jeweils zwischen den Metallaufnahme-Verbindungsabschnitten (151) und den ersten Bondinseln (1121) angeordnet werden, wobei im Schritt (e) die jeweiligen leitfähigen Chipstrukturen (16) Folgendes aufweisen: eine Verbindungsleitung (161), die den jeweiligen Metallaufnahme-Verbindungsabschnitten (151) zugeordnet ist; ein schräges Kontaktstück (162), das mit der Verbindungsleitung (161) verbunden und an der Schrägwand (1411) angeordnet ist, um die auf den leitfähigen Chipstrukturen (16) der zweiten Metallaufnahmeabschnitte (141) befindlichen Lötstellen (12, 17, 18) zu kontaktieren; und ein Lötpad (163), das mit dem schrägen Kontaktstück (162) in Berührung kommt und elektrisch mit ersten Bondinseln (1121) verbunden ist, um die jeweiligen zweiten Metallaufnahmeabschnitte (141) und die jeweils auf den leitfähigen Chipstrukturen (16) der ersten Bondinseln (1121) befindlichen Lötstellen (12, 17, 18) zu verbinden, und wobei im Schritt (a) der erste integrierte Schaltungschip (11) eine seitliche Verbindungsfläche (113) aufweist, die mit der ersten Montagefläche (111) und der zweiten Montagefläche (112) verbunden ist, wobei der Schritt (c) einen weiteren Schritt (c1) und der Schritt (d) einen weiteren Schritt (d1) aufweist: (c1) Bilden einer Seitenvariationsisolierschicht (15) auf der seitlichen Verbindungsfläche (113); und (d1) Projizieren des Laserstrahls (L) auf die Seitenvariationsisolierschicht (15), so dass auf der ersten Variationsisolierschicht (13), der zweiten Variationsisolierschicht (14) und der Seitenvariationsisolierschicht (15) die Metallaufnahme-Verbindungsabschnitte (151) ausgebildet werden, die leicht mit Metall plattiert und mit den ersten Metallaufnahmeabschnitten (131) und den zweiten Metallaufnahmeabschnitten (141) verbunden sind.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in den Schritten (a), (b), (f) und (g) wenigstens eine der Lötstellen (12, 17, 18) als BGA-Ball (Ball Grid Array ball ; BGA Ball) ausgeführt ist.
  3. Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass im Schritt (e) die leitfähigen Chipstrukturen (16) auf den ersten Metallaufnahmeabschnitten (131), den zweiten Metallaufnahmeabschnitten (141), den ersten Bondinseln (1121) und den Metallaufnahme-Verbindungsabschnitten (151) elektroplattiert werden.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass im Schritt (e) die leitfähigen Materialien ein erstes leitfähiges Material, ein zweites leitfähiges Material und ein drittes leitfähiges Material umfassen, wobei der Schritt (e) ferner die folgenden Schritte aufweist: (e1) Bilden einer ersten leitfähigen Schicht (M1), die aus dem ersten leitfähigen Material hergestellt ist und sich auf den ersten Metallaufnahmeabschnitten (131), den zweiten Metallaufnahmeabschnitten (141), den ersten Bondinseln (1121) und den Metallaufnahme-Verbindungsabschnitten (151) befindet; (e2) Bilden einer zweiten leitfähigen Schicht (M2), die aus dem zweiten leitfähigen Material hergestellt ist und sich auf der ersten leitfähigen Schicht (M1) befindet; (e3) Bilden einer dritten leitfähigen Schicht (M3), die aus dem dritten leitfähigen Material hergestellt ist und sich auf der zweiten leitfähigen Schicht (M2) befindet, wodurch sich jede der leitfähigen Chipstrukturen (16) ergibt.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass es sich beim ersten leitfähigen Material im Schritt (e1) um Kupfer handelt.
  6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass es sich beim zweiten leitfähigen Material im Schritt (e2) um Nickel handelt.
  7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass es sich beim dritten leitfähigen Material im Schritt (e2) um Gold handelt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass in dem Schritt (c) die erste Variationsisolierschicht (13) und die zweite Variationsisolierschicht (14) aus einem Variationsisoliermaterial hergestellt werden, auf dem das Metall schwierig zu plattieren ist, so dass die ersten Metallaufnahmeabschnitte (131) und die zweiten Metallaufnahmeabschnitte (141) nach dem Bestrahlen der ersten Variationsisolierschicht (13) und der zweiten Variationsisolierschicht (14) mit dem Laserstrahl (L) ausgebildet sind.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass in dem Schritt (c) das Variationsisoliermaterial mindestens ein thermoplastisches Polymer ist, das mit mindestens einem leitfähigen Metall gemischt ist, so dass, wenn die erste Variationsisolierschicht (13) und die zweite Variationsisolierschicht (14) durch den Laserstrahl (L) bestrahlt werden, das thermoplastische Polymer auf eine Thermoplasttemperatur so erwärmt wird, dass das mindestens eine leitfähige Metall jeweils in die ersten Metallaufnahmeabschnitte (131) und die zweite Metallaufnahmeabschnitte (141) konvergiert.
  10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass das thermoplastische Polymer aus einer Gruppe ausgewählt ist, die Polykarbonat [PC], Acrylnitril-Butadien-Styrol [ABS], Polyamid [PA], Polyphthalamid [Polybutylenterephthalat] [PBT], Cycloolefinpolymer [COP], Polyphenylenether [PPE], Flüssigkristallpolymer [LCP], mindestens eines von Polyetherimid [PEI], Polyetheretherketon [PEEK] und Polyphenylensulfid [PPS] aufweist.
  11. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass es sich beim Variationsisoliermaterial im Schritt (c) um ein Katalysatorisoliermaterial handelt, wobei, nachdem die erste Variationsisolierschicht (13) und die zweite Variationsisolierschicht (14) mit dem Laserstrahl (L) bestrahlt worden sind, diese einer katalytischen Operation unterworfen werden, sodass die ersten Metallaufnahmeabschnitte (131) und die zweiten Metallaufnahmeabschnitte (141) ausgebildet sind.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass es sich beim Katalysatorisoliermaterial um wenigstens eines von Photokatalysatormaterial und thermischem Katalysatormaterial handelt.
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