DE102018116563A1 - Leiterplatten mit verkrümmungsfesten formteilabschnitten und zugehörige halbleiterpackages und herstellungsverfahren - Google Patents

Leiterplatten mit verkrümmungsfesten formteilabschnitten und zugehörige halbleiterpackages und herstellungsverfahren Download PDF

Info

Publication number
DE102018116563A1
DE102018116563A1 DE102018116563.3A DE102018116563A DE102018116563A1 DE 102018116563 A1 DE102018116563 A1 DE 102018116563A1 DE 102018116563 A DE102018116563 A DE 102018116563A DE 102018116563 A1 DE102018116563 A1 DE 102018116563A1
Authority
DE
Germany
Prior art keywords
molding
substrate
section
sidewall
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018116563.3A
Other languages
English (en)
Inventor
Ji-Han Ko
Bo Ram Kang
Dong Kwan Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102018116563A1 publication Critical patent/DE102018116563A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

Ein Halbleiterpackage kann ein Substrat (100) und auf dem Substrat (100) einen Halbleiterchip (300) aufweisen. Ein erster Formteilabschnitt (210) kann den Halbleiterchip (300) abdecken und kann eine erste Seitenwand (S1) und eine zweite Seitenwand (S2), die einander gegenüberliegen, aufweisen. Ein zweiter Formteilabschnitt (220) kann sich entlang der ersten Seitenwand (S1) und entlang der zweiten Seitenwand (S2) erstrecken, wobei der erste Formteilabschnitt (210) ein nichtleitendes Material aufweisen kann und der zweite Formteilabschnitt (220) ein leitendes Material aufweisen kann.

Description

  • Diese Anmeldung beansprucht die Rechte an der am 24. Oktober 2017 eingereichten koreanischen Patentanmeldung Nr. 10-2017-0138134 , deren Offenbarung durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Die vorliegende erfinderische Idee betrifft eine Leiterplatte (PCB), ein Halbleiterpackage und ein Verfahren zur Herstellung eines Halbleiterpackages. Einhergehend damit, dass mobile Geräte wie Smartphones kleiner, leichter und leistungsstärker werden, können Halbleiterpackages dünner und stärker integriert werden. Daher besteht ein wachsender Bedarf an dünnen Substraten.
  • Jedoch kann ein dünnes Substrat einen Prozessfehler bewirken. Zum Beispiel kann sich ein dünnes Substrat wegen der verringerten Steifigkeit während des Prozesses der Herstellung eines Halbleiterpackages krümmen oder reißen. Eine Halterung oder ein Träger kann verwendet werden, um eine verringerte Steifigkeit des Substrats auszugleichen. Jedoch kann ein solches Verfahren neue Geräte und Prozesse mit sich bringen.
  • Außerdem kann eine elektromagnetische Beeinflussung (EMB) stärker werden, wenn Halbleiterpackages dünner und stärker integriert werden.
  • KURZFASSUNG
  • In manchen Ausführungsformen kann ein Halbleiterpackage ein Substrat und auf dem Substrat einen Halbleiterchip aufweisen. Ein erster Formteilabschnitt kann den Halbleiterchip abdecken und kann eine erste Seitenwand und eine zweite Seitenwand, die einander gegenüberliegen, aufweisen. Ein zweiter Formteilabschnitt kann sich entlang der ersten Seitenwand und entlang der zweiten Seitenwand erstrecken, wobei der erste Formteilabschnitt ein nichtleitendes Material aufweisen kann und der zweite Formteilabschnitt ein leitendes Material aufweisen kann.
  • In manchen Ausführungsformen kann ein Halbleiterpackage ein Substrat und auf dem Substrat einen Halbleiterchip aufweisen. Ein erster Formteilabschnitt kann sich auf dem Substrat befinden und kann den Halbleiterchip abdecken. Ein zweiter Formteilabschnitt kann sich auf dem Substrat befinden und kann sich entlang von Seitenwänden des ersten Formteilabschnitts erstrecken. Ein dritter Formteilabschnitt kann eine oberste Oberfläche des ersten Formteilabschnitts und eine oberste Oberfläche des zweiten Formteilabschnitts abdecken, wobei der zweite Formteilabschnitt und der dritte Formteilabschnitt ein leitendes Epoxidformteil aufweisen können.
  • In manchen Ausführungsformen kann eine Leiterplatte (PCB) ein Substrat aufweisen, das eine erste Bestückungsregion und eine zweite Bestückungsregion aufweist, die entlang einer ersten Richtung aneinander angrenzen, wobei die erste und die zweite Bestückungsregion dafür ausgelegt sind, mit integrierten Schaltungen bestückt zu werden. Eine Formteilstruktur kann auf dem Substrat vorhanden sein und kann ein leitendes Material aufweisen, wobei die Formteilstruktur einen Umfangsabschnitt, der sich entlang von Rändern des Substrats erstreckt, und eine erste Strebe aufweist, welche die erste Bestückungsregion und die zweite Bestückungsregion voneinander trennt.
  • Figurenliste
  • Diese und andere Aspekte werden aus der folgenden Beschreibung der Ausführungsformen in Zusammenschau mit den begleitenden Zeichnungen deutlicher und besser verständlich werden, wobei:
    • 1 eine schematische Draufsicht auf eine PCB gemäß Ausführungsformen ist.
    • 2 eine schematische Querschnittsansicht entlang der Linie A-A' von 1 ist.
    • 3 eine schematische Querschnittsansicht entlang der Linie B-B' von 1 ist.
    • 4 eine schematische Draufsicht auf eine PCB gemäß Ausführungsformen ist.
    • 5 eine schematische Querschnittsansicht entlang der Linie C-C' von 4 ist.
    • 6 eine schematische Querschnittsansicht entlang der Linie D-D' von 4 ist.
    • 7A bis 7C schematische Draufsichten auf Halbleiterpackages gemäß Ausführungsformen sind.
    • 8 eine schematische Querschnittsansicht entlang der Linie E-E' von 7A ist.
    • 9 eine schematische Draufsicht auf ein Halbleiterpackage gemäß Ausführungsformen ist.
    • 10 eine schematische Querschnittsansicht entlang der Linie F-F' von 9 ist.
    • 11 eine schematische Draufsicht auf ein Halbleiterpackage gemäß Ausführungsformen ist.
    • 12 eine schematische Querschnittsansicht entlang der Linie G-G' von 11 ist.
    • 13 eine schematische Draufsicht auf ein Halbleiterpackage gemäß Ausführungsformen ist.
    • 14 bis 25 Ansichten sind, die ein Verfahren zur Herstellung eines Halbleiterpackages gemäß Ausführungsformen darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Nun werden Leiterplatten (PCBs) gemäß Ausführungsformen unter Bezugnahme auf 1 bis 6 beschrieben.
  • 1 ist eine schematische Draufsicht auf eine PCB gemäß Ausführungsformen. 2 ist eine schematische Querschnittsansicht entlang der Linie A-A' von 1. 3 ist eine schematische Querschnittsansicht entlang der Linie B-B' von 1.
  • Wie in 1 bis 3 gezeigt ist, weist die PCB gemäß den Ausführungsformen ein Substrat 100 und eine Formteilstruktur bzw. einen Formling 220S auf.
  • Das Substrat 100 kann ein Substrat für Packages bzw. Gehäuse sein. Zum Beispiel kann das Substrat 100 eine dünne PCB sein. Die Dicke des Substrats 100 kann beispielsweise 0,17 mm oder weniger betragen. Das Substrat 100 kann eine einzige Schicht oder mehrere Schichten aufweisen.
  • Das Substrat 100 kann mehrere Bestückungsregionen 120 aufweisen. In 1 sind die Bestückungsregionen 120 in einem Schachbrettmuster angeordnet. Jedoch ist die vorliegende Offenbarung nicht darauf beschränkt.
  • Jede von den Bestückungsregionen 120 kann eine Region sein, in der ein Halbleiterchip 300 (siehe 8) montiert werden kann. Zum Beispiel kann jede von den Bestückungsregionen 120 ein Leitermuster aufweisen. Das Leitermuster von jeder der Bestückungsregionen 120 kann für eine elektrische Verbindung mit dem Halbleiterchip 300 ausgelegt sein.
  • Die Bestückungsregionen 120 können eine erste Bestückungsregion 121, eine zweite Bestückungsregion 122 und eine dritte Bestückungsregion 123, die aneinander angrenzen, einschließen.
  • Wie in 1 dargestellt ist, können beispielsweise die erste Bestückungsregion 121 und die zweite Bestückungsregion 122 entlang einer ersten Richtung X aneinander angrenzen. Jedoch können die erste Bestückungsregion 121 und die zweite Bestückungsregion 122 elektrisch voneinander getrennt sein.
  • Wie in 1 dargestellt ist, können außerdem beispielsweise die erste Bestückungsregion 121 und die dritte Bestückungsregion 123 entlang einer zweiten Richtung Y, welche die erste Richtung X schneidet, aneinander angrenzend angeordnet sein. Jedoch können die erste Bestückungsregion 121 und die dritte Bestückungsregion 123 elektrisch voneinander getrennt sein.
  • In manchen Ausführungsformen kann die dritte Bestückungsregion 123 eine äußerste Bestückungsregion von den Bestückungsregionen 120 sein. Zum Beispiel kann die dritte Bestückungsregion 123 eine Bestückungsregion sein, die von allen Bestückungsregionen 120 am nächstem an einem Rand des Substrats 100 liegt.
  • Außerdem kann das Substrat 100 ein erstes Bond-Pad 102, ein zweites Bond-Pad 104 und eine Masse-Kontaktstelle 106 aufweisen. Sowohl das erste Bond-Pad 102 als auch das zweite Bond-Pad 104 und die Masse-Kontaktstelle 106 können jeweils eines von einer Mehrzahl von gleichen sein. Außerdem können die ersten Bond-Pads 102, die zweiten Bond-Pads 104 und die Masse-Kontaktstellen 106 jeweils als Leiter ausgebildet sein.
  • Die ersten Bond-Pads 102 können beispielsweise in einem oberen Teil des Substrats 100 ausgebildet sein. Die ersten Bond-Pads 102 können mit elektrischen Schaltungen (wie etwa Schaltungsmustern) verbunden sein, die auf dem Substrat 100 ausgebildet sind. Außerdem können die ersten Bond-Pads 102 Abschnitte sein, die mit Bond-Drähten 306 verbunden sind (siehe 8), die noch beschrieben werden. Das heißt, bei den ersten Bond-Pads 102 kann es sich um Abschnitte handeln, durch welche die Schaltungsmuster des Substrats 100 mit der Außenseite verbunden sind. Demgemäß kann das Substrat 100 durch die ersten Bond-Pads 102 beispielsweise mit Halbleiterchips elektrisch verbunden sein.
  • Die zweiten Bond-Pads 104 können beispielsweise in einem unteren Teil des Substrats 100 ausgebildet sein. Wie die ersten Bond-Pads 102 können die zweiten Bond-Pads 104 mit elektrischen Schaltungen (wie etwa Schaltungsmustern) verbunden sein, die auf dem Substrat 100 ausgebildet sind. Außerdem können die zweiten Bond-Pads 104 Abschnitte sein, die mit Lotkugeln 110 verbunden sind (siehe 8), die noch beschrieben werden. Das heißt, bei den zweiten Bond-Pads 104 kann es sich um Abschnitte handeln, durch welche die Schaltungsmuster des Substrats 100 mit der Außenseite verbunden sind.
  • Die Masse-Kontaktstellen 106 können beispielsweise im oberen Teil des Substrats 100 ausgebildet sein. Die Masse-Kontaktstellen 106 können elektrisch mit einer Masseleitung innerhalb des Substrats 100 verbunden sein. Jedoch können die Masse-Kontaktstellen 106 in manchen Ausführungsformen weggelassen werden.
  • Die Formteilstruktur 220S kann auf dem Substrat 100 angeordnet sein. Die Formteilstruktur 220S kann sich von einer oberen Oberfläche des Substrats 100 entlang einer dritten Richtung Z erstrecken, welche die erste Richtung X und die zweite Richtung Y schneidet.
  • Die Formteilstruktur 220S gemäß den Ausführungsformen kann einen Umfangsabschnitt 222 und eine Mehrzahl von ersten Streben 224 aufweisen.
  • Der Umfangsabschnitt 222 der Formteilstruktur 220S kann sich entlang der Ränder des Substrats 100 erstrecken. Wenn das Substrat 100 zum Beispiel rechteckig ist, kann der Umfangsabschnitt 222 der Formteilstruktur 220S eine Kontur aufweisen, die sich entlang der Ränder der rechteckigen Kontur erstreckt, wie in 1 gezeigt.
  • In manchen Ausführungsformen können alle von den Bestückungsregionen 120 innerhalb des Umfangsabschnitts 222 angeordnet sein. Zum Beispiel kann sich der Umfangsabschnitt 222 der Formteilstruktur 220S entlang des Umfangs der äußersten von den Bestückungsregionen 120 erstrecken. Wie in 1 und 3 dargestellt ist, kann der Umfangsabschnitt 222 an die dritte Bestückungsregion 123 angrenzen, die eine äußerste von den Bestückungsregionen 120 ist.
  • In manchen Ausführungsformen können manche von den Bestückungsregionen 120 außerhalb vom Umfangsabschnitt 222 angeordnet sein.
  • Die ersten Streben 224 der Formteilstruktur 220S können zumindest manche von den Bestückungsregionen 120 voneinander trennen. Die ersten Streben 224 der Formteilstruktur 220S können sich innerhalb des Umfangsabschnitts 222 erstrecken. Wie in 1 dargestellt ist, können sich beispielsweise die ersten Streben 224 innerhalb des Umfangsabschnitts 222 entlang der zweiten Richtung Y erstrecken, um zumindest manche von den Bestückungsregionen 120 voneinander zu trennen. Wie in 1 und 2 dargestellt ist, kann zum Beispiel eine erste Strebe 224 die erste Bestückungsregion 121 und die zweite Bestückungsregion 122 voneinander trennen.
  • Die ersten Streben 224 können mit dem Umfangsabschnitt 222 verbunden sein. Außerdem können sich die ersten Streben 224 vom Umfangsabschnitt 222 aus entlang der zweiten Richtung Y erstrecken. Zum Beispiel können die ersten Streben 224 an alle von den Bestückungsregionen 120 angrenzen und sich entlang der zweiten Richtung Y erstrecken.
  • In manchen Ausführungsformen kann die Formteilstruktur 220S von den Rändern des Substrats 100 beabstandet sein. Das heißt, die Formteilstruktur 220S muss nicht am äußersten Rand des Substrats 100 ausgebildet sein. Wie in 1 dargestellt ist, können zum Beispiel die Ränder des Umfangsabschnitts 222 der Formteilstruktur 220S von den Rändern des Substrats 100 beabstandet sein.
  • In manchen Ausführungsformen kann die Formteilstruktur 220S mit den Masse-Kontaktstellen 106 in Kontakt stehen. Wie in 2 und 3 dargestellt ist, können zum Beispiel der Umfangsabschnitt 222 und die ersten Streben 224 auf den Masse-Kontaktstellen 106 ausgebildet sein. Demgemäß können die Masse-Kontaktstellen 106 eine Massespannung an der Formteilstruktur 220S bereitstellen. In 2 ist die Breite der Masse-Kontaktstellen 106 der Breite der ersten Streben 224 gleich. Jedoch ist die vorliegende Offenbarung nicht darauf beschränkt. Zum Beispiel kann die Breite der Masse-Kontaktstellen 106 größer oder kleiner sein als die Breite der ersten Streben 224.
  • Die Formteilstruktur 220S kann unter anderem ein Epoxidformteil (EMC) einschließen.
  • In manchen Ausführungsformen kann die Formteilstruktur 220S ein leitendes Material einschließen. Zum Beispiel kann die Formteilstruktur 220S ein leitendes EMC einschließen. Das leitende EMC kann einen leitenden Füllstoff einschließen. Der leitende Füllstoff kann beispielsweise Ferrit einschließen. Jedoch kann der leitende Füllstoff verschiedene bekannte leitende Füllstoffe einschließen. Zum Beispiel kann der leitende Füllstoff mindestens einen von leitenden Füllstoffen auf Metallbasis, wie etwa Ag, Cu, Ni, ZnO, SnO2, Al und Edelstahl, von leitenden Füllstoffen auf Kohlenstoffbasis, wie etwa Acetylenruß, Gasruß, Kohlefaser und Graphit auf Pech-/Pan-Basis, von leitenden Füllstoffen auf Polymerbasis, wie etwa Polyanilin, Polypyrrol und Polythiophen, und Kombinationen dieser Füllstoffe einschließen.
  • In manchen Ausführungsformen kann die Formteilstruktur 220S, bezogen auf 100 Gewichts-% des leitenden EMCs, 50 Gewichts-% oder mehr an leitendem Füllstoff einschließen. Zum Beispiel kann die Formteilstruktur 220S, bezogen auf 100 Gewichts-% des leitenden EMCs, 85 bis 95 Gewichts-% oder mehr an leitendem Füllstoff einschließen. In noch anderen Ausführungsformen kann die Formteilstruktur 220S ein leitendes Material in einer solchen Menge einschließen, dass sie eine ausreichende EMI-Abschirmung für eine integrierte Schaltung im Halbleiterpackage bereitstellt.
  • Die Erfinder haben erkannt, dass ein dünnes Substrat einen Prozessfehler bewirken kann. Zum Beispiel kann sich ein dünnes Substrat wegen der verringerten Steifigkeit während des Prozesses der Herstellung eines Halbleiterpackages krümmen oder reißen. Jedoch kann die PCB gemäß den Ausführungsformen die Steifigkeit des Substrats durch die Verwendung der Formteilstruktur 220S verstärken. Zum Beispiel kann die Formteilstruktur 220S das Substrat 100 in einem Montage- oder Überführungsprozess stützen, um die Steifigkeit des Substrats 100 zu verstärken.
  • Eine Halterung oder ein Träger kann verwendet werden, um eine verringerte Steifigkeit eines Substrats auszugleichen. Jedoch kann ein solches Verfahren neue Geräte und Prozesse mit sich bringen. Da andererseits die Formteilstruktur 220S gemäß den Ausführungsformen ein EMC aufweist, können die vorhandenen Geräte und Prozesse verwendet werden, ohne dass das dünne Substrat reißt oder sich krümmt Zum Beispiel kann die Formteilstruktur 220S gemäß den Ausführungsformen unter Verwendung von Geräten hergestellt werden, die den Geräten zur Herstellung eines ersten Formteilabschnitts 210 (siehe 8) gleich sind. Daher kann die PCB gemäß den Ausführungsformen die Herstellungskosten von Halbleiterpackages verringern.
  • Da die Formteilstruktur 220S gemäß den Ausführungsformen von den Rändern des Substrats 100 beabstandet ist, kann außerdem eine Region zum Handhaben des Substrats 100 bereitgestellt werden. Zum Beispiel kann eine Halterung, die im Prozess der Herstellung eines Halbleiterpackages verwendet wird, die PCB gemäß den Ausführungsformen unter Verwendung der Ränder des Substrats 100, an denen die Formteilstruktur 220S nicht ausgebildet ist, fixieren.
  • 4 ist eine schematische Draufsicht auf eine PCB gemäß Ausführungsformen. 5 ist eine schematische Querschnittsansicht entlang der Linie C-C' von 4. 6 ist eine schematische Querschnittsansicht entlang der Linie D-D' von 4. Zur Vereinfachung der Beschreibung wird eine Beschreibung von Elementen, die denen gleich sind, die oben unter Bezugnahme auf 1 bis 3 beschrieben wurden, kurz gehalten oder kann auch weggelassen sein.
  • Bezug nehmend auf 4 bis 6, weist eine Formteilstruktur 220S gemäß Ausführungsformen ferner eine Mehrzahl von zweiten Streben 226 auf.
  • Die zweiten Streben 226 der Formteilstruktur 220S können zumindest manche von den Bestückungsregionen 120 voneinander trennen. Die zweiten Streben 226 der Formteilstruktur 220S können sich innerhalb von einem Umfangsabschnitt 222 erstrecken. Wie in 4 dargestellt ist, erstrecken sich die zweiten Streben 226 zum Beispiel innerhalb vom Umfangsabschnitt 222 entlang der ersten Richtung X, um zumindest manche von den Bestückungsregionen 120 voneinander zu trennen. Wie in 4 und 6 dargestellt ist, kann zum Beispiel eine zweite Strebe 226 eine erste Bestückungsregion 121 und eine dritte Bestückungsregion 123 voneinander trennen.
  • Die zweiten Streben 226 können mit dem Umfangsabschnitt 222 verbunden sein. Die zweiten Streben 226 können sich vom Umfangsabschnitt 222 aus entlang der ersten Richtung X erstrecken. Zum Beispiel können die zweiten Streben 226 an alle von den Bestückungsregionen 120 angrenzen und sich entlang der ersten Richtung X erstrecken.
  • Da die Bestückungsregionen 120 in einem Schachbrettmuster angeordnet sein können, kann die Formteilstruktur 220S beispielsweise in einem Gittermuster ausgebildet sein. Demgemäß können die Bestückungsregionen 120 durch die Formteilstruktur 220S voneinander getrennt sein.
  • In manchen Ausführungsformen kann die Formteilstruktur 220S mit den Masse-Kontaktstellen 106 in Kontakt stehen. Wie in 5 und 6 dargestellt ist, können zum Beispiel der Umfangsabschnitt 222, erste Streben 224 und die zweiten Streben 226 auf den Masse-Kontaktstellen 106 ausgebildet sein. Demgemäß können die Masse-Kontaktstellen 106 eine Massespannung an der Formteilstruktur 220S bereitstellen. In 6 ist die Breite der Masse-Kontaktstellen 106 der Breite der zweiten Streben 226 gleich. Jedoch ist die vorliegende Offenbarung nicht darauf beschränkt. Zum Beispiel kann die Breite der Masse-Kontaktstellen 106 größer oder kleiner sein als die Breite der zweiten Streben 226.
  • Nun werden Halbleiterpackages gemäß Ausführungsformen unter Bezugnahme auf 7A bis 13 beschrieben.
  • 7A bis 7C sind verschiedene schematische Draufsichten auf Halbleiterpackages gemäß Ausführungsformen. 8 ist eine schematische Querschnittsansicht entlang der Linie E-E' von 7A. Zur Vereinfachung der Beschreibung wird eine Beschreibung von Elementen, die denen gleich sind, die oben unter Bezugnahme auf 1 bis 6 beschrieben wurden, kurz gehalten oder kann auch weggelassen werden.
  • Wie in 7A und 8 gezeigt ist, weist ein Halbleiterpackage gemäß Ausführungsformen ein Substrat 100, einen Halbleiterchip 300, Bond-Drähte 306, Lotkugeln 110, einen ersten Formteilabschnitt 210 und einen zweiten Formteilabschnitt 220 auf.
  • Der Halbleiterchip 300 kann auf dem Substrat 100 angeordnet sein. Zum Beispiel kann der Halbleiterchip 300 auf einer Bestückungsregion 120 (siehe 1) des Substrats 100 montiert sein. Der Halbleiterchip 300 kann unter anderem eine logische Vorrichtung wie etwa ein Mikroprozessor sein.
  • Der Halbleiterchip 300 kann eine Struktur aufweisen, bei der eine Mehrzahl von Chips gestapelt sind. Zum Beispiel kann der Halbleiterchip 300 einen unteren Chip 302b und einen oberen Chip 302u, der auf den unteren Chip 302b gestapelt ist, aufweisen. Auch wenn in 8 eine Struktur dargestellt ist, bei der nur zwei Chips gestapelt sind, kann der Halbleiterchip 300 eine Struktur aufweisen, bei der drei oder mehr Chips gestapelt sind.
  • Der untere Chip 302b kann durch einen unteren Befestigungsabschnitt 304b am Substrat 100 montiert sein. Der untere Befestigungsabschnitt 304b kann den unteren Chip 302b unter Verwendung eines Haftmittels am Substrat 100 montieren.
  • Der obere Chip 302u kann durch einen oberen Befestigungsabschnitt 304u am unteren Chip 302b montiert werden. Wie der untere Befestigungsabschnitt 304b kann der obere Befestigungsabschnitt 304u den oberen Chip 302u unter Verwendung eines Haftmittels am unteren Chip 302b montieren.
  • Sowohl der untere Befestigungsabschnitt 304b als auch der obere Befestigungsabschnitt 304u können unter anderem flüssiges Epoxid, ein Klebeband oder ein leitendes Medium einschließen.
  • In manchen Ausführungsformen kann der Halbleiterchip 300 durch Flip-Chip-Bondings am Substrat 100 montiert sein. Auch wenn dies in den Zeichnungen nicht dargestellt ist, kann beispielsweise eine Mehrzahl von leitenden Chip-Kontakthöckern zwischen dem Substrat 100 und dem Halbleiterchip 300 angeordnet sein. Die leitenden Chip-Kontakthöcker können z.B. anhand eines Lötprozesses ausgebildet werden.
  • Die Bond-Drähte 306 können das Substrat 100 und den Halbleiterchip 300 elektrisch verbinden. Zum Beispiel können die Bond-Drähte 306 mit ersten Bond-Pads 102 des Substrats 100 verbunden sein. Jedoch kann das Substrat 100 auch z.B. durch ein Klebeband elektrisch mit dem Halbleiterchip 300 verbunden sein.
  • Die Lotkugeln 110 können mit dem Substrat 100 verbunden sein. Zum Beispiel können die Lotkugeln 110 mit zweiten Bond-Pads 104 des Substrats 100 verbunden sein. Somit kann das Substrat 100 durch die Lotkugeln 110 elektrisch mit einem anderen Substrat oder dergleichen verbunden sein. Zum Beispiel kann das Substrat 100 durch die Lotkugeln 110 elektrisch mit einer Modulplatte oder einer Hauptleiterplatte verbunden sein.
  • Der erste Formteilabschnitt 210 kann den Halbleiterchip 300 bedecken. Demgemäß kann der Halbleiterchip 300 mit dem ersten Formteilabschnitt 210 versiegelt sein.
  • Der erste Formteilabschnitt 210 kann eine erste Seitenwand S1, eine zweite Seitenwand S2, eine dritte Seitenwand S3 und eine vierte Seitenwand S4 aufweisen. Die erste Seitenwand S1 und die zweite Seitenwand S2 können einander gegenüberliegende Seitenwände des ersten Formteilabschnitts 210 sein. Die dritte Seitenwand S3 des ersten Formteilabschnitts 210 kann eine Seitenwand sein, welche die erste Seitenwand S1 und die zweite Seitenwand S2 verbindet. Die vierte Seitenwand S4 des ersten Formteilabschnitts 210 kann eine Seitenwand sein, die der dritten Seitenwand S3 zugewandt ist.
  • Zum Beispiel können die erste Seitenwand S1 und die zweite Seitenwand S2 beide Seitenwände des ersten Formteilabschnitts 210 sein, die sich entlang der zweiten Richtung Y erstrecken. Die dritte Seitenwand S3 kann eine Seitenwand des ersten Formteilabschnitts 210 sein, die sich entlang der ersten Richtung X erstreckt. Die vierte Seitenwand S4 kann eine andere Seitenwand des ersten Formteilabschnitts 210 sein, die sich entlang der ersten Richtung X erstreckt. Zum Beispiel können die erste Seitenwand S1, die zweite Seitenwand S2, die dritte Seitenwand S3 und die vierte Seitenwand S4 Seitenwände des ersten Formteilabschnitts 210 sein, der wie ein rechtwinkliges Parallelepiped geformt ist.
  • Der erste Formteilabschnitt 210 kann ein nichtleitendes Material einschließen. Der erste Formteilabschnitt 210 kann beispielsweise ein nichtleitendes EMC, einschließlich eines nichtleitenden Füllstoffs einschließen. Der nichtleitende Füllstoff kann unter anderem Quarzglas einschließen.
  • Der zweite Formteilabschnitt 220 kann sich auf dem Substrat 100 zumindest zum Teil entlang der Seitenwände des ersten Formteilabschnitts 210 erstrecken. Demgemäß kann der zweite Formteilabschnitt 220 zumindest einen Teil des Halbleiterchips 300 umgeben. Wie in 7A dargestellt ist, kann sich zum Beispiel der zweite Formteilabschnitt 220 entlang der ersten Seitenwand S1 und der zweiten Seitenwand S2 des ersten Formteilabschnitts 210 erstrecken. In manchen Ausführungsformen könnte sich der zweite Formteilabschnitt 220 jedoch nicht entlang der dritten Seitenwand S3 und der vierten Seitenwand S4 des ersten Formteilabschnitts 210 erstrecken.
  • Wie in 8 dargestellt ist, kann eine untere Oberfläche des zweiten Formteilabschnitts 220 mit einer oberen Oberfläche des Substrats 100 in Kontakt stehen. In 8 liegt die obere Oberfläche des zweiten Formteilabschnitts 220 in derselben Ebene wie eine obere Oberfläche des ersten Formteilabschnitts 210. Jedoch ist die vorliegende Offenbarung nicht darauf beschränkt. Zum Beispiel kann die obere Oberfläche des zweiten Formteilabschnitts 220 höher oder niedriger angeordnet sein als die obere Oberfläche des ersten Formteilabschnitts 210.
  • In manchen Ausführungsformen kann der zweite Formteilabschnitt 220 mit Masse-Kontaktstellen 106 des Substrats 100 in Kontakt stehen. Demgemäß kann der zweite Formteilabschnitt 220 von den Masse-Kontaktstellen 106 geerdet sein.
  • Ein Halbleiterpackage gemäß Ausführungsformen kann unter Verwendung von einer der PCBs von 1 bis 6 hergestellt werden. Zum Beispiel kann eine Mehrzahl von Halbleiterpackages, die aneinander angrenzen, unter Verwendung von einer der PCBs von 1 bis 6 hergestellt werden. Dann können die Halbleiterpackages, die aneinander angrenzen, geschnitten werden, um die Halbleiterpackages von 7A bis 8 zu erzeugen, und wie ausführlicher unter Bezugnahme auf 14 bis 25 beschrieben wird.
  • Zum Beispiel kann das Halbleiterpackage von 7A und 8 unter Verwendung der PCB von 1 bis 3 hergestellt werden. In diesem Fall kann der zweite Formteilabschnitt 220 Teil der Formteilstruktur 220S von 1 sein. Zum Beispiel kann der zweite Formteilabschnitt 220 an sowohl der ersten Seitenwand S1 als auch an der zweiten Seitenwand S2 Teil einer ersten Strebe 224 sein.
  • Bezug nehmend auf 7B und 8 kann sich ferner ein zweiter Formteilabschnitt 220 gemäß Ausführungsformen entlang der dritten Seitenwand S3 erstrecken.
  • Bezug nehmend auf 7B kann sich zum Beispiel der zweite Formteilabschnitt 220 entlang der ersten Seitenwand S1, der zweiten Seitenwand S2 und der dritten Seitenwand S3 des ersten Formteilabschnitts 210 erstrecken. In manchen Ausführungsformen könnte sich der zweite Formteilabschnitt 220 jedoch nicht entlang der vierten Seitenwand S4 des ersten Formteilabschnitts 210 erstrecken.
  • Ein Halbleiterpackage gemäß Ausführungsformen kann unter Verwendung von einer der PCBs von 1 bis 6 hergestellt werden.
  • Zum Beispiel kann das Halbleiterpackage von 7B und 8 unter Verwendung der PCB von 1 bis 3 hergestellt werden. In diesem Fall kann der zweite Formteilabschnitt 220 Teil der Formteilstruktur 220S von 1 sein. Zum Beispiel kann der zweite Formteilabschnitt 220 an sowohl der ersten Seitenwand S1 als auch an der zweiten Seitenwand S2 Teil einer ersten Strebe 224 sein. Zum Beispiel kann der zweite Formteilabschnitt 220 an der dritten Seitenwand S3 Teil eines Umfangsabschnitts 222 sein.
  • Wie in 7C und 8 gezeigt ist, kann sich ferner ein zweiter Formteilabschnitt 220 gemäß Ausführungsformen entlang der vierten Seitenwand S4 erstrecken.
  • Wie in 7C dargestellt ist, kann sich zum Beispiel der zweite Formteilabschnitt 220 entlang der ersten Seitenwand S1, der zweiten Seitenwand S2, der dritten Seitenwand S3 und der vierten Seitenwand S4 des ersten Formteilabschnitts 210 erstrecken.
  • Ein Halbleiterpackage gemäß Ausführungsformen kann unter Verwendung von einer der PCBs von 1 bis 6 hergestellt werden.
  • Zum Beispiel kann das Halbleiterpackage von 7C und 8 unter Verwendung der PCB von 4 bis 6 hergestellt werden. In diesem Fall kann der zweite Formteilabschnitt 220 Teil der Formteilstruktur 220S von 1 sein. Zum Beispiel kann der zweite Formteilabschnitt 220 an sowohl der ersten Seitenwand S1 als auch an der zweiten Seitenwand S2 Teil einer ersten Strebe 224 sein. Zum Beispiel kann der zweite Formteilabschnitt 220 an sowohl der dritten Seitenwand S3 als auch der vierten Seitenwand S4 Teil einer zweiten Strebe 226 sein. Alternativ dazu kann der zweite Formteilabschnitt 220 an der ersten Seitenwand S1, der zweiten Seitenwand S2, der dritten Seitenwand S3 oder der vierten Seitenwand S4 Teil des Umfangsabschnitts 222 sein.
  • 9 ist eine schematische Draufsicht auf ein Halbleiterpackage gemäß Ausführungsformen. 10 ist eine schematische Querschnittsansicht entlang der Linie F-F' von 9. Zur Vereinfachung der Beschreibung wird eine Beschreibung von Elementen, die denen gleich sind, die oben unter Bezugnahme auf 1 bis 8 beschrieben wurden, kurz gehalten oder kann auch weggelassen werden.
  • Bezug nehmend auf 9 und 10 kann ein erster Formteilabschnitt 210 gemäß Ausführungsformen eine obere Oberfläche eines zweiten Formteilabschnitts 220 bedecken. Zum Beispiel kann eine oberste Oberfläche des ersten Formteilabschnitts 210 höher angeordnet sein als eine oberste Oberfläche des zweiten Formteilabschnitts 220.
  • In 9 und 10 bedeckt der erste Formteilabschnitt 210 die gesamte obere Oberfläche des zweiten Formteilabschnitts 220. Jedoch ist die vorliegende Offenbarung nicht darauf beschränkt. Zum Beispiel kann der erste Formteilabschnitt 210 einen Teil der oberen Oberfläche des zweiten Formteilabschnitts 220 bedecken.
  • 11 ist eine schematische Draufsicht auf ein Halbleiterpackage gemäß Ausführungsformen. 12 ist eine schematische Querschnittsansicht entlang der Linie G-G' von 11. Zur Vereinfachung der Beschreibung wird eine Beschreibung von Elementen, die denen gleich sind, die oben unter Bezugnahme auf 1 bis 8 beschrieben wurden, kurz gehalten oder kann auch weggelassen werden.
  • Bezug nehmend auf 11 und 12 weist das Halbleiterpackage gemäß den Ausführungsformen ferner einen dritten Formteilabschnitt 230 auf.
  • Der dritte Formteilabschnitt 230 kann an einem ersten Formteilabschnitt 210 und einem zweiten Formteilabschnitt 220 angeordnet sein. Demgemäß kann der dritte Formteilabschnitt 230 mit dem zweiten Formteilabschnitt 220 in Kontakt stehen. Wenn der zweite Formteilabschnitt 220 wie oben beschrieben geerdet ist, kann der dritte Formteilabschnitt 230 ebenfalls geerdet sein.
  • In 11 und 12 bedeckt der dritte Formteilabschnitt 230 eine obere Oberfläche des ersten Formteilabschnitts 210 und eine obere Oberfläche des zweiten Formteilabschnitts 220 vollständig. Jedoch ist die vorliegende Offenbarung darauf beschränkt. Zum Beispiel kann der dritte Formteilabschnitt 230 einen Teil der oberen Oberfläche des zweiten Formteilabschnitts 220 bedecken. Jedoch kann der dritte Formteilabschnitt 230 die obere Oberfläche des ersten Formteilabschnitts 210 vollständig bedecken.
  • Der dritte Formteilabschnitt 230 kann ein EMC einschließen, ist aber nicht darauf beschränkt.
  • In manchen Ausführungsformen kann der dritte Formteilabschnitt 230 ein leitendes Material einschließen. Zum Beispiel kann der dritte Formteilabschnitt 230 ein leitendes EMC einschließen. Das leitende EMC kann einen leitenden Füllstoff einschließen. Der leitende Füllstoff kann beispielsweise Ferrit einschließen. Jedoch kann der leitende Füllstoff verschiedene bekannte leitende Füllstoffe einschließen. Zum Beispiel kann der leitende Füllstoff mindestens einen von leitenden Füllstoff auf Metallbasis, wie etwa Ag, Cu, Ni, ZnO, SnO2, Al und Edelstahl, von leitenden Füllstoffen auf Kohlenstoffbasis, wie etwa Acetylenruß, Gasruß, Kohlefaser und Graphit auf Pech-/PAN-Basis, von leitenden Füllstoffen auf Polymerbasis, wie etwa Polyanilin, Polypyrrol und Polythiophen, und Kombinationen dieser Füllstoffe einschließen.
  • In manchen Ausführungsformen kann der dritte Formteilabschnitt 230, bezogen auf 100 Gewichts-% des leitenden EMCs, 50 Gewichts-% oder mehr an leitendem Füllstoff einschließen. Zum Beispiel kann der dritte Formteilabschnitt 230, bezogen auf 100 Gewichts-% des leitenden EMCs, 85 bis 95 Gewichts-% oder mehr an leitendem Füllstoff einschließen.
  • In manchen Ausführungsformen kann der dritte Formteilabschnitt 230 das gleiche Material aufweisen wie der zweite Formteilabschnitt 220. zum Beispiel kann der dritte Formteilabschnitt 230 einen leitenden Füllstoff einer Art aufweisen, die von der des leitenden Füllstoffs des zweiten Formteilabschnitts 220 verschieden ist, oder kann einen anderen Gehalt an leitendem Füllstoff aufweisen als der zweite Formteilabschnitt 220.
  • 13 ist eine schematische Draufsicht auf ein Halbleiterpackage gemäß Ausführungsformen. Zur Vereinfachung der Beschreibung wird eine Beschreibung von Elementen, die denen gleich sind, die oben unter Bezugnahme auf 1 bis 8 beschrieben wurden, kurz gehalten oder kann auch weggelassen werden.
  • Bezug nehmend auf 13 kann das Halbleiterpackage gemäß den Ausführungsformen eine Mehrzahl von Halbleiterchips aufweisen.
  • Zum Beispiel können ein erster Halbleiterchip 300a und ein zweiter Halbleiterchip 300b auf einem Substrat 100 angeordnet sein. Sowohl der erste Halbleiterchip 300a als auch der zweite Halbleiterchip 300b können dem Halbleiterchip 300 von 7A bis 8 entsprechen.
  • Ein erster Formteilabschnitt 210 kann den ersten Halbleiterchip 300a und den zweiten Halbleiterchip 300b bedecken. Demgemäß können der erste Halbleiterchip 300a und der zweite Halbleiterchip 300b mit dem ersten Formteilabschnitt 210 versiegelt sein. Ein zweiter Formteilabschnitt 220 kann zumindest einen Teil des ersten Halbleiterchips 300a und des zweiten Halbleiterchips 300b bedecken.
  • Wenn Halbleiterpackages dünner und stärker integriert sein, kann die Steifigkeit der Halbleiterpackages verringert sein. Wenn Halbleiterpackages dünner werden, kann zum Beispiel eine Verkrümmung der Halbleiterpackages verstärkt werden. Jedoch kann die Steifigkeit eines Halbleiterpackages gemäß Ausführungsformen unter Verwendung des zweiten Formteilabschnitts 220 verstärkt werden. Zum Beispiel kann der zweite Formteilabschnitt 220 das Substrat 100 und den ersten Formteilabschnitt 210 stützen, um die Steifigkeit des Halbleiterpackages gemäß den Ausführungsformen zu verstärken.
  • Ferner kann eine elektromagnetische Beeinflussung (EMB) schlimmer werden, wenn Halbleiterpackages dünner und stärker integriert werden. Jedoch kann ein Halbleiterpackage gemäß Ausführungsformen unter Verwendung des zweiten Formteilabschnitts 220 eine EMB verhindern. Zum Beispiel kann der zweite Formteilabschnitt 220, der ein leitendes Material aufweist, geerdet werden, da er mit den Masse-Kontaktstellen 106 des Substrats 100 in Kontakt steht. Der geerdete zweite Formteilabschnitt 220 kann den Halbleiterchip 300 umgeben und EMB-Effekte am Halbleiterchip 300 reduzieren.
  • In manchen Ausführungsformen kann der dritte Formteilabschnitt 230 den Halbleiterchip 300 zusammen mit dem zweiten Formteilabschnitt 220 vollständig umgeben und die Wirkung einer EMB auf den Halbleiterchip 300 minimieren.
  • Nun wird ein Verfahren zum Herstellen des Halbleiterpackages gemäß Ausführungsformen unter Bezugnahme auf 14 bis 25 beschrieben.
  • 14 bis 25 sind Ansichten, die Schritte eines Verfahrens zur Herstellung eines Halbleiterpackages gemäß Ausführungsformen darstellen. Zur Vereinfachung der Beschreibung wird eine Beschreibung von Elementen, die denen gleich sind, die oben unter Bezugnahme auf 1 bis 13 beschrieben wurden, kurz gehalten oder kann auch weggelassen werden.
  • Wie in 14 und 15 gezeigt ist, wird ein Substrat 100 bereitgestellt, das eine Mehrzahl von Bestückungsregionen 120 aufweist. Als Bezug ist 15 eine Querschnittsansicht entlang der Linie A1-A1' von 14.
  • Die Bestückungsregionen 120 können eine erste Bestückungsregion 121 und eine zweite Bestückungsregion 122 einschießen, die entlang der ersten Richtung X aneinander angrenzen.
  • Das Substrat 100 kann ein erstes Bond-Pad 102, ein zweites Bond-Pad 104 und eine Massekontaktstelle 106 aufweisen. Sowohl das erste Bond-Pad 102 als auch das zweite Bond-Pad 104 und die Massekontaktstelle 106 können in Mehrzahl ausgebildet sein. Außerdem können die ersten Bond-Pads 102, die zweiten Bond-Pads 104 und die Masse-Kontaktstellen 106 jeweils als Leiter ausgebildet sein.
  • Bezug nehmend auf 16A bis 17 ist auf dem Substrat 100 eine Formteilstruktur 220S ausgebildet. Als Bezug ist 17 eine Querschnittsansicht entlang der Linie A2-A2' von 16A und 16B.
  • Die Formteilstruktur 220S kann mit verschiedenen Konturen ausgebildet werden. Wie in 16A dargestellt ist, kann zum Beispiel eine Formteilstruktur 220S ausgebildet werden, die einen Umfangsabschnitt 222 und erste Streben 224 aufweist. Demgemäß kann die PCB von 1 bis 3 hergestellt werden.
  • Wie in 16B dargestellt ist, kann alternativ eine Formteilstruktur 220S ausgebildet werden, die einen ersten Umfangsabschnitt 222, erste Streben 224 und zweite Streben 226 aufweist. Demgemäß kann die PCB von 4 bis 6 hergestellt werden.
  • Um die Beschreibung zu erleichtern, wird nachstehend beschrieben, dass die Formteilstruktur 220S den Umfangsabschnitt 222, die ersten Streben 224 und die zweiten Streben 226 aufweist.
  • Die Formteilstruktur 220S kann beispielsweise ein EMC aufweisen. Die Formteilstruktur 220S kann beispielsweise durch Zumessen, Folienaufbringung, Spritzpressen und/oder Formpressen ausgebildet werden. Jedoch kann die Formteilstruktur 220S auch durch verschiedene Verfahren zum Ausbilden einer Form einschließlich einem EMC ausgebildet werden.
  • In manchen Ausführungsformen kann die Formteilstruktur 220S ein leitendes Material einschließen. Zum Beispiel kann die Formteilstruktur 220S ein leitendes EMC einschließen.
  • In manchen Ausführungsformen kann die Formteilstruktur 220S so ausgebildet werden, dass sie mit den Masse-Kontaktstellen 106 des Substrats 100 in Kontakt steht.
  • Wie in 18 und 19 gezeigt ist, ist auf dem Substrat 100 eine Mehrzahl von Halbleiterchips 300 ausgebildet. Als Bezug ist 19 eine Querschnittsansicht entlang der Linie A3-A3' von 18.
  • Die Halbleiterchips 300 können jeweils in den Bestückungsregionen 120 ausgebildet werden. Zum Beispiel kann ein erster Halbleiterchip 310 in der ersten Bestückungsregion 121 ausgebildet werden, und ein zweiter Halbleiterchip 320 kann in der zweiten Bestückungsregion 122 ausgebildet werden.
  • Jeder von den Halbleiterchips 300 kann eine Struktur aufweisen, bei der eine Mehrzahl von Chips gestapelt sind. In 19 weisen sowohl der erste Halbleiterchip 310 als auch der zweite Halbleiterchip 320 eine Struktur auf, bei der nur zwei Chips gestapelt sind. Jedoch können sowohl der erste Halbleiterchip 310 als auch der zweite Halbleiterchip 320 eine Struktur aufweisen, bei der drei oder mehr Chips gestapelt sind.
  • Da die Formteilstruktur 220S zumindest manche von den Bestückungsregionen 120 voneinander trennen kann, können zumindest manche von den Halbleiterchips 300 durch die Formteilstruktur 220S voneinander getrennt werden. Zum Beispiel können der erste Halbleiterchip 310 und der zweite Halbleiterchip 320 durch die Formteilstruktur 220S voneinander getrennt werden.
  • Bezug nehmend auf 20 und 21 ist ein erster Formteilabschnitt 210 auf dem Substrat 100 und der Formteilstruktur 220S ausgebildet. Als Bezug ist 21 eine Querschnittsansicht entlang der Linie A4-A4' von 20.
  • Der erste Formteilabschnitt 210 kann so ausgebildet sein, dass er die Halbleiterchips 300 bedeckt. Zum Beispiel kann der erste Formteilabschnitt 210 den ersten Halbleiterchip 310 und den zweiten Halbleiterchip 320 bedecken.
  • Außerdem kann der erste Formteilabschnitt 210 so ausgebildet sein, dass er die Formteilstruktur 220S bedeckt. Demgemäß kann eine oberste Oberfläche des ersten Formteilabschnitts 210 höher angeordnet sein als eine oberste Oberfläche der Formteilstruktur 220S.
  • Der erste Formteilabschnitt 210 kann beispielsweise ein nichtleitendes EMC aufweisen. Der erste Formteilabschnitt 210 kann beispielsweise durch Zumessen, Folienaufbringung, Spritzpressen und/oder Formpressen ausgebildet werden. Jedoch kann der erste Formteilabschnitt 210 auch durch verschiedene Verfahren zum Ausbilden einer Form einschließlich einem EMC ausgebildet werden.
  • In manchen Ausführungsformen kann der erste Formteilabschnitt 210 auf die gleiche Weise ausgebildet werden wie die Formteilstruktur 220S. Demgemäß können die Herstellungskosten eines Halbleiterpackages gemäß Ausführungsformen verringert werden.
  • Bezug nehmend auf 22 und 23 sind die obere Oberfläche der Formteilstruktur 220S und die obere Oberfläche des ersten Formteilabschnitts 210 planarisiert. Als Bezug ist 23 eine Querschnittsansicht entlang der Linie A5-A5' von 22.
  • Die obere Oberfläche der Formteilstruktur 220S und die obere Oberfläche des ersten Formteilabschnitts 210 können beispielsweise durch chemisch-mechanisches Polieren (CMP) planarisiert werden.
  • Demgemäß können die obere Oberfläche der Formteilstruktur 220S und die obere Oberfläche des ersten Formteilabschnitts 210 in derselben Ebene liegen. Wie hierin verwendet, bedeutet der Begriff „dieselbe“ nicht nur, dass etwas vollkommen identisch ist, sondern auch, dass es winzige Unterschiede aufweisen kann, die aufgrund von Prozessspielräumen oder dergleichen auftreten können.
  • Außerdem kann der erste Formteilabschnitt 210 durch die Formteilstruktur 220S in eine Mehrzahl von Kapselungsabschnitten unterteilt sein. Zum Beispiel kann der erste Formteilabschnitt 210 einen ersten Kapselungsabschnitt 210a und einen zweiten Kapselungsabschnitt 210b aufweisen, die durch die Formteilstruktur 220S getrennt sind. Wie in 23 dargestellt ist, kann der erste Kapselungsabschnitt 210a ein Abschnitt des ersten Formteilabschnitts 210 sein, der den ersten Halbleiterchip 310 bedeckt, und der zweite Kapselungsabschnitt 210b kann ein Abschnitt des ersten Formteilabschnitts 210 sein, der den zweiten Halbleiterchip 320 bedeckt.
  • In manchen Ausführungsformen kann die Planarisierung der oberen Oberfläche der Formteilstruktur 220S und der oberen Oberfläche des ersten Formteilabschnitts 210 weggelassen werden.
  • Bezug nehmend auf 24 und 25 ist ein dritter Formteilabschnitt 230 auf der Formteilstruktur 220S und dem ersten Formteilabschnitt 210 ausgebildet. Als Bezug ist 25 eine Querschnittsansicht entlang der Linie A6-A6' von 23.
  • Der dritte Formteilabschnitt 230 kann so ausgebildet sein, dass er die obere Oberfläche der Formteilstruktur 220S und die obere Oberfläche des ersten Formteilabschnitts 210 bedeckt. Demgemäß kann der dritte Formteilabschnitt 230 mit der Formteilstruktur 220S in Kontakt stehen.
  • In manchen Ausführungsformen kann der dritte Formteilabschnitt 230 ein leitendes Material einschließen. Zum Beispiel kann der dritte Formteilabschnitt 230 ein leitendes EMC einschließen.
  • In manchen Ausführungsformen kann jedoch das Ausbilden des dritten Formteilabschnitts 230 auf der Formteilstruktur 220S und dem ersten Formteilabschnitt 210 weggelassen werden.
  • Daher kann eine Mehrzahl von Halbleiterpackages, die aneinander angrenzen, unter Verwendung der PCB von 1 bis 3 oder der PCB von 4 bis 6 hergestellt werden.
  • Dann können die Halbleiterpackages, die aneinander angrenzen, in einzelne Halbleiterpackages geschnitten werden.
  • Zum Beispiel können in einem Verfahren zum Herstellen eines Halbleiterpackages unter Verwendung der PCB von 1 bis 3, die Halbleiterpackages, die aneinander angrenzen, um den ersten Halbleiterchip 310 herum geschnitten werden, um das Halbleiterpackage von 7A und 8 herzustellen.
  • Zum Beispiel können in einem Verfahren zum Herstellen eines Halbleiterpackages unter Verwendung der PCB von 4 bis 6, die Halbleiterpackages, die aneinander angrenzen, um den ersten Halbleiterchip 310 herum geschnitten werden, um das Halbleiterpackage von 7C und 8 herzustellen.
  • Zum Beispiel können die Halbleiterpackages, die aneinander angrenzen, um den ersten Halbleiterchip 310 von 24 und 25 herum geschnitten werden, um das Halbleiterpackage von 11 und 12 herzustellen.
  • Obwohl die vorliegende erfinderische Idee konkret unter Bezugnahme auf bestimmte bevorzugte Ausführungsformen gezeigt und beschrieben worden ist, wird ein Durchschnittsfachmann verstehen, dass verschiedene Änderungen an ihrer Form und an Details vorgenommen werden können, ohne vom Gedanken und Bereich der vorliegenden erfinderischen Idee, wie sie in den beigefügten Ansprüchen definiert wird, abzuweichen. Daher sollen die vorliegenden Ausführungsformen in jeder Hinsicht als erläuternd, aber nicht als beschränkend aufgefasst werden, wobei auf die beigefügten Ansprüche und nicht auf die obige Beschreibung verwiesen wird, um den Bereich der Erfindung anzugeben.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020170138134 [0001]

Claims (10)

  1. Halbleiterpackage, aufweisend: ein Substrat (100); einen Halbleiterchip (300; 310, 320) auf dem Substrat (100); einen ersten Formteilabschnitt (210), der den Halbleiterchip (300; 310, 320) abdeckt und der eine erste Seitenwand (S1) und eine zweite Seitenwand (S2), die einander gegenüberliegen, aufweist; und einen zweiten Formteilabschnitt (220S; 220), der sich auf dem Substrat (100) entlang der ersten Seitenwand (S1) der zweiten Seitenwand (S2), wobei der erste Formteilabschnitt (210) ein nichtleitendes Material aufweist und der zweite Formteilabschnitt (220S; 220) ein leitendes Material aufweist.
  2. Halbleiterpackage nach Anspruch 1, wobei der erste Formteilabschnitt (210) ferner eine dritte Seitenwand (S3) aufweist, welche die erste Seitenwand (S1) und die zweite Seitenwand (S2) verbindet, und sich der zweite Formteilabschnitt (220S; 220) entlang der dritten Seitenwand (S3) auf dem Substrat (100) erstreckt.
  3. Halbleiterpackage nach Anspruch 2, wobei der erste Formteilabschnitt (210) ferner eine vierte Seitenwand (S4) gegenüber der dritten Seitenwand (S3) aufweist, und sich der zweite Formteilabschnitt (220S; 220) entlang der vierten Seitenwand (S4) auf dem Substrat (100) erstreckt.
  4. Halbleiterpackage nach Anspruch 1, wobei das Substrat (100) eine Masse-Kontaktstelle (106) aufweist und der zweite Formteilabschnitt (220S; 220) in elektrischem Kontakt mit der Masse-Kontaktstelle (106) steht.
  5. Halbleiterpackage nach Anspruch 4, ferner einen dritten Formteilabschnitt (230) auf dem ersten Formteilabschnitt (210) und auf dem zweiten Formteilabschnitt (220S; 220) aufweisend und ein leitendes Material aufweisend.
  6. Halbleiterpackage nach Anspruch 1, wobei der zweite Formteilabschnitt (220S; 220) ein leitendes Epoxidformteil (EMC) aufweist.
  7. Halbleiterpackage nach Anspruch 6, wobei der zweite Formteilabschnitt (220S; 220), bezogen auf 100 Gewichts-% der leitenden EMC, 50 Gewichts-% oder mehr eines leitenden Füllstoff einschließt.
  8. Halbleiterpackage, aufweisend: ein Substrat (100); einen Halbleiterchip (300; 310, 320) auf dem Substrat (100); einen ersten Formteilabschnitt (210) auf dem Substrat (100), das den Halbleiterchip (300; 310, 320) bedeckt; einen zweiten Formteilabschnitt (220S; 220) auf dem Substrat (100), der sich entlang von Seitenwänden (S1, S2, S3, S4) des ersten Formteilabschnitts (210) erstreckt; und einen dritten Formteilabschnitt (230), der eine oberste Oberfläche des ersten Formteilabschnitts (210) und eine oberste Oberfläche des zweiten Formteilabschnitts (220S; 220) bedeckt, wobei der zweite Formteilabschnitt (220S; 220) und der dritte Formteilabschnitt (230) ein leitendes Epoxidformteil aufweisen.
  9. Leiterplatte (PCB), aufweisend: ein Substrat (100), das eine erste Bestückungsregion (121) und eine zweite Bestückungsregion (122) aufweist, die entlang einer ersten Richtung (X) aneinander angrenzen, wobei die erste und die zweite Bestückungsregion (121, 122) dafür ausgelegt sind, mit integrierten Schaltungen bestückt zu werden; und eine Formteilstruktur (220S) auf dem Substrat (100), die ein leitendes Material aufweist, wobei die Formteilstruktur (220S) einen Umfangsabschnitt (222), der sich entlang von Rändern des Substrats (100) erstreckt, und eine erste Strebe (224) aufweist, welche die erste Bestückungsregion (121) und die zweite Bestückungsregion (122) voneinander trennt.
  10. PCB nach Anspruch 9, wobei Ränder des Umfangsabschnitts (222) von den Rändern des Substrats (100) beabstandet sind.
DE102018116563.3A 2017-10-24 2018-07-09 Leiterplatten mit verkrümmungsfesten formteilabschnitten und zugehörige halbleiterpackages und herstellungsverfahren Pending DE102018116563A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170138134A KR102525490B1 (ko) 2017-10-24 2017-10-24 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법
KR10-2017-0138134 2017-10-24

Publications (1)

Publication Number Publication Date
DE102018116563A1 true DE102018116563A1 (de) 2019-04-25

Family

ID=65996402

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018116563.3A Pending DE102018116563A1 (de) 2017-10-24 2018-07-09 Leiterplatten mit verkrümmungsfesten formteilabschnitten und zugehörige halbleiterpackages und herstellungsverfahren

Country Status (5)

Country Link
US (1) US10847473B2 (de)
JP (1) JP7268982B2 (de)
KR (1) KR102525490B1 (de)
CN (1) CN109698176A (de)
DE (1) DE102018116563A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115083928B (zh) * 2022-07-20 2022-11-08 威海艾迪科电子科技股份有限公司 一种半导体封装构件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170138134A (ko) 2016-06-07 2017-12-15 포항공과대학교 산학협력단 광음향을 이용한 지방 분해 모니터링 시스템 및 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032223A (ja) * 1996-07-15 1998-02-03 Mitsubishi Electric Corp 半導体装置
JP2001015646A (ja) 1999-06-30 2001-01-19 Mitsumi Electric Co Ltd Ｉｃパッケージの基板
WO2004001819A1 (ja) 2002-06-25 2003-12-31 Sanken Electric Co., Ltd. 半導体素子の製造方法およびリング状補強部材
KR100555507B1 (ko) 2003-07-16 2006-03-03 삼성전자주식회사 칩스케일패키지 제조를 위한 박형 인쇄회로기판
JP2005191051A (ja) 2003-12-24 2005-07-14 Sharp Corp 電子部品の製造方法および電子機器
US7288431B2 (en) * 2004-09-02 2007-10-30 Micron Technology, Inc. Molded stiffener for thin substrates
CN1755929B (zh) * 2004-09-28 2010-08-18 飞思卡尔半导体（中国）有限公司 形成半导体封装及其结构的方法
SG126885A1 (en) 2005-04-27 2006-11-29 Disco Corp Semiconductor wafer and processing method for same
KR100656476B1 (ko) * 2005-12-14 2006-12-11 삼성전자주식회사 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
SG10201505279RA (en) * 2008-07-18 2015-10-29 Utac Headquarters Pte Ltd Packaging structural member
JP2012094562A (ja) 2010-10-22 2012-05-17 Fuji Electric Co Ltd 半導体装置の製造方法
JP2013247339A (ja) * 2012-05-29 2013-12-09 Tdk Corp 電子部品モジュールの製造方法
KR20150042043A (ko) 2013-10-10 2015-04-20 삼성전기주식회사 반도체 패키지용 프레임 보강재 및 그를 이용한 반도체 패키지의 제조방법
JP2016111026A (ja) * 2014-12-01 2016-06-20 株式会社東芝 電子機器
JP6091019B2 (ja) * 2015-02-02 2017-03-08 田中貴金属工業株式会社 熱伝導性導電性接着剤組成物
US9899239B2 (en) 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
US20170170146A1 (en) * 2015-12-15 2017-06-15 Industrial Technology Research Institute Semiconductor device and manufacturing method of the same
CN108369939B (zh) * 2015-12-22 2022-07-01 英特尔公司 具有电磁干扰屏蔽的半导体封装
EP3407378B1 (de) * 2016-02-25 2020-07-01 Mitsubishi Electric Corporation Halbleitergehäuse und modul
US10141270B2 (en) * 2016-12-09 2018-11-27 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
TWI618206B (zh) * 2017-06-09 2018-03-11 恆勁科技股份有限公司 半導體封裝結構及其製作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170138134A (ko) 2016-06-07 2017-12-15 포항공과대학교 산학협력단 광음향을 이용한 지방 분해 모니터링 시스템 및 방법

Also Published As

Publication number Publication date
KR102525490B1 (ko) 2023-04-24
JP7268982B2 (ja) 2023-05-08
JP2019080046A (ja) 2019-05-23
CN109698176A (zh) 2019-04-30
US10847473B2 (en) 2020-11-24
US20190122995A1 (en) 2019-04-25
KR20190045482A (ko) 2019-05-03

Similar Documents

Publication Publication Date Title
DE60033901T2 (de) Verpackung für Halbleitervorrichtung und deren Herstellungsverfahren
DE112013007312B4 (de) Zuerst eingehauste und später geätzte dreidimensionale flip-chip system-in-package-struktur und verfahren für deren herstellung
DE102008045744B4 (de) Halbleiterbaustein mit einer an eine Rückseite eines Chips gekoppelten Elektronikkomponente und Verfahren zur Herstellung
DE10045043B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE69733193T2 (de) Halbleiteranordnung mit einem Leitersubstrat
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102004018434A1 (de) Halbleiter-Mehrchippackung und zugehöriges Herstellungsverfahren
DE102006016345A1 (de) Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben
DE102009041463A1 (de) Halbleitervorrichtung mit mehreren Halbleitersubstraten und Verfahren zu deren Fertigung
DE102015120094A1 (de) Gehäuse für integrierte Schaltungen
DE102017218138B4 (de) Vorrichtung mit Substrat mit leitfähigen Säulen und Verfahren zur Herstellung der Vorrichtung
DE102008064373B4 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102015115805A1 (de) Elektronisches bauelement
DE102017207727B4 (de) Halbleiteranordnung
DE102018112828B4 (de) Verfahren zum Herstellen eines Speichers mit einem gestapelten integrierten Schaltungschip
DE102018200633B4 (de) Magnetische Abschirmungsgehäusestruktur für eine MRAM-Vorrichtung und Verfahren zum Herstellen selbiger
DE102017210901B4 (de) Halbleitervorrichtung und Verfahren einer Fertigung derselben
DE102012113012A1 (de) Elektronische Vorrichtung und Verfahren zum Herstellen einer elektronischen Vorrichtung
DE102013018381B4 (de) Gehäusesystem mit ohne Lotmaske definierten Kupferanschlussflächen und eingebetteten Kupferanschlussflächen zur Reduzierung der Gehäusesystemhöhe und Verfahren zu dessen Herstellung
DE102018116563A1 (de) Leiterplatten mit verkrümmungsfesten formteilabschnitten und zugehörige halbleiterpackages und herstellungsverfahren
EP1278243A2 (de) Multichipmodul in COB Bauweise, insbesondere Compact Flash Card mit hoher Speicherkapazität und Verfahren zur Herstellung desselben
DE102004001889B4 (de) Verfahren zur Herstellung eines FBAR und einer FBAR-basierten Duplexervorrichtung
DE4130569A1 (de) Ic-paketiereinrichtung
DE102018132662B4 (de) Halbleitergehäuse
DE102017207615A1 (de) Zweiseitige elektronische Baugruppe

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication