CN108369939B - 具有电磁干扰屏蔽的半导体封装 - Google Patents

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Abstract

公开了具有电磁干扰（EMI）屏蔽的半导体封装及用于其制作的方法。半导体封装可容纳单个电子组件，或者可以是系统级封装（SiP）实现。可在半导体封装的顶部上以及沿半导体封装的周边提供EMI屏蔽。周边上的EMI屏蔽可由部署在模塑的侧壁上的固化导电墨或固化导电浆料形成，所述模塑包封在半导体封装上提供的电子组件。EMI屏蔽的顶部部分可以是在模塑的顶表面上提供的层压金属片。半导体封装还可具有带有模塑中的导电墨填充的沟槽的EMI屏蔽的垂直部分，其可将一个或多个电子组件与半导体封装的其它电子组件分开。

Description

具有电磁干扰屏蔽的半导体封装
技术领域
本公开一般涉及半导体封装，并且更具体来说，涉及具有电磁屏蔽的半导体封装。
背景技术
可在半导体封装上封装集成电路和其它电子装置。半导体封装可集成到诸如消费电子系统的电子系统上。在半导体封装上提供的集成电路和/或电子装置可能彼此干扰或干扰其中集成半导体封装的系统的其它电子组件。
附图说明
现在将参考附图，所述附图不一定按比例绘制，并且其中：
图1A-1G描绘根据本公开的示例实施例的具有电磁干扰（EMI）防护的示例半导体封装及制造过程的简化横截面示意图。
图2A-2H描绘示出根据本公开的示例实施例的具有EMI屏蔽的各种半导体封装的简化横截面示意图。
图3A和3B描绘示出根据本公开的示例实施例的在其中提供多个管芯的具有EMI屏蔽的半导体封装的简化横截面示意图。
图4A和4B描绘示出根据本公开的示例实施例的在管芯和具有EMI防护的半导体封装之间具有的任何种类的电和机械耦合的半导体封装的简化横截面示意图。
图5描绘示出根据本公开的示例实施例的在一个或多个电子组件周围的具有EMI屏蔽的系统级封装（SiP）的简化横截面示意图。
图6描绘示出根据本公开的示例实施例的用于制造图1-5的半导体封装的示例方法的流程图。
具体实施方式
下文参考示出本公开的示例实施例的附图更充分地描述本公开的实施例。但是，本公开可以采用许多不同的形式体现，并且不应解释为局限于本文中阐述的示例实施例；而是，提供这些实施例使得本公开将透彻且完整，并将向本领域技术人员充分传达本公开的范围。通篇中，类似附图标记指类似但不一定相同或同样的元件。
足够详细地描述以下实施例，以使得至少本领域技术人员能够理解并利用本公开。将理解，基于本公开，其它实施例将显而易见，并且在不背离本公开的范围的情况下，可进行过程、机械、材料、尺寸、过程设备和参数改变。
在以下描述中，给出众多特定细节，以便透彻理解本公开的各种实施例。但是，将明白，在没有这些特定细节的情况下也可实践本公开。为了避免混淆本公开，可以不完全详细地公开一些公知的系统配置和过程步骤。同样地，示出本公开的实施例的图是半图解性的，并且不是按比例绘制的，并且具体来说，一些尺寸是为了清楚地呈现，并且可能在附图中有所放大。另外，在公开多个实施例并将它们描述为具有一些共同特征的情况下，为了图示、描述及其理解的清楚和便利起见，甚至在特征不相同的情况下，将用类似附图标记正常地描述类似和相似的特征。
如本文中所用的术语“水平”可定义为与平面或表面（例如，衬底的表面）平行的方向，而不管它的取向。如本文中所使用的术语“垂直”可以指与刚刚描述的水平方向正交的方向。可关于水平平面提及诸如“上”、“上面”、“下方”、“底部”、“顶部”、“侧”（如在“侧壁”中）、“更高”、“更低”、“上”、“上方”和“下”的术语。如本文中所使用的术语“处理”包括沉积材料或光刻胶、图案化、曝光、显影、蚀刻、清洁、烧蚀、抛光和/或去除材料或光刻胶，如在形成描述的结构中所需要的。
本公开的实施例可提供半导体封装和用于制造半导体封装的方法。在示例实施例中，如本文中所描述，半导体封装可具有一个或多个电磁干扰（EMI）屏蔽结构。可利用如本文中公开的方法来制造具有EMI屏蔽结构的这些半导体封装。
在示例实施例中，半导体封装结构可包括封装衬底。在一些情况下，封装衬底可以是有机结构。在其它情况下，封装衬底可以是无机的（例如，陶瓷、玻璃等）。在示例实施例中，封装衬底可包括核心层，其中在核心层的一侧或两侧上构建了一个或多个互连层。包括至少一个集成电路管芯的一个或多个电子组件可经由诸如金属柱（例如，铜柱）、倒装芯片凸起、焊接凸起、任何类型的低铅或无铅焊接凸起、锡铜凸起、引线结合、楔形结合、受控塌陷芯片连接（C4）、各向异性导电膜（ACF）、非导电膜（NCF）、其组合等的任何合适的机制来电和机械耦合到封装衬底。可在封装衬底的一侧或两侧上提供半导体封装至板级互连。在示例实施例中，半导体封装至板级互连可以是球栅阵列（BGA）连接。
半导体封装可具有在半导体封装的表面上（诸如在半导体封装的顶部互连层上）提供的接地层。在其它情况下，半导体封装可具有在位于封装衬底内的层中（诸如在不位于封装衬底的表面上的封装核心和/或构建层上）形成的接地平面。可在位于半导体封装的表面上的一个或多个电子组件的顶部上形成模塑以便机械地保护电子组件。可在封装衬底的一侧或两侧上提供半导体封装至板级互连。
根据示例实施例，可存在具有在模塑内的用导电材料填充的沟槽的半导体封装。根据相同或不同实施例，半导体封装还可在模塑材料的顶表面的至少一部分上具有导电材料。模塑材料的顶部处和沟槽内的导电材料可彼此电耦合。在另外的示例实施例中，模塑材料的顶部处和模塑材料的沟槽内的导电材料可短接到半导体封装的接地平面。备选地，模塑材料的顶部处和模塑材料的沟槽内的导电材料可短接到半导体封装的电源平面，或者以其它方式引到任何其它合适的直流（DC）电压。
在示例实施例中，半导体封装可具有由固化的导电墨和/或固化的导电浆料制成的侧壁。在示例实施例中，可在模塑内形成的通道内以及在半导体封装的侧壁上提供导电墨和/或胶两者。因此，其中部署有导电材料的沟槽可环绕单独的集成电路和/或其它电子组件或者集成电路和/或其它电子组件的群组，以便将单独的集成电路和/或其它电子组件或者集成电路和/或其它电子组件的群组与系统级封装（SiP）实现中的其它组件隔离。
可通过在半导体封装模塑的顶部上层压金属片（例如，铜层压片、铝层压片等）来部署位于半导体封装的顶部上的导电材料。在示例实施例中，可在模塑表面上提供层压结构，其具有在层压金属和模塑顶表面之间的环氧化物。在备选示例实施例中，也可用固化的导电墨和/或固化的导电浆料来形成部署在模塑顶表面上的顶部导电层。在这些示例实施例中，顶表面导电材料可与部署在模塑的沟槽中和/或分离的半导体封装的侧壁上的导电材料大体上相同。将明白，可在单个半导体封装衬底（例如，具有多个构建层的核心）上形成多个半导体封装。
图1A-1G描绘根据本公开的示例实施例的具有电磁干扰（EMI）防护的示例半导体封装及制造过程的简化横截面示意图。
如本文中所描绘，可实现该过程以便同时或几乎同时地制造多个具有EMI屏蔽的半导体封装。可以用任何种类的过程或其序列来制造半导体封装。尽管这里用各种（最终的和/或临时的两者）结构和/或特征的制造来示出特定制造序列，但是根据本公开的示例实施例，可实现用于制造类似特征的任何变化。更进一步，根据本公开的示例实施例，可存在与本文中公开的特征相比附加的和/或更少的特征以用于制造半导体封装。尽管如这里描绘的横截面示出在封装衬底面板上同时制造的特定数量的半导体封装，但是将明白，可存在在特定封装衬底面板上同时或几乎同时制造的任何数量的半导体封装。另外，尽管描绘了用于制造具有EMI屏蔽的半导体封装的过程序列的示例实施例，但是将明白，可存在可通过本文中描绘的任何过程同时和/或几乎同时处理的任何数量的封装衬底面板。例如，一些过程可以是批量过程，其中特定单元（例如，封装衬底面板）可以与该单元的另一个单元一起处理。在其它情况下，可在半成品（WIP）上以顺序方式执行单元处理。
在图1A中，根据本公开的示例实施例，描绘示例半导体封装衬底100的示意性横截面，其中在封装衬底100内制造了接地平面102。半导体封装衬底100可具有任何合适的大小和/或形状。例如，在示例实施例中，半导体封装衬底100可以是矩形面板。在示例实施例中，半导体封装衬底100可由任何合适的材料（包括聚合物材料、陶瓷材料、塑料、复合材料、玻璃、玻璃纤维片的环氧化物层压制件、FR-4材料、FR-5材料、其组合等）来制造。衬底可具有核心层和位于核心层的任一侧上的任何数量的互连构建层。核心和/或互连构建层可以是任何种类的上述材料，并且在一些示例实施例中，可能不由相同材料类型构成。
将明白，可以采用任何合适的方式来制造构建层。例如，构建互连的第一层可包括提供封装衬底核心，其中形成有或不形成有透孔。可在半导体衬底核心材料上层压电介质层压材料。可在构建层中利用包括光刻、等离子蚀刻、激光烧蚀、湿式蚀刻、其组合等的任何合适的机制来图案化通孔和/或沟槽。可分别通过垂直和水平金属迹线来在构建层内定义通孔和沟槽。然后，可诸如通过无电金属镀敷、电解金属镀敷、物理气相沉积、其组合等来用金属填充通孔和沟槽。可通过诸如蚀刻、清洁、抛光和/或化学机械抛光（CMP）、其组合等的任何合适的机制来去除多余金属。可通过上述相同过程来形成在核心的任一侧上的随后的构建层（例如，更高级的构建层）。
在示例实施例中，接地平面102可以是位于半导体封装衬底100内的构建层（例如，具有互连的构建层）。当具有EMI屏蔽的最终半导体封装在操作中时，接地平面可短接到位于诸如其上部署具有EMI屏蔽的最终封装衬底的印刷电路板（PCB）上的地。在示例实施例中，接地平面可电连接到一个或多个表面接地垫104。表面接地垫104可以是位于半导体封装衬底100的顶表面上的一个或多个垫和/或互连迹线（例如，表面配线迹线）。
半导体封装衬底100可具有部署在其上的一个或多个电子组件或装置106。尽管为了说明性的目的，图1A-1G中描绘每半导体封装衬底100只有一个电子组件106，但是将明白，根据本公开的示例实施例，可存在在具有EMI屏蔽的每个半导体封装中部署的任何合适数量的电子组件106。电子组件106可以是任何合适的电子组件106，包括但不限于集成电路、表面安装装置、有源装置、无源装置、二极管、晶体管、连接器、电阻器、电感器、电容器、微机电系统（MEMS）、其组合等。电子组件106可经由诸如金属柱（例如，铜柱）、倒装芯片凸起、焊接凸起、任何类型的低铅或无铅焊接凸起、锡铜凸起、引线结合、楔形结合、受控塌陷芯片连接（C4）、各向异性导电膜（ACF）、非导电膜（NCF）、其组合等的任何合适的机制来电和机械耦合到半导体封装衬底100。
在图1B中，根据本公开的示例实施例，描绘图1A的示例半导体封装衬底100的示意性横截面，其中在它上面提供了模塑108。模塑108可部署在封装衬底的顶表面上，并且可包封部署在半导体封装衬底100的表面上的表面接地垫104和/或电子组件106。模塑材料可以是任何合适的模塑材料。例如，模塑材料可以是液体分配的热固性环氧树脂模塑化合物。可利用包括但不限于液体分配、旋涂、喷涂、其组合等的任何合适的机制来在半导体封装衬底100的表面上沉积模塑化合物。
在分配到半导体封装衬底100的顶表面上之后，可在通过模套（chase）表面在其上施加压力的同时固化模塑化合物。在示例实施例中，可对模套（例如，压在部署在半导体封装衬底100的顶部上的液态模塑材料的顶部上的相对平坦的表面）本身加热。当固化（例如，交叉结合）时，沉积的模塑化合物可硬化，并形成模塑108以便粘附到半导体封装衬底100并包封电子组件106。在示例实施例中，模塑108可具有在其中的填充物和/或其它材料以便优先控制热膨胀系数（CTE）、减小应力、赋予阻燃性、提升粘附力、和/或减少模塑108中的水分吸收。在示例实施例中，模塑108可以是任何合适的厚度。例如，模塑108可为约1毫米（mm）厚。在其它情况下，模塑108可大约在约200微米（μm）和800 μm厚之间的范围内。又在其它情况下，模塑108可大约在约1 mm和2 mm厚之间的范围中。
在图1C中，根据本公开的示例实施例，描绘具有图1B的模塑108的示例半导体封装衬底100的示意性横截面，其中在其上沉积了环氧化物110。环氧化物110可以是可粘附到模塑的顶表面以及层压金属片的任何合适的环氧化物。在示例实施例中，环氧化物110可以是任何合适的可固化环氧化物。在示例实施例中，环氧化物110可以是阶段B环氧化物。在这些示例中，可诸如通过液体分配、旋转分配或喷雾分配来沉积环氧化物材料，并且然后可诸如通过从阶段B材料部分地去除溶剂来执行B分段（staging）。分段过程可通过局部热、光和/或紫外线（UV）过程来执行。
在图1D中，根据本公开的示例实施例，描绘图1C的在模塑108顶部上具有环氧化物110的示例半导体封装衬底100的示意性横截面，其中在模塑108中形成沟槽112。可在其中要在具有EMI屏蔽的最终半导体封装上形成EMI屏蔽的垂直部分（可选地包括半导体封装侧壁）的位置中形成沟槽112。可通过任何种类的合适过程（诸如通过辐射（激光）烧蚀的受激发射的光放大、干式蚀刻、压花、等离子蚀刻和/或湿式蚀刻）来形成沟槽。在激光烧蚀过程中，可选择激光频率和激光功率，使得存在到模塑108的相对有效的能量转移以用于B阶段环氧化物110和模塑108的相对有效的烧蚀。沟槽112的宽度可以是任何合适的宽度。在示例实施例中，根据本公开的示例实施例，沟槽112可约为最终用于锯切和/或分离半导体封装衬底100以便形成具有EMI屏蔽的半导体封装的每个的锯片的截口宽度。在其它示例实施例中，沟槽112可以比最终用于分离单独的半导体封装的锯子的截口更宽。在一些情况下，沟槽112的宽度可约为500 μm。在其它情况下，沟槽112宽度可大约在约100 μm到500 μm的范围内。
在示例实施例中，可形成沟槽112，使得沟槽的底部一直开口到表面接地垫和/或迹线104。在一些示例实施例中，沟槽112的每个非邻接区段可开口到至少一个表面接地垫104，使得最终EMI屏蔽的所有区段可接地。在一些示例实施例中，用于对沟槽112开口的机制（例如，激光烧蚀、蚀刻等）在去除模塑材料时可以相对于表面接地垫104的材料（例如，铜、铝等）是选择性的。
在一些示例实施例中，沟槽112的形成可能必需初始去除模塑材料，然后是清洁沟槽112。模塑材料的初始去除可以通过任何合适的过程（例如，激光烧蚀、光刻、干式蚀刻、湿式蚀刻、压花等）。在示例实施例中，该初始去除可能会留下残留物（例如，模塑残留物、蚀刻副产物残留物等）。随后的清洁过程也可以是任何合适的过程（例如，激光烧蚀、光刻、干式蚀刻、湿式蚀刻、压花等）。在示例实施例中，初始去除过程可以是与随后的清洁过程不同类型的过程（例如，激光烧蚀、光刻、干式蚀刻、湿式蚀刻、压花等）。例如，激光烧蚀初始去除过程可继之以快速湿式蚀刻过程以便形成沟槽112。在其它示例实施例中，初始去除过程可以是与随后的清洁过程相同类型的过程，但是具有不同参数。例如，高功率激光烧蚀过程可继之以低功率激光烧蚀过程。在又另外的示例实施例中，初始去除过程可以与随后的过程相同。当然，在示例实施例中，可存在任何数量的顺序过程（例如，三个激光烧蚀过程，之后是湿式蚀刻过程）来为沟槽112去除模塑材料的全部深度。
图1E描绘根据本公开的示例实施例的具有如用导电墨和/或导电浆料填充的、图1D的模塑108中的沟槽112的示例半导体封装衬底100的示意性横截面。诸如导电浆料的导电墨114可分配在环氧化物110的表面上，并且可随后填充沟槽112。导电墨114可通过旋转沉积、喷雾沉积、丝网印刷、刮涂过程和/或任何其它合适的沉积过程部署在环氧化物110表面中。在示例实施例中，导电墨114可润湿模塑材料，并且因此可通过范德华（Van derWaals）力和/或毛细管作用驱动而填充沟槽112。在相同或其它示例实施例中，可通过机械力（诸如通过刮涂过程）迫使导电墨114进入到沟槽112中。又在其它示例实施例中，可利用丝网印刷过程（诸如通过在模塑108和环氧化物110的表面的顶部上对准图案化网版（screen））来优先沉积导电墨114。
导电墨114可以是其中悬浮有金属纳米颗粒或微颗粒的环氧化物材料。在示例实施例中，导电墨114可具有在其中悬浮的银（Ag）纳米颗粒。在其它示例实施例中，导电墨114可具有在其中悬浮的铜、锡、铁、金、其组合等的纳米颗粒。在一些实施例中，导电墨114可具有在其中悬浮的非金属导电颗粒。导电墨114中除了具有导电材料之外，还可存在其它化学试剂以便调谐导电墨114的物理、电和/或处理特性。在示例实施例中，导电墨114可具有溶剂，该溶剂可允许导电墨114具有对于沟槽填充相对优先的粘度，同时对于在沟槽112中的分段提供粘度和/或粘着性的相对快速的增加。在相同或其它示例实施例中，导电墨114可具有用于防止或减少可悬浮在导电墨114中的金属颗粒的氧化的还原剂。更进一步，导电墨114可包含采用为导电墨114提供期望特性的比例的填充物颗粒（例如，碳纤维、二氧化硅颗粒、陶瓷等），所述期望特性例如是粘度的优选范围、粘着性的优选范围、疏水性（例如，表面润湿）的优选范围、颗粒悬浮性质的优选范围、固化温度的优选范围、其组合等。
尽管在图1E中，示出环氧化物110的表面没有任何导电墨114，但是将明白，根据示例实施例，可在环氧化物110的顶表面上存在残留导电墨114。在一些情况下，可利用清洁和/或擦洗过程来从环氧化物110的表面去除残留导电墨114。在其它情况下，残留导电墨114可在随后过程期间残存在环氧化物110的顶部上。在一些示例实施例中，可对导电墨114进行工程设计，使得它提升环氧化物110和/或导电墨114的顶部上的随后金属层压材料之间的粘附力。
图1F描绘根据本公开的示例实施例的具有图1E的模塑108内的导电墨114填充沟槽112的示例半导体封装衬底100的示意性横截面，其中在其上提供了金属层压制件。金属片116可层压在环氧化物110的顶部上。金属片116或金属层压制件可以是任何合适的材料。在一些示例实施例中，金属片116可以是铜片。在其它示例实施例中，金属片116可以是金片、锡片、银片、其组合等。金属片可具有任何合适的厚度。在示例实施例中，金属片116可大约在约25 μm到约500 μm的范围内。
可通过包括例如冷轧或热轧的任何合适的过程将金属片116层压在环氧化物110的顶部上。在示例实施例中，可在使得层压与环氧化物110（可处于B阶段的环氧化物）的固化同时执行的温度和压力将金属片116热压到环氧化物110的顶部上。在示例实施例中，还可在层压过程期间硬化和/或固化导电墨114。换句话说，在环氧化物110的顶部上形成金属层压制件结束时，环氧化物110和导电墨114可在具有EMI屏蔽的半导体封装的其最终组成中。
图1G描绘根据本公开的示例实施例的图1E的具有EMI屏蔽的示例半导体封装的示意性横截面，其已经被分离以便形成具有EMI屏蔽的单独半导体封装。可通过切穿每个单独半导体封装的边缘以便在其间提供间隔118来分离如在半导体封装衬底100上制造的单独半导体封装。可利用激光烧蚀、锯切或任何其它合适的机制来执行分离。在其中使用激光烧蚀的示例实施例中，相邻半导体封装之间的烧蚀宽度可小于相邻半导体封装之间的导电墨114填充的沟槽的宽度。在其中实现锯切的其它示例实施例中，相邻半导体封装之间的截口宽度可小于相邻半导体封装之间的导电墨114填充的沟槽的宽度。在其中半导体封装之间的切口的分离宽度小于导电墨填充的沟槽的宽度的这些示例实施例中，分离的半导体封装将在它的侧壁上（例如，沿它的周边）具有导电墨（例如，固化的导电墨）。该导电墨侧壁可接地（例如，电连接到表面接地垫104，其进一步连接到接地平面层102），以便形成半导体封装的EMI屏蔽的侧壁部分。可通过可电连接到每个分离的半导体封装的侧壁导电墨的金属层压制件来形成EMI屏蔽的顶部。
将明白，如结合图1A-1G描述的过程可形成环绕部署在半导体封装的表面上的一个或多个电子组件106的电磁防护。EMI屏蔽可具有由部署在包封电子组件106的模塑108的顶部上的层压金属片116形成的顶部部分。半导体封装的侧壁可进一步具有采用沿周边并从半导体封装的顶部到底部的导电墨侧壁的形式的EMI屏蔽。另外，可存在不沿这些具有EMI屏蔽的分离的半导体封装的周边的垂直部分（例如，导电墨填充的沟槽）。在这些情况下，在SiP配置中，半导体封装上的一些电子组件106可屏蔽半导体封装上的其它电子组件。例如，可利用EMI屏蔽的垂直部分来将相对高频信号的放大器与半导体封装上的其它电子组件隔离，以便防止放大器将电磁噪声注入到SiP的其它组件中。
在备选实施例中，将明白，导电墨114本身可起到环氧化物110的作用，以用于粘附金属层压制件116的目的。在这种情况下，如果导电墨114既充当粘合剂又填充沟槽112，那么可避免环氧化物沉积过程，并且可在模塑108的顶部上的导电墨114的层上直接提供金属层压制件116。将明白，此类过程序列可在形成具有EMI屏蔽的半导体封装中节省一个或多个过程。
在另外的备选实施例中，可以采用使得在模塑108的顶部上存在导电墨114的涂层的方式沉积导电墨114。在这些示例实施例中，可不使用环氧化物110和/或金属层压制件，因为导电墨114可在半导体封装的模塑的顶部上提供导电材料，其可短接到地，并且因此可充当EMI防护。实现该实施例可利用相对较高粘度的导电墨。在示例实施例中，如果利用相对较高粘度的导电墨来形成EMI防护的顶部，那么导电墨可具有较差的间隙填充性质，在这种情况下，可在模塑材料中使用相对较宽的沟槽，以便构造EMI防护的垂直部分。
图2A-2H描绘示出根据本公开的示例实施例的具有EMI屏蔽的各种半导体封装200、218、222、226、230、236、242、248的简化横截面示意图。尽管图2A-2H描述了根据本公开的示例实施例的具有EMI屏蔽的半导体封装的各种实施例，但是将明白，这些实施例是示例，并且本公开不以任何方式受到图2A-2H中描述的变化的限制。
图2A是示出根据本公开的示例实施例的根据图1A-1G的过程制造的半导体封装200的简化横截面示意图。半导体封装200包括封装衬底202、接地平面204、表面接地垫或迹线206、电子组件208、包封电子组件208的模塑210、位于模塑210的顶表面上的环氧化物212、位于半导体封装的顶部上的金属层压制件214以及基于导电墨的导电侧壁216。
图2B是示出根据本公开的示例实施例的具有向下延伸至接地平面204的基于导电墨的导电侧壁220的半导体封装218的简化横截面示意图。在该示例实施例中，与图2A的半导体封装200相比，可存在相对较少或不存在导电侧壁220的表面接地垫连接。在该示例实施例中，沟槽形成可使得将沟槽形成到封装衬底202中，直到沟槽落在接地平面204层上。在这种情况下，半导体封装218设计规则可使得覆盖其中导电侧壁220向下延伸至接地平面204的区域的互连层可具有不带有电路的排除区域，以便允许导电侧壁220延伸到封装衬底202中。
图2C是示出根据本公开的示例实施例的具有基于导电墨的导电侧壁224的半导体封装222的简化横截面示意图，其中表面接地垫或迹线206位于半导体封装202的表面上。在该实施例中，在封装衬底的互连层内可不存在接地平面。
图2D是示出根据本公开的示例实施例的具有基于导电墨的导电侧壁228的半导体封装226的简化横截面示意图，所述导电侧壁228经过接地平面层延伸并且延伸到封装衬底202的底侧。在该示例实施例中，导电侧壁228可使得与接地平面204进行电接触。在这种情况下，半导体封装226设计规则可使得覆盖其中导电侧壁228沿封装衬底202的整个厚度向下延伸的区域和位于该区域下面的互连层可具有不带有电路的排除区域，以便允许导电侧壁228延伸穿过封装衬底202。
图2E是示出根据本公开的示例实施例的具有EMI屏蔽的基于导电墨的顶部部分234和基于导电墨的导电侧壁232的半导体封装230的简化横截面示意图。在该半导体封装230中，接地平面可经由封装衬底202的表面上的表面接地垫和/或迹线206电连接到EMI屏蔽的导电侧壁232和导电顶部234。如上文所论述，在示例实施例中，可通过在间隙填充在模塑210中形成的沟槽时使得导电墨在模塑210的顶部上方搅炼（puddle）而由导电墨或导电浆料来制造EMI屏蔽的顶部部分234。备选地，可执行间隙填充导电墨过程，之后是第二顶部导电墨沉积过程。在该示例实施例中，可在导电墨间隙填充过程中利用较小粘度的导电墨以用于相对良好的间隙填充性能，并且可在顶部导体沉积过程中使用相对较大粘度的导电墨以便增强粘着性。
图2F是示出根据本公开的示例实施例的具有EMI屏蔽的向下延伸至接地平面204的基于导电墨的导电侧壁238和基于导电墨的顶部部分240的半导体封装236的简化横截面示意图。在具有EMI屏蔽的半导体封装的该实施例中，可形成用于形成EMI屏蔽的导电侧壁238的沟槽，使得它们延伸穿过模塑以及位于封装衬底202的顶部上的构建层。在该实施例中，半导体封装236设计规则可使得覆盖其中导电侧壁238向下延伸至接地平面204的区域的互连层可具有不带电路的排除区域，以便允许导电侧壁238延伸到封装衬底202中。在示例实施例中，可通过在间隙填充在模塑210中形成的沟槽时使得导电墨在模塑210的顶部上方搅炼而由导电墨或导电浆料来制造EMI屏蔽的顶部部分240。备选地，可执行间隙填充导电墨过程，之后是第二顶部导电墨沉积过程。在该示例实施例中，可在导电墨间隙填充过程中利用较小粘度的导电墨以用于相对良好的间隙填充性能，并且可在顶部导体沉积过程中使用相对较大粘度的导电墨以便增强粘着性。
图2G是示出根据本公开的示例实施例的具有EMI屏蔽的基于导电墨的导电侧壁244和基于导电墨的顶部部分246的半导体封装242的简化横截面示意图，其中表面接地垫或迹线206位于封装衬底202的表面上。在示例实施例中，可通过在间隙填充在模塑210中形成的沟槽时使得导电墨在模塑210的顶部上方搅炼而由导电墨或导电浆料来制造EMI屏蔽的顶部部分246。备选地，可执行间隙填充导电墨过程，之后是第二顶部导电墨沉积过程。在该示例实施例中，可在导电墨间隙填充过程中利用较小粘度的导电墨以用于相对良好的间隙填充性能，并且可在顶部导体沉积过程中使用相对较大粘度的导电墨以便增强粘着性。
图2H是示出根据本公开的示例实施例的具有EMI屏蔽的基于导电墨的导电侧壁250和基于导电墨的顶部部分252的半导体封装248的简化横截面示意图。在示例实施例中，可通过在间隙填充在模塑210中形成的沟槽时使得导电墨在模塑210的顶部上方搅炼而由导电墨或导电浆料来制造EMI屏蔽的顶部部分252。备选地，可执行间隙填充导电墨过程，之后是第二顶部导电墨沉积过程。在该示例实施例中，可在导电墨间隙填充过程中利用较小粘度的导电墨，并且可在顶部导体沉积过程中使用相对较大粘度的导电墨。
图3A和3B描绘示出根据本公开的示例实施例的其中提供有多个管芯的具有EMI屏蔽的半导体封装300、320的简化横截面示意图。
图3A描绘示出具有叠堆管芯配置的具有EMI屏蔽的半导体封装300的简化横截面示意图。尽管这里描绘了两个管芯（例如，集成电路）308、310，但是将明白，可存在堆叠在半导体封装300内的任何合适数量的管芯。如所示，第一管芯308可部署在封装衬底302上。封装衬底302可具有接地构建层304和表面接地垫或迹线306。可通过任何合适的机制将第一管芯308电和机械附连到封装衬底，所述合适的机制包括但不限于金属柱（例如，铜柱）、倒装芯片凸起、焊接凸起、任何类型的低铅或无铅焊接凸起、锡铜凸起、引线结合、楔形结合、C4、ACF、NCF、其组合等。
第二管芯310可对准并附连到第一管芯308的顶部。在一些示例实施例中，第二管芯310可以按正面向下的配置附连到第一管芯308，并且在备选实施例中，第二管芯310可以按正面向上的配置附连到第一管芯308。在其中按正面向下的配置部署第二管芯310的情况下，第一管芯308可以按正面向上的配置，并且第二管芯310的所有输入/输出（I/O）连接可以在面对面连接中连接到第一管芯308。在该配置中，可经由第一管芯308（诸如经由从第一管芯308到封装衬底302的引线结合连接）来撤出来自第二管芯310的I/O信号。备选地，当按正面向下的配置部署第二管芯310时，第一管芯308也可按正面向下的配置，并且可具有穿硅通孔（TSV）以便经由第一管芯308中的TSV来将第二管芯310的I/O连接到封装衬底302。在其它示例实施例中，管芯308、310两者均可按正面向上的配置部署，并且可利用从每个管芯308、310到封装衬底302上的垫和/或在第二管芯310与第一管芯308之间的引线结合来进行I/O连接管芯308、310两者。在一些示例实施例中，可对于管芯308、310之一或两者进行基于TSV的连接和引线结合连接两者。又在其它示例实施例中，管芯308、310之一可以是插入器管芯，以用于进行高密度连接的目的，从而提供更大的扇出比和/或提供相对更可靠的I/O连接。
继续图3A，半导体封装300可具有包封管芯308、310的模塑314。还可沿半导体封装300的周边存在导电侧壁312。如上所述，可通过固化的导电墨和/或导电浆料形成导电侧壁312。半导体封装300还可包括用于将金属层压制件318附连到模塑314的顶表面的环氧化物层316。根据本公开的示例实施例，电连接到表面接地垫306的顶部金属层压制件318和导电侧壁312的组合提供EMI屏蔽。
图3B描绘示出具有横向部署的管芯配置的具有EMI屏蔽的半导体封装320的简化横截面示意图。尽管这里描绘了两个管芯（例如，集成电路）322、324，但是将明白，可存在在半导体封装320内提供的任何合适数量的管芯。如所示，第一管芯322和第二管芯324两者均可部署在封装衬底302上，并且可由模塑314包封。封装衬底302可具有接地构建层304和表面接地垫或迹线306。可通过任何合适的机制将第一管芯322和第二管芯324电和机械附连到封装衬底302，所述合适的机制包括但不限于金属柱（例如，铜柱）、倒装芯片凸起、焊接凸起、任何类型的低铅或无铅焊接凸起、锡铜凸起、引线结合、楔形结合、C4、ACF、NCF、其组合等。将明白，在一些情况下，可利用相同机制将管芯322、324两者附连到衬底，并且在其它情况下，可利用不同机制附连管芯322、324。可沿半导体封装320的周边存在导电侧壁312。如上所述，可通过固化的导电墨和/或导电浆料形成导电侧壁312。半导体封装320还可包括用于将金属层压制件318附连到模塑314的顶表面的环氧化物层316。根据本公开的示例实施例，电连接到表面接地垫306的顶部金属层压制件318和导电侧壁312的组合提供EMI屏蔽。
图4A和4B描绘示出根据本公开的示例实施例的在管芯和具有EMI防护的半导体封装之间具有任何种类的电和机械耦合的半导体封装400、430的简化横截面示意图。
图4A描绘示出具有利用铜柱418附连到封装衬底402的管芯416的半导体封装400的简化横截面示意图。封装衬底402可具有接地平面404和在封装衬底402的表面上提供的一个或多个接地垫接触件406。可通过模塑408包封管芯416，并且可存在利用环氧化物410附连到模塑408的导电侧壁414和导电顶部412，其中导电侧壁414和导电顶部412短接到表面接地垫接触件406以便形成EMI屏蔽，如本文中所描述的。
铜柱418可以具有任何合适的大小。例如，铜柱418的宽度可大约在约10 μm到约150 μm的范围内。管芯416可通过任何合适的机制来对准并附连到半导体衬底。例如，可利用热超声过程来用金/镍、锡/铅或任何合适的冶金术将铜柱418熔融到封装衬底上的对应垫。作为另一个示例实施例，可利用波动焊接过程来将管芯416附连到封装衬底402。在示例实施例中，可在管芯416和封装衬底402之间，在铜柱418周围提供底部填充材料420。底部填充物420中的代表性环氧化物材料可包括胺环氧化物、咪唑（imidizole）环氧化物、酚环氧化物或酐环氧化物。底部填充材料的其它示例包括聚酰亚胺、苯并环丁烯（BCB）、双马来酰亚胺型底部填充物、聚苯并噁嗪（PBO）底部填充物或聚降冰片烯底部填充物。另外，底部填充材料420可包括诸如二氧化硅的填充物材料。可通过旋涂、挤涂或喷涂技术引入底部填充材料420。在另一个实施例中，底部填充材料420包括诸如无机钝化材料（例如，氮化硅、氧氮化硅）或有机钝化材料（例如，聚酰亚胺）的标准制造钝化材料。
如上所述，封装衬底402可在衬底核心的任一侧上具有构建层。在一些情况下，可使用无核心封装衬底402。在示例实施例中，可在封装衬底402上提供用于封装级I/O的接触件422。接触件422可以是任何合适的接触件，诸如球栅阵列（BGA）或其它区域阵列接触件422。
图4B描绘示出根据本公开的示例实施例的具有利用引线结合436、438附连到封装衬底402的两个管芯432、434的半导体封装430的简化横截面示意图。封装衬底402可具有接地平面404和在封装衬底402的表面上提供的一个或多个接地垫接触件406。可通过模塑408包封管芯432、434，并且可存在利用环氧化物410附连到模塑408的导电侧壁414和导电顶部412，其中导电侧壁414和导电顶部412短接到表面接地垫接触件406以便形成EMI屏蔽，如本文中所描述的。在示例实施例中，可在封装衬底402上提供用于封装级I/O的接触件422。接触件422可以是任何合适的接触件，诸如球栅阵列（BGA）或其它区域阵列接触件422。
图5描绘示出根据本公开的示例实施例的在一个或多个电子组件508、510、512、514周围的具有EMI屏蔽的系统级封装（SiP）500的简化横截面示意图。SiP 500可具有带有接地平面504和一个或多个表面接地垫和/或迹线506的封装衬底502。电子组件508、510、512、514可以按任何合适的配置提供，并且可以为该电子组件提供到封装衬底的任何合适的电连接。例如，按叠堆配置部署电子组件508和510。SiP 500可具有包封电子组件508、510、512、514的模塑516。SiP 500还可具有部署在模塑中的垂直导电结构522、524。这些垂直导电结构522、524可以是固化的导电墨和/或导电浆料。因此，在固化时，垂直导电结构522、524可具有其中部署有导电颗粒的环氧化物。该导电环氧化物可形成EMI屏蔽结构的垂直部分。SiP 500还可包括部署在模塑516的顶部上的金属片520。金属片520可层压到模塑516的顶表面上，并且可利用环氧化物518的层附连。金属片520可电连接到垂直导电结构522、524以及表面接地垫和/或迹线506。
根据本公开的示例实施例，垂直导电结构522、524中的一些导电结构可以是位于半导体封装的周边上的侧壁导电结构522，并且其它垂直导电结构524可以是内部垂直导电结构以防止在相同SiP 500中提供的电子组件508、510、512、514之间的EMI。例如，垂直导电结构524可将产生于电子组件508、510的组合的EMI与电子组件512、514进行隔离。
图6描绘示出根据本公开的示例实施例的用于制造图1-5的半导体封装的示例方法的流程图。在框602，可在衬底上组装管芯和其它组件。在这一点上，衬底可以是衬底面板，在该衬底面板上同时或几乎同时地制造多个半导体封装。衬底（例如，以面板形式）可具有在其上形成的构建层，并且可处于其中可在其上形成管芯和/或其它结构的阶段。管芯可以是诸如基于半导体的电子装置的任何合适的电子装置。在示例实施例中，管芯可以是具有至少一个有源装置（例如，晶体管、二极管等）和/或无源装置（例如，电阻器、电感器、电容器等）的集成电路（IC）。
在框604，可在衬底上形成可包封管芯和其它组件的模塑。形成模塑可能必需将模塑化合物沉积至足够的厚度以包封衬底的表面上的管芯和/或其它组件。在示例实施例中，模塑化合物可以是热固性化合物。在一些情况下，模塑化合物可具有在其中提供的一种或多种填充物材料，以便对模塑的各种物理、电和/或热性质进行工程设计。在沉积模塑化合物之后，可执行固化过程以便交叉结合和/或硬化模塑化合物，从而形成模塑。
在框606，可在模塑表面上施加粘合剂。在示例实施例中，粘合剂可以是热固性环氧化物。粘合剂可用于将顶部金属片层压到模塑材料的顶部上的目的。可通过包括但不限于旋涂、喷涂、刮涂、丝网印刷、其组合等的任何种类的合适机制来沉积粘合剂。
在框608，可在模塑中形成沟槽。可通过诸如激光烧蚀、湿式蚀刻、干式蚀刻或其任何组合的任何种类的机制来形成沟槽。当利用干式和/或湿式蚀刻机制来形成沟槽时，可执行图案化（例如，光刻、丝网印刷等）过程以便定义其中要形成沟槽的部分。
在框610，可以用导电材料填充沟槽。在示例实施例中，导电材料可以是导电墨和/或导电浆料。导电墨或导电浆料可以是其中提供（例如，悬浮）有导电颗粒的环氧化物材料。导电墨和/或导电浆料在其中可包括其它材料，诸如还原剂、填充物等。在示例实施例中，可通过旋涂布、喷涂布、刮涂和/或丝网印刷过程来沉积导电墨和/或导电浆料。在一些情况（例如，丝网印刷）下，导电墨和/或导电浆料的沉积可以在要填充的模塑沟槽中和/或附近进行。在一些情况下，导电墨和/或导电浆料可以是触变材料，并且因此可优先流进沟槽中，并且然后以相对更刚性的形式展现（stage）。
在框612，在固化粘合剂和导电材料的同时可在模塑的顶表面上施加金属。在一些示例实施例中，可以同时期地执行导电墨（或导电浆料）的固化连同粘合剂（例如，B-阶段环氧化物）的固化。在示例实施例中，金属可被施加为层压片，诸如薄铜片。层压金属片和固化环氧化物与导电墨的层压温度可大约在约100℃到约250℃的范围内。在一些示例实施例中，层压温度可大约在约150℃到约175℃的范围内。
在框614，可分离每个封装。可通过任何合适的机制（诸如通过激光烧蚀或锯切）来执行分离。如果利用激光烧蚀，那么切口宽度可小于填充的沟槽的宽度。根据本公开的示例实施例，以此方式，当通过切割半导体衬底面板而将半导体封装彼此分离时，导电材料（例如，固化的导电墨、固化的导电浆料等）可残留在切口的两侧上，并且在相邻半导体封装上提供EMI防护的导电侧壁。
应注意，如本文中所公开的，方法600可启用相对可靠的机制以便制造半导体封装的电磁干扰防护。与诸如导电材料的物理气相沉积（PVD）的其它方法相比，对于EMI防护使用导电墨和金属层压制件可提供相对更成本有效的机制以用于制造EMI防护。另外，与形成EMI防护的其它方法相比，在模塑内形成沟槽并用相对更顺应的材料来填充那些沟槽可提供应力消除和改善半导体封装的可靠性的其它机制。
应注意，根据本公开的某些实施例，可以用各种方式修改方法600。例如，在本公开的其它实施例中，可除去或不按顺序执行方法600的一个或多个操作。另外，根据本公开的其它实施例，可将其它操作添加到方法600。
将明白，本文中描述的设备可以是任何合适类型的微电子封装及其配置，包括例如系统级封装（SiP）、封装上系统（SOP）、封装上封装（PoP）、插入器封装、3D叠堆封装等。实际上，如本文中所描述的，可在具有EMI屏蔽的半导体封装中提供任何合适类型的微电子组件。例如，如本文中所公开的，可在具有EMI屏蔽的半导体封装中封装微控制器、微处理器、基带处理器、数字信号处理器、存储器管芯、现场门阵列、存储器管芯、逻辑门管芯、无源组件管芯、MEMS、表面安装装置、专用集成电路、基带处理器、放大器、滤波器、其组合等。可在包括消费、工业、军事、通信、基础设施和/或其它电子装置的任何种类的电子装置中提供如本文中所公开的具有EMI屏蔽的半导体封装。
如本文中所描述的具有EMI屏蔽的半导体封装可用于容纳一个或多个处理器。一个或多个处理器可包括但不限于中央处理单元（CPU）、数字信号处理器（DSP）、精简指令集计算机（RISC）、复杂指令集计算机（CISC）、微处理器、微控制器、现场可编程门阵列（FPGA）或其任何组合。处理器还可包括用于处置特定数据处理功能或任务的一个或多个专用集成电路（ASIC）或专用标准产品（ASSP）。在某些实施例中，处理器可基于Intel®体系结构系统，并且一个或多个处理器和包括在电子装置中的任何芯片集可来自Intel®处理器和芯片集系列，诸如Intel® Atom®处理器系列或Intel-64处理器（例如，Sandy Bridge®、IvyBridge®、Haswell®、Broadwell®、Skylake®等）。
另外地或备选地，如本文中所描述的具有EMI屏蔽的半导体封装可用于容纳一个或多个存储器芯片。存储器可包括一个或多个易失性和/或非易失性存储器装置，包括但不限于磁存储装置、只读存储器（ROM）、随机存取存储器（RAM）、动态RAM（DRAM）、静态RAM（SRAM）、同步动态RAM（SDRAM）、双倍数据速率（DDR）SDRAM（DDR-SDRAM）、RAM-BUS DRAM（RDRAM）、闪速存储器装置、电可擦除可编程只读存储器（EEPROM）、非易失性RAM（NVRAM）、通用串行总线（USB）可移除存储器或其组合。
在示例实施例中，在其中提供具有EMI屏蔽的半导体封装的电子装置可以是计算装置。此类计算装置可容纳一个或多个板，可在所述一个或多个板上部署具有EMI屏蔽的半导体封装。板可包括多个组件，包括但不限于处理器和/或至少一个通信芯片。处理器可通过例如具有EMI屏蔽的半导体封装的电连接来物理和电连接到板。计算装置还可包括多个通信芯片。例如，第一通信芯片可专用于诸如Wi-Fi和蓝牙的较短程无线通信，并且第二通信芯片可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其它的较长程无线通信。在各种示例实施例中，计算装置可以是膝上型计算机、上网本、笔记本电脑、超级本、智能电话、平板电脑、个人数字助理（PDA）、超级移动PC、移动电话、桌面型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频录像机、其组合等。在另外的示例实施例中，计算装置可以是处理数据的任何其它电子装置。
本文中已经描述了各种特征、方面和实施例。如本领域技术人员将理解的，特征、方面和实施例易于彼此组合以及进行变化和修改。因此，本公开应当视为是涵盖此类组合、变化和修改。
利用本文中已经采用的术语和表述作为描述术语而不是限制术语，并且在使用此类术语和表述时不打算排除示出和描述的特征（或其部分）的任何等效物，并且意识到，在权利要求的范围内，各种修改都是可能的。其它修改、变化和备选方案也是可能的。因此，权利要求打算覆盖所有此类等效物。
尽管本公开包括至少包括最佳模式的各种实施例，但是将理解，鉴于以上描述，许多备选方案、修改和变化对于本领域技术人员而言都将是显而易见的。因此，本公开打算包含落在包括的权利要求范围内的所有此类备选、修改和变化。将要以说明性而非限制性的意义解释在本文中公开或在附图中示出的所有事物。
本书面描述利用示例来公开包括最佳模式的本公开的某些实施例，并且还使得本领域技术人员能够实践本公开的某些实施例，包括制作和使用任何设备、装置或系统以及执行任何并入的方法和过程。本发明的某些实施例的可授予专利的范围在权利要求中限定，并且可包括本领域技术人员想到的其它示例。如果此类其它示例具有与权利要求的字面语言没什么不同的结构元件，或者如果它们包括与权利要求的字面语言没有实质差异的等效结构元件，那么此类其它示例打算在权利要求的范围内。
根据本公开的示例实施例，可存在微电子封装，其包括：具有顶部衬底表面和衬底外周边的衬底，顶部衬底表面具有在其上安装的电子组件，并且顶部衬底表面沿衬底外周边的至少一部分具有导电迹线；在顶部衬底表面上方提供的模塑化合物，其具有底部模塑表面、顶部模塑表面和大体上覆盖衬底外周边的模塑侧壁；在顶部模塑表面的顶部上提供的金属片；以及在模塑侧壁上提供的环氧化物，其中环氧化物包括导电颗粒，并且其中环氧化物电耦合到金属片。在示例实施例中，环氧化物进一步电耦合到导电迹线。在另外的示例实施例中，导电迹线电连接到以下至少其中之一：(ⅰ) 地；(ⅱ) 直流（DC）电压；或(ⅲ) 微电子封装的电源线电压。在又另外的示例实施例中，衬底包括核心层和具有金属线的至少一个构建层，其中金属线包括至少导电迹线。
根据一些示例实施例，微电子封装的模塑化合物包括热固性环氧化合物。在另外的示例实施例中，环氧化物是第一环氧化物，并且其中微电子封装包括部署在顶部模塑表面和金属片之间的第二环氧化物。在再另外的示例实施例中，金属片包括层压铜片，并且其中层压铜片通过第二环氧化物粘附到顶部模塑表面。在又另外的示例实施例中，环氧化物包括以下至少其中之一：(ⅰ) 固化的导电墨；(ⅱ) 固化的导电浆料；或(ⅲ) 银纳米颗粒。更进一步，在示例实施例中，电子组件是第一电子组件，并且其中微电子封装还包括：第二电子组件；以及垂直导电结构，其电连接到导电迹线和金属片，并部署在第一电子组件和第二电子组件之间在在模塑中形成的从底部模塑表面延伸到顶部模塑表面的沟槽中。在一些示例实施例中，微电子封装包括部署在衬底的底部衬底表面上的多个封装至板电连接。
根据本公开的示例实施例，可存在一种方法，其包括：提供具有面板顶表面的封装衬底面板；将第一电子组件和第二电子组件电附连到面板顶表面；在面板顶表面上形成模塑，模塑具有接触面板顶表面的底部模塑表面和顶部模塑表面，其中模塑包封第一电子组件和第二电子组件；在顶部模塑表面上沉积第一环氧化物；在模塑中形成多个沟槽，多个沟槽中的每个沟槽从底部模塑表面延伸到顶部模塑表面；用第二环氧化物填充多个沟槽，其中第二环氧化物包括导电颗粒；在第一环氧化物上方层压金属片；以及穿过多个填充的沟槽中的第一沟槽和封装衬底面板的基底部分而分离封装衬底面板的一部分。在另外的示例实施例中，封装衬底面板包括位于面板顶表面上的电迹线，并且其中形成多个沟槽包括从电迹线的表面的至少一部分中去除模塑。在再另外的示例实施例中，在第一电子组件和第二电子组件之间部署多个填充的沟槽中的第一沟槽，并且其中封装衬底面板的该部分包括第一电子组件而不包括第二电子组件。
根据本公开的示例实施例，该方法可使得封装衬底面板的该部分包括第三电子组件，并且其中存在部署在第一电子组件和第三电子组件之间的多个填充的电沟槽中的第二沟槽。在另外的示例实施例中，将第一电子组件附连到面板顶表面包括将第一电子组件的铜柱结合到面板顶表面上的一个或多个垫上。在又另外的示例实施例中，形成模塑包括：在面板顶表面上沉积液体模塑环氧化物；以及利用模套来施加压力和热量以便驱动液体模塑环氧化物的交叉结合，从而形成模塑。在又另外的示例实施例中，形成多个沟槽包括以下至少其中之一：(ⅰ) 激光烧蚀多个沟槽；(ⅱ) 干式蚀刻多个沟槽；或(ⅲ) 湿式蚀刻多个沟槽。在一些示例实施例中，用第二环氧化物填充多个沟槽包括以下至少其中之一：(ⅰ) 旋涂第二环氧化物；(ⅱ) 喷涂第二环氧化物；(ⅲ) 刮涂第二环氧化物；或(ⅳ) 丝网印刷第二环氧化物，并且其中第二环氧化物是以下之一：(ⅰ) 导电墨；或(ⅱ) 导电浆料。在这些和其它实施例中，在第一环氧化物上方层压金属片包括加热和固化第一环氧化物和第二环氧化物。根据本公开的示例实施例，穿过多个填充的沟槽中的第一沟槽以及封装衬底面板的基底部分而分离封装衬底面板的该部分包括切穿填充的沟槽和封装衬底面板的基底部分，切口具有切口宽度，其中切口宽度小于多个填充的沟槽中的第一沟槽的宽度。

Claims (20)

1.一种微电子封装，包括：
具有顶部衬底表面和衬底外周边的衬底，所述顶部衬底表面具有在其上安装的电子组件，并且所述顶部衬底表面沿所述衬底外周边的至少一部分具有导电迹线；
在所述顶部衬底表面上方提供的模塑化合物，其具有底部模塑表面、顶部模塑表面和大体上覆盖所述衬底外周边的模塑侧壁；
在所述顶部模塑表面上方提供的金属片；以及
在所述模塑侧壁上提供的环氧化物，其中所述环氧化物包括导电颗粒，并且其中所述环氧化物电耦合到所述金属片。
2.如权利要求1所述的微电子封装，其中所述环氧化物还电耦合到所述导电迹线。
3.如权利要求2所述的微电子封装，其中所述导电迹线电连接到以下至少其中之一：(ⅰ) 地；(ⅱ) 直流（DC）电压；或(ⅲ) 所述微电子封装的电源线电压。
4.如权利要求1所述的微电子封装，其中所述衬底包括核心层和具有金属线的至少一个构建层，其中所述金属线包括至少所述导电迹线。
5.如权利要求1所述的微电子封装，其中所述模塑化合物包括热固性环氧化合物。
6.如权利要求1所述的微电子封装，其中所述环氧化物是第一环氧化物，并且其中所述微电子封装包括部署在所述顶部模塑表面和所述金属片之间的第二环氧化物。
7.如权利要求6所述的微电子封装，其中所述金属片包括层压铜片，并且其中所述层压铜片通过所述第二环氧化物粘附到所述顶部模塑表面。
8.如权利要求1所述的微电子封装，其中所述环氧化物包括以下至少其中之一：(ⅰ) 固化的导电墨；(ⅱ) 固化的导电浆料；或(ⅲ) 银纳米颗粒。
9.如权利要求1所述的微电子封装，其中所述电子组件是第一电子组件，并且其中所述微电子封装还包括：
第二电子组件；以及
导电结构，其电连接到所述导电迹线和所述金属片，并部署在所述第一电子组件和所述第二电子组件之间在所述模塑中形成的从所述底部模塑表面延伸到所述顶部模塑表面的沟槽中。
10.如权利要求1所述的微电子封装，还包括部署在所述衬底的底部衬底表面上的多个封装至板电连接。
11.一种用于微电子封装的方法，包括：
提供具有面板顶表面的封装衬底面板；
将第一电子组件和第二电子组件电附连到所述面板顶表面；
在所述面板顶表面上形成模塑，所述模塑具有接触所述面板顶表面的底部模塑表面和顶部模塑表面，其中所述模塑包封所述第一电子组件和所述第二电子组件；
在所述顶部模塑表面上沉积第一环氧化物；
在所述模塑中形成多个沟槽，所述多个沟槽中的每个沟槽从所述底部模塑表面延伸到所述顶部模塑表面；
用第二环氧化物填充所述多个沟槽，其中所述第二环氧化物包括导电颗粒；
在所述第一环氧化物上方层压金属片；以及
穿过所述多个填充的沟槽中的第一沟槽和所述封装衬底面板的基底部分而分离所述封装衬底面板的一部分。
12.如权利要求11所述的方法，还包括穿过所述多个填充的沟槽中的第一沟槽和所述封装衬底面板的基底部分而分离所述封装衬底面板的一部分。
13.如权利要求12所述的方法，其中穿过所述多个填充的沟槽中的所述第一沟槽和所述封装衬底面板的所述基底部分而分离所述封装衬底面板的所述部分包括：
切穿所述填充的沟槽以及所述封装衬底面板的所述基底部分，切口具有切口宽度，其中所述切口宽度小于所述多个填充的沟槽中的所述第一沟槽的宽度。
14.如权利要求11所述的方法，其中所述封装衬底面板包括位于所述面板顶表面上的电迹线，并且其中形成所述多个沟槽包括从所述电迹线的表面的至少一部分中去除模塑。
15.如权利要求11所述的方法，其中所述多个填充的沟槽中的所述第一沟槽部署在所述第一电子组件和所述第二电子组件之间，并且其中所述封装衬底面板的所述部分包括所述第一电子组件而不包括所述第二电子组件。
16.如权利要求15所述的方法，其中所述封装衬底面板的所述部分包括第三电子组件，并且其中存在部署在所述第一电子组件和所述第三电子组件之间的所述多个填充的电沟槽中的第二沟槽。
17.如权利要求11所述的方法，其中将所述第一电子组件附连到所述面板顶表面包括将所述第一电子组件的铜柱结合到所述面板顶表面上的一个或多个垫上。
18.如权利要求11所述的方法，其中形成所述模塑包括：
在所述面板顶表面上沉积液体模塑环氧化物；以及
利用模套来施加压力和热量以便驱动所述液体模塑环氧化物的交叉结合，从而形成所述模塑。
19.如权利要求11所述的方法，其中形成所述多个沟槽包括以下至少其中之一：(ⅰ) 激光烧蚀所述多个沟槽；(ⅱ) 干式蚀刻所述多个沟槽；或(ⅲ) 湿式蚀刻所述多个沟槽。
20.如权利要求11所述的方法，其中在所述第一环氧化物上方层压所述金属片包括加热和固化所述第一环氧化物和所述第二环氧化物。
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