CN103035536A - Emi封装及其制造方法 - Google Patents

Emi封装及其制造方法 Download PDF

Info

Publication number
CN103035536A
CN103035536A CN2012102408181A CN201210240818A CN103035536A CN 103035536 A CN103035536 A CN 103035536A CN 2012102408181 A CN2012102408181 A CN 2012102408181A CN 201210240818 A CN201210240818 A CN 201210240818A CN 103035536 A CN103035536 A CN 103035536A
Authority
CN
China
Prior art keywords
another
rdl
via hole
substrate
mold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012102408181A
Other languages
English (en)
Other versions
CN103035536B (zh
Inventor
王垂堂
叶德强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103035536A publication Critical patent/CN103035536A/zh
Application granted granted Critical
Publication of CN103035536B publication Critical patent/CN103035536B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/63—Connectors not provided for in any of the groups H01L24/10 - H01L24/50 and subgroups; Manufacturing methods related thereto
    • H01L24/64—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02317—Manufacturing methods of the redistribution layers by local deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0707—Shielding
    • H05K2201/0715—Shielding provided by an outer layer of PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305—Moulding and encapsulation
    • H05K2203/1316—Moulded encapsulation of mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

集成电路结构包括衬底、衬底第一侧上的光敏塑模、形成在塑模中的过孔以及沉积在衬底第一侧上以及过孔中的一致金属层。可以穿过衬底形成与塑模中的过孔对准的通孔，其具有沉积的通孔中的导电衬垫，与一致金属层电接触。集成电路结构还包括：诸如焊球的连接元件，在与第一侧相对的衬底的第二侧上的通孔的一端上。集成电路结构还可以包括：管芯，在衬底的第一侧上，与另一通孔或重新分布层电接触。

Description

EMI封装及其制造方法
技术领域
本发明总体上涉及半导体领域，更具体地，涉及EMI封装及其制造方法。
背景技术
随着半导体技术的发展，半导体管芯变得越来越小，并且将更多的功能集成到半导体管芯中。
在三维(3D)集成电路中通常使用通孔，有时在本文中被称为衬底通孔(“TSV”)。通孔透过衬底，并用于衬底相对侧上的电互连部件。
传统地，通孔形成工艺包括蚀刻或钻进衬底以形成通孔开口。然后，用导电材料填充通孔开口，然后导电材料被平面化以去除多余部分，并且衬底中导电材料的剩余部分形成通孔。然后，例如，使用镶嵌工艺，金属线和/或金属焊盘形成在通孔的上方并电连接至通孔。
传统地，形成盖子的金属零件被放置在半导体管芯上的部分结构的上方，并连接至用于EMI屏蔽的逻辑电路地。用于这种金属盖子的形状因子较大，并且不适合于制造充分小型化的设备，诸如移动应用所采用的高度集成的手持设备。
发明内容
为解决上述问题，本发明提供了一种用于制造集成电路结构的方法，包括提供衬底；在衬底的第一侧上形成塑模；在塑模中形成过孔；在衬底的第一侧的上方以及在过孔中沉积金属层。
该方法还包括：穿过衬底在塑模中形成与过孔对准的通孔；以及在通孔中形成与金属层电接触的导电衬垫。
其中，沉积金属层的步骤包括从由电镀、溅射、执行化学汽相沉积、和沉积焊料组成的组中至少选择一个。
其中，在塑模中形成过孔的步骤包括：将塑模暴露给图案化光源；以及去除塑模的一部分。
该方法还包括：在衬底的第一侧上定位管芯；穿过衬底在面对衬底的管芯的接触焊盘下方形成另一通孔；在另一通孔中形成另一导电衬垫；以及利用连接元件将管芯的接触焊盘连接至另一导电衬垫。
该方法还包括：在衬底的第一侧上形成RDL(“重新分布层”)，RDL具有与金属层接触的导电路径；在塑模中形成与导电路径对准的另一过孔；在另一过孔中形成另一导电衬垫；以及在塑模与RDL相对的一侧上，在另一过孔的一端上形成另一连接元件。
该方法还包括：在衬底的第一侧上形成RDL，RDL具有与金属层接触的导电路径；在RDL的下方形成与衬底和RDL机械接触的另一塑模；在另一塑模中形成与RDL中的导电路径对准的另一过孔；在另一过孔中形成另一导电衬垫；在与衬底的第一侧相对的衬底的第二侧上形成另一RDL，另一RDL具有与另一过孔接触的另一导电路径；以及在另一RDL上形成与另一导电路径接触的另一连接元件。
其中，另一塑模为光敏塑模。
该方法还包括：在衬底的第一侧上形成RDL，RDL具有与金属层接触的导电路径；在衬底中形成与RDL中的导电路径对准的另一过孔；在另一过孔中形成另一导电衬垫；在与衬底的第一侧相对的衬底的第二侧上形成另一RDL，另一RDL具有与另一过孔接触的另一导电路径；以及在另一RDL上形成与另一导电路径接触的另一连接元件。
该方法还包括：在衬底的第一侧上形成RDL，RDL具有与金属层接触的导电路径；在衬底的第一侧上，在塑模中形成另一过孔；在另一过孔中形成另一导电衬垫；以及在另一过孔上形成与另一导电衬垫接触的另一连接元件。
此外，还提出了一种集成电路结构，包括：衬底；塑模，位于衬底的第一侧上，在塑模中包括过孔；以及金属层，位于衬底的第一侧的上方且位于过孔中。
该集成电路结构还包括：通孔，穿过衬底，与塑模中的过孔对准；以及导电衬垫，位于通孔中，与金属层的电接触。
该集成电路结构还包括：连接元件，位于与第一侧相对的衬底的第二侧上的通孔的一端上。
其中，塑模为光敏塑模。
该集成电路结构还包括：管芯，位于衬底的第一侧上；另一通孔，穿过衬底，定位在管芯的面对衬底的接触焊盘的下方；另一导电衬垫，位于另一通孔中；以及连接元件，与另一通孔的另一导电衬垫和管芯的接触焊盘电接触。
该集成电路结构还包括：RDL，位于衬底的第一侧上，具有与金属层接触的导电路径；另一过孔，位于塑模中，与导电路径对准；导电衬垫，位于另一过孔中；以及连接元件，位于塑模的与RDL相对的一侧上，与另一过孔的一端电连接。
该集成电路结构还包括：RDL，位于衬底的第一侧上，具有与金属层接触的导电路径；另一塑模，位于RDL的下方，与衬底和RDL机械接触；另一过孔，位于另一塑模中，与RDL中的导电路径对准；另一导电衬垫，位于另一过孔中；另一RDL，位于与衬底的第一侧相对的衬底的第二侧上，具有与另一过孔接触的另一导电路径；以及连接元件，位于另一RDL上，与另一导电路径接触。
其中，金属层包括从由电镀层、溅射层、通过化学汽相沉积所沉积的层、以及焊料层所组成的组中选择的至少一个。
该集成电路结构还包括：RDL，位于衬底的第一侧上，具有与金属层接触的导电路径；另一过孔，位于衬底中，与RDL中的导电路径对准；另一导电衬垫，位于另一过孔中；另一RDL，位于与衬底的第一侧相对的衬底的第二侧上，具有与另一过孔接触的另一导电路径；以及连接元件，与另一RDL电接触，与另一导电路径电接触。
该集成电路结构还包括：RDL，位于衬底的第一侧上，具有与金属层接触的导电路径；另一过孔，位于衬底的第一侧上的塑模中；另一导电衬垫，位于另一过孔中；以及连接元件，位于另一过孔上，与另一导电衬垫电接触。
附图说明
将参照附图描述示例性实施例。应该理解，附图只是为了示出的目的，因此不按比例绘制：
图1、图2和图3示出了根据本公开各个方面的处理步骤序列中的集成电路结构的正面图；
图4至图9示出了包括可用作EMI屏蔽的金属层的集成电路结构的示例性实施例的正面图；以及
图10至图13示出了根据本公开各个方面的用于制造具有可用作EMI屏蔽的一致(conformable)金属层的集成电路结构的方法的流程图。
具体实施方式
以下详细讨论本公开实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种具体情况下具体化的可应用发明概念。所讨论的具体实施例仅仅是示意性的，并不用于限制本公开的范围。
根据实施例提供了用于集成电路结构的新颖EMI屏蔽及其制造方法。新颖的EMI屏蔽用形成在集成电路结构的光敏塑模顶部上的金属层替换金属零件盖。新颖的EMI屏蔽提供了比金属零件盖更小的形状因子，并且对于诸如移动应用所采用的高度集成设备来说尤其有利。利用增加的金属化步骤制造EMI屏蔽，可以在光敏塑模的芯片安装和光刻处理之后执行该增加步骤。
以下示出制造实施例的中间阶段，然后讨论各种实施例。在各个附图和所示实施例中，类似的参考标号用于表示类似的元件。
首先，参照图1，出了初始处理步骤之后的集成电路结构的示例性实施例的正面图。
提供了插入件110，插入件110可以为硅插入件，或者为没有限制地由硅、硅锗、碳化硅或者甚至砷化镓或其他通用半导体材料形成的半导体衬底。可形成在半导体衬底中的器件结构的实例包括诸如晶体管的有源器件以及诸如电阻器、电容器、电感器和变容二极管的无源器件，它们可以通过互连层互连至附加集成电路。因此，插入件110可包括集成电路(“IC”)。插入件110可以由诸如氧化硅的电介质材料形成。可选地，插入件110可以没有有源器件，并且可以包括也可以不包括无源器件。
透过插入件110形成诸如TSV 140的通孔，并且所述通孔回填有诸如电镀到通孔的内表面上的金属层或者沉积到通孔中的焊料或者溅射到通孔或通过化学汽相沉积而沉积的金属膜的导电材料。被定位在插入件110的顶侧上的、没有限制地可由硅形成的诸如RF管芯120、数字管芯121和模拟管芯122的一个或多个管芯是通过将诸如焊球的元件通过回流操作连接至通孔(诸如通过焊球130)的电“倒装芯片”。通常可以代替焊球使用其他连接元件，诸如焊料块或铜柱。诸如TSC 140的通孔向管芯120、121和122提供信号、功率和地连接。诸如TSV 150的附加通孔形成在插入件110中但是不耦合至管芯。
在示例性实施例中，通过在290C或以下的温度处于几十Torr压力下的室中引入铜金属前体(其下包括氮化钽(“TaN”)阻挡层)来产生通过化学汽相沉积而沉积的金属层或膜。
在定位在插入件110顶侧上的管芯的上方沉积塑模170。在示例性实施例中，塑模170为光敏塑模，诸如光界定的(photodefinable)聚苯并恶唑(“PBO”)或其他类型。诸如焊球160的连接元件沉积在插入件110的与其顶侧相对的底侧上，每个焊球都与对应的通孔进行电接触，以提供将集成电路结构电连接至诸如引线框架或印刷配线板的另一部件的机构。可以使用诸如焊料块、铜柱等的其他连接元件，它们在本文一般称为连接元件。
现在，参照图2，示出了根据所示实施例构造的在进一步处理步骤之后的图1所示集成电路结构的正面图。在所示实施例中，塑模是光敏的，并且通过光刻进行处理以在没有电连接至管芯的通孔(例如，TSV 150)的上方制造过孔210、211。没有电连接至管芯的这些过孔将被用于使在后续步骤中针对下面的部件形成的EMI屏蔽接地。在可选实施例中，塑模170不是光敏的，并且通过激光器制造过孔。
现在，参照图3，示出了在进一步处理步骤之后的图2所示集成电路结构的正面图。可用作EMI屏蔽的金属层310现在被一致地沉积在塑模170的上方。金属层310和/或通孔中的导电材料可包括铝、铝合金、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、金属硅化物或它们的组合，并且可以通过电镀工艺进行沉积，例如通过无电镀、通过在通孔内表面上形成的薄镀层和/或集成电路结构的顶侧的上方沉积焊料，或者通过在通孔中和/或集成电路结构的顶侧溅射或化学汽相沉积金属层/膜。上文已经描述了可用于在塑模170的上方一致地沉积金属层/膜的示例性化学汽相沉积工艺。金属层310被沉积并形成为与可以没有直接连接至管芯通孔(诸如TSV 150)的电接触。在塑模170上形成金属层310之前，可以蚀刻(诸如利用离子蚀刻)塑模170的露出表面，以改进塑模170和金属层310之间的接合。在所示实施例中，金属层310形成与塑模的化学接合。在所示实施例中，金属层310形成与塑模的化学结合而没有中间的粘合剂。管芯120、121和122上方区域中金属层310的所示厚度为大约10至15μm。在TSV壁上的金属层的示例性厚度为大约5至8μm。结果是可连接至局部电路地的一致形成的EMI屏蔽有利地具有小于尤其利于高度集成电路结构的金属零件的形状因子。
现在，参照图4，示出了包括可用作EMI屏蔽的金属层的集成电路结构的所示实施例的正面图。图4所示的实施例包括在具有多管芯散开的多个管芯之间(诸如在第一RF管芯420和第二RF管芯421之间，每一个管芯都定位在诸如半导体衬底或硅IC的对应插入件440、441的上方)提供电互连的重新分布层(“RDL”)450。通过沉积在插入件440和插入件441之间的塑模460，插入件可以通过图4所示的塑模机械地固定到一起。通过连接诸如焊球430(放置在塑模170中形成的过孔410上方并与其接触)的连接元件提供具有引线框架或印刷配线板的集成电路结构的电连接。利用光刻制造的塑模170中形成的过孔的示例性尺寸为大约50至100μm，以及利用激光器形成的过孔的示例性尺寸为大约100μm以上。由此，通过沉积在塑模170的通孔上方和其中的金属层310来提供EMI屏蔽。通过耦合至通过过孔(诸如通过过孔410)以及通过连接元件(诸如通过焊球430)接地的局部电路的RDL 450提供金属层310的接地。
现在，参照图5，示出了包括金属层的集成电路结构的所示实施例的正面图。图5所示的实施例包括在多个管芯之间(诸如在第一RF管芯420和第二RF管芯421之间，每一个管芯都定位在诸如半导体衬底或硅IC的对应插入件440、441的上方)利用多管芯散开提供电互连的第一RDL 450。图5所示的实施例包括提供第一RF管芯420和第二RF管芯421以及金属层310与诸如引线框架或印刷配线板的部件的电连接的第二RDL 550。图5所示的塑模560是光敏塑模，其被进行光刻工艺以在其中形成过孔，诸如过孔510、511和512。在可选实施例中，塑模560不是光敏的，并且利用激光器形成其中的过孔。利用光刻形成的光敏塑模560中过孔的示例性尺寸为大约50至100μm，并且利用激光器形成的过孔的示例性尺寸为大约100μm或更多。通过形成在塑模560中的过孔510、511和512与耦合至第二RDL 550的连接元件(诸如焊球520)一起提供金属层310以及RF管芯420和421与诸如引线框架或印刷配线板的部件的连接。过孔510、511和512填充有焊料，其中，焊料可沉积在过孔中薄镀层上，或者过孔的内表面可以进行电镀(例如通过无电镀)、或者可以溅射导电金属层/膜、或者可以覆盖有通过化学汽相沉积形成的导电金属层/膜。
现在，参照图6，示出了包括可用作EMI屏蔽的金属层的集成电路结构的所示实施例的正面图。图6所示实施例包括在多个管芯之间(诸如在第一RF管芯420和第二RF管芯421之间，每一个管芯都定位在诸如半导体衬底或硅IC的对应插入件440、441的上方)利用多管芯散开提供电互连的第一RDL 450。图6所示的实施例包括提供第一RF管芯420和第二RF管芯421以及金属层310与诸如印刷配线板的引线框架的电连接的第二RDL 550。图6所示的塑模460不需要为光敏塑模以在其中形成过孔。穿过插入件440、441形成的过孔(诸如过孔660)填充有焊料，其中，焊料可沉积在过孔中薄镀层上，或者过孔的内表面可以进行电镀(例如通过无电镀)、或者可以溅射导电金属层/膜、或者内表面可形成有通过化学汽相沉积沉积的导电金属层/膜。通过第一RDL 450和第二RDL 550与穿过插入件440、441的过孔(诸如过孔660)和诸如焊球520的连接元件一起提供金属屏蔽310以及RF管芯420和421与引线框架的连接。
现在，参照图7，示出了包括可用作EMI屏蔽的金属层的集成电路结构的所示实施例的正面图。图7所示实施例包括在多个管芯之间(诸如在第一RF管芯420和第二RF管芯421之间，每一个管芯都定位在诸如半导体衬底或硅IC的插入件440的上方)利用多管芯散开提供电互连的RDL450。图7所示的实施例中，RDL 450诸如通过过孔410和焊球430提供第一RF管芯420和第二RF管芯421以及金属层310与引线框架的电连接。图7所示的塑模460不需要为能够进行光刻工艺以在其中形成过孔的光敏塑模。穿过塑模170的过孔填充有焊料，其中，焊料可沉积在过孔中薄镀层上，或者过孔的内表面可以进行电镀(例如通过无电镀)、或者可以溅射导电金属层/膜、或者内表面可形成有通过化学汽相沉积沉积的导电金属膜。
现在，参照图8，示出了包括可用作EMI屏蔽的金属层的集成电路结构的所示实施例的正面图。图8所示实施例包括利用在多个管芯之间(诸如在第一RF管芯420和第二RF管芯421之间，每一个管芯都定位在诸如半导体衬底或硅IC的对应插入件440的上方)散开的多管芯提供电互连的第一RDL 450。图8所示的实施例包括提供第一RF管芯420和第二RF管芯421以及金属层310与诸如印刷配线板的引线框架的电连接的第二RDL550。塑模560为可进行光刻处理以在其中形成过孔(诸如过孔510、512，将第一RDL 450互连至第二RDL 550)的光敏塑模。在可选实施例中，塑模560不是光敏的，并且通过激光工艺形成过孔。形成在塑模560中的过孔填充有焊料，其中，焊料可沉积在过孔中薄镀层上，或者过孔的内表面可以进行电镀(例如通过无电镀)、或者可以溅射导电金属层/膜、或者内表面可覆盖有通过化学汽相沉积而沉积的导电金属层/膜。通过第一和第二RDL、形成在塑模560中的过孔与诸如耦合至第二RDL 550的焊球520的连接元件一起提供金属屏蔽310以及RF管芯420和421与引线框架的连接。
现在，参照图9，示出了包括可用作EMI屏蔽的金属层的集成电路结构的所示实施例的正面图。图9所示实施例包括在多个管芯之间(诸如在第一RF管芯420和第二RF管芯421之间，每一个管芯都定位在诸如半导体衬底或硅IC的对应插入件440的上方)利用多管芯散开提供电互连的第一RDL 450。图9所示的实施例包括提供第一RF管芯420和第二RF管芯421以及金属层310与诸如印刷配线板的引线框架的电连接的第二RDL550。塑模560不需要为光敏塑模。过孔形成在插入件440中并填充有焊料，其中，焊料可沉积在过孔中薄镀层上，或者过孔的内表面可以进行电镀(例如通过无电镀)、或者可以溅射导电金属层/膜、或者过孔的内表面可覆盖有通过化学汽相沉积而沉积的导电金属层/膜。通过第一和第二RDL、形成在插入件440中的过孔与诸如耦合至第二RDL 550的焊球520的连接元件一起提供金属屏蔽310以及RF管芯420和421与引线框架的连接。
现在，参照图10，示出了用于制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的方法1000。方法1000开始于块1010。在块1015中，提供诸如半导体衬底的衬底。半导体衬底可包括诸如晶体管的有源器件以及诸如电阻器、电容器、电感器、变容二极管的无源器件，如先前所描述的，其可以通过互连层互连至附加集成电路。
方法1000继续到块1020，其中，通孔穿过衬底形成，其与稍后步骤中形成的塑模中的过孔对准以提供与一致金属层的电接触。
方法1000继续到块1025，其中，在管芯(其在稍后步骤中将电连接至衬底)的接触焊盘的下方，穿过衬底形成另一通孔。
方法1000继续到块1030，其中，在通孔中分别形成导电衬垫。导电衬垫可以由铝、铝合金、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、金属硅化物或它们的组合来形成，并且可以通过电镀工艺进行沉积，例如通过无电镀、通过在通孔内表面上形成的薄镀层的上方沉积焊料，或者通过在通孔中溅射或化学汽相沉积金属层/膜。
方法1000继续到块1035，其中，管芯附着至衬底的第一侧，其中接触焊盘面对衬底的第一侧。
方法继续到块1040，其中，应用诸如焊球的连接元件以将采用倒装结构的面对衬底的管芯表面上的接触焊盘连接至与管芯的接触焊盘对准的通孔中的导电衬垫。可以代替焊球来使用其他连接元件，诸如焊料块或铜柱。
方法继续到块1045，其中，在衬底的第一侧上形成塑模。
方法继续到块1050，其中，在衬底第一侧上形成的塑模中形成过孔。在所示实施例中，块1045中形成的塑模为光敏塑模以能够通过光刻工艺在其中形成过孔。在可选实施例中，块1045中形成的塑模不是光敏的，而是采用激光技术在其中形成过孔。
方法继续到块1055，其中，在衬底的第一侧上方以及在塑模中形成的过孔中沉积一致金属层。包括沉积在过孔中的材料的一致金属层可包括铝、铝合金、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、金属硅化物或它们的组合，并且可以通过电镀工艺进行沉积，例如通过无电镀、通过在通孔内表面上形成的薄镀层和/或集成电路结构的第一侧的上方沉积焊料，或者通过在通孔中和/或集成电路结构的第一侧溅射或化学汽相沉积金属层/膜。
方法继续到块1060，其中，诸如焊球、焊料块或铜柱的连接元件形成在与衬底第一侧相对的衬底第二侧上的通孔的一端上。
方法1000结束于块1065，从而制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的实施例。
现在，参照图11，示出了用于制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的又一方法1100。方法1100开始于块1010。在块1115中，提供诸如半导体衬底的衬底。
在块1120中，管芯被定位在衬底的第一侧上，其中接触焊盘面对衬底的第一侧。
在块1125中，应用诸如焊球的连接元件，以将采用倒装芯片技术的管芯的面对衬底的表面上接触焊盘连接至RDL，其具有与管芯的接触焊盘对准的导电路径并且具有塑模中的过孔(在过孔之上将利用革新处理步骤沉积一致金属层)。
在块1130中，在衬底的第一侧上形成塑模。
在块1135中，在塑模中形成与RDL的接触焊盘对准的过孔。
在块1140中，在塑模中与RDL的接触焊盘对准的过孔中形成导电衬垫。
在块1145中，在衬底的第一侧上方以及在塑模中形成与RDL的接触焊盘对准的过孔中沉积一致金属层。
在块1150中，在与RDL中的接触焊盘对准的塑模中的过孔的一端上形成诸如焊球、焊料块或铜柱的连接元件。
方法1100结束于1165，从而制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的实施例。
现在，参照图12，示出了用于制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的又一方法1200。方法开始于块1210。在块1215中，提供诸如半导体衬底的衬底。
在块1220中，下塑模形成在衬底的外侧周围，并且与衬底的外侧进行机械接触。
在块1225中，第一RDL形成在衬底的第一侧和下塑模上。
在块1230中，管芯附着至衬底的第一侧，其中接触焊盘面对衬底的第一侧。
在块1235中，向例如采用倒装芯片技术的管芯应用诸如焊球、焊料块或铜柱的连接元件，以将管芯面对衬底第一侧的接触焊盘连接至第一RDL，其接触焊盘与管芯的接触焊盘对准。
在块1240中，在下塑模中形成与第一RDL的接触焊盘对准的过孔。在所示实施例中，块1220中形成的下塑模为光敏塑模以能够通过光刻工艺在其中形成过孔。在可选实施例中，块1220中形成的下塑模不是光敏的，而是采用激光技术在其中形成过孔。
在块1245中，在采用先前描述技术的下塑模中的过孔中形成导电衬垫。
在块1250中，在衬底的第二侧上以及在与衬底的第一侧相对的下塑模中形成第二RDL，其接触焊盘与下塑模中对应的过孔对准。
在块1255中，在衬底的第一侧上形成上塑模。如先前描述的，上塑模可以为光敏塑模或者其可以不是光敏塑模而是采用激光技术进行处理。
在块1260中，在上塑模中形成与第一RDL的接触焊盘对准的过孔。
在块1265中，在衬底的第一侧上方以及在塑模中形成与第一RDL的接触焊盘对准的过孔中沉积一致金属层。
在块1270中，在第二RDL的露出表面上的接触焊盘上形成诸如焊球、焊料块或铜柱的连接元件。
方法1200结束于1275，从而制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的实施例。
现在，参照图13，示出了用于制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的方法1300。方法开始于块1310。在块1315中，提供诸如半导体衬底的衬底。
在块1320中，下塑模形成在衬底的外侧周围，并且与衬底的外侧进行机械接触。
在块1325中，第一RDL形成在下塑模中衬底的第一侧上。
在块1330中，管芯附着至衬底的第一侧，其中接触焊盘面对衬底的第一侧。
在块1335中，向例如采用倒装芯片技术的管芯应用诸如焊球、焊料块或铜柱的连接元件，以将管芯面对衬底第一侧的接触焊盘连接至第一RDL，其接触焊盘与管芯的接触焊盘对准。
在块1340中，在衬底中形成与第一RDL的接触焊盘对准的过孔。
在块1345中，采用先前描述技术，在衬底的过孔中形成导电衬垫。
在块1350中，在衬底的第二侧上以及在与衬底的第一侧相对的下塑模中形成第二RDL，其接触焊盘与衬底中的过孔对准。
在块1355中，上塑模形成在衬底的第一侧上。上塑模可以为光敏塑模以能够通过光刻工艺在其中形成过孔。在可选实施例中，上塑模不是光敏的，而是采用激光技术在其中形成过孔。
在块1360中，在上塑模中形成与第一RDL中的接触焊盘对准的过孔。
在块1365中，在衬底的第一侧上方以及在塑模中形成与第一RDL的接触焊盘对准的过孔中沉积一致金属层。
在块1370中，在第二RDL的露出表面上的接触焊盘上形成诸如焊球、焊料块或铜柱的连接元件。
方法1300结束于1375，从而制造具有可用作EMI屏蔽的一致形成的金属层的集成电路结构的实施例。
本公开的各种实施例可用于改善先前的制造工艺。根据一个实施例，提供了用于制造具有EMI屏蔽的集成电路结构的方法。该方法包括：提供衬底。在衬底的第一侧上形成塑模。在塑模中形成过孔，并且在衬底的第一侧上方以及在过孔中沉积一致金属层。在示例性实施例中，该方法还包括：穿过衬底形成与塑模中的过孔对准的通孔；以及在通孔中形成与一致金属层电接触的导电衬垫。在示例性实施例中，沉积一致金属层的步骤包括电镀、溅射、执行化学汽相沉积和沉积焊料中的至少一个。在示例性实施例中，在塑模中形成过孔包括：将塑模暴露给图案化光源；以及诸如通过光刻工艺或利用激光形成通孔来去除塑模的一部分。在示例性实施例中，该方法还包括：在衬底的第一侧上定位管芯；在面对衬底的管芯的接触焊盘的下方穿过衬底形成另一通孔；在另一通孔中形成另一导电衬垫；以及利用连接元件将管芯的接触焊盘连接至另一导电衬垫。在示例性实施例中，该方法还包括：利用与一致金属层接触的导电路径，在衬底的第一侧上形成RDL；在塑模中形成与导电路径对准的另一过孔；在另一过孔中形成另一导电衬垫；以及在塑模与RDL相对的一侧上的另一过孔的一端上形成另一连接元件。在示例性实施例中，该方法还包括：在衬底的第一侧上形成RDL，其中导电路径与一致金属层接触；在RDL的下方形成另一塑模，与衬底和RDL进行机械接触；在另一塑模中形成与RDL的导电路径对准的另一过孔；在另一过孔中形成另一导电衬垫；在与衬底的第一侧相对的衬底的第二侧上形成另一RDL，其中另一导电路径与另一过孔接触；以及在另一RDL上形成与另一导电路径接触的另一连接元件。在示例性实施例中，另一塑模为光敏塑模。在示例性实施例中，该方法还包括：在衬底的第一侧上形成RDL，其中导电路径与一致金属层接触；在衬底中形成与RDL中的导电路径对准的另一过孔；在另一过孔中形成另一导电衬垫；在与衬底的第一侧相对的衬底的第二侧上形成另一RDL，其中另一导电路径与另一过孔接触；在另一RDL上形成与另一导电路径接触的另一连接元件。在示例性实施例中，该方法还包括：在衬底的第一侧上形成RDL，其中导电路径与一致金属层接触；在衬底的第一侧上的塑模中形成另一过孔；在另一过孔中形成另一导电衬垫；以及在另一过孔上形成与另一导电衬垫接触的另一连接元件。
本公开的另一形式涉及集成电路结构。该集成电路结构包括：衬底；塑模，在衬底的第一侧上；过孔，在塑模中；以及一致金属层，在衬底的第一侧之上以及在过孔中。在示例性实施例中，集成电路结构包括：通孔，穿过衬底，与塑模中的过孔对准；以及导电衬垫，在通孔中，与一致金属层电接触。在示例性实施例中，集成电路结构还包括：连接元件，在衬底与第一侧相对的第二侧上的通孔的一端上。在示例性实施例中，塑模为光敏塑模。在示例性实施例中，集成电路结构还包括：管芯，在衬底的第一侧上；另一通孔，穿过衬底，位于管芯面对衬底的接触焊盘的下方；以及连接元件，与另一通孔的另一导电衬垫和管芯的接触焊盘电接触。在示例性实施例中，集成电路结构还包括：RDL，在衬底的第一侧上，其中导电路径与一致金属层接触；另一过孔，在塑模中与导电路径对准；导电衬垫，在另一过孔中；以及连接元件，与RDL相对的塑模的一侧上的另一过孔的一端电接触。在示例性实施例中，集成电路结构还包括：RDL，在衬底的第一侧上，其中导电路径与一致金属层接触；另一塑模，在RDL的下方，与衬底和RDL机械接触；另一过孔，在另一塑模中，与RDL中的导电路径对准；另一导电衬垫，在另一过孔中；另一RDL，在与衬底的第一侧相对的衬底的第二册上，其中另一导电路径与另一过孔接触；以及连接元件，在另一RDL上，与另一导电路径接触。在示例性实施例中，一致金属层包括电镀层、溅射层、通过化学汽相沉积而沉积的层以及焊料层中的至少一个。在示例性实施例中，集成电路结构还包括：RDL，在衬底的第一侧上，其中导电路径与一致金属层接触；另一过孔，在衬底中，与RDL中的导电路径对准；另一导电衬垫，在另一过孔中；另一RDL，在与衬底的第一侧相对的衬底的第二侧上，其中另一导电路径与另一过孔接触；以及连接元件，与另一RDL电接触，与另一导电路径电接触。在示例性实施例中，集成电路结构还包括：RDL，在衬底的第一侧上，其中导电路径与一致金属层接触；另一过孔，在衬底的第一侧上的塑模中；另一导电衬垫，在另一过孔中；以及连接元件，在另一过孔上，与另一导电衬垫电接触。
尽管详细描述了示例性实施例，但应该理解，在不背离公开的精神和范围的情况下，可以进行各种改变、替换和变化。此外，本申请的范围不限于说明书中描述的工艺、机器、制造、物质组成、装置、方法和步骤的特定实施例。本领域的技术人员应该容易地从公开中理解，可以根据公开利用现有或稍后开发的执行与本文所描述对应实施例基本相同的功能或实现基本相同的结果的工艺、机器、制造、物质组成、装置、方法和步骤。因此，所附权利要求用于在它们的范围内包括这些工艺、机器、制造、物质组成、装置、方法和步骤。

Claims (10)

1.一种用于制造集成电路结构的方法，包括
提供衬底；
在所述衬底的第一侧上形成塑模；
在所述塑模中形成过孔；
在所述衬底的所述第一侧的上方以及在所述过孔中沉积金属层。
2.根据权利要求1所述的方法，还包括：
穿过所述衬底在所述塑模中形成与所述过孔对准的通孔；以及
在所述通孔中形成与所述金属层电接触的导电衬垫。
3.根据权利要求1所述的方法，其中，沉积所述金属层的步骤包括从由电镀、溅射、执行化学汽相沉积、和沉积焊料组成的组中至少选择一个。
4.根据权利要求1所述的方法，其中，在所述塑模中形成过孔的步骤包括：
将所述塑模暴露给图案化光源；以及
去除所述塑模的一部分。
5.根据权利要求1所述的方法，还包括：
在所述衬底的所述第一侧上定位管芯；
穿过所述衬底在面对所述衬底的管芯的接触焊盘下方形成另一通孔；
在所述另一通孔中形成另一导电衬垫；以及
利用连接元件将所述管芯的所述接触焊盘连接至所述另一导电衬垫。
6.根据权利要求1所述的方法，还包括：
在所述衬底的所述第一侧上形成RDL(“重新分布层”)，所述RDL具有与所述金属层接触的导电路径；
在所述塑模中形成与所述导电路径对准的另一过孔；
在所述另一过孔中形成另一导电衬垫；以及
在所述塑模与所述RDL相对的一侧上，在所述另一过孔的一端上形成另一连接元件。
7.根据权利要求1所述的方法，还包括：
在所述衬底的所述第一侧上形成RDL，所述RDL具有与所述金属层接触的导电路径；
在所述RDL的下方形成与所述衬底和所述RDL机械接触的另一塑模；
在所述另一塑模中形成与所述RDL中的所述导电路径对准的另一过孔；
在所述另一过孔中形成另一导电衬垫；
在与所述衬底的所述第一侧相对的所述衬底的第二侧上形成另一RDL，所述另一RDL具有与所述另一过孔接触的另一导电路径；以及
在所述另一RDL上形成与所述另一导电路径接触的另一连接元件。
8.根据权利要求7所述的方法，其中，所述另一塑模为光敏塑模。
9.根据权利要求1所述的方法，还包括：
在所述衬底的所述第一侧上形成RDL，所述RDL具有与所述金属层接触的导电路径；
在所述衬底中形成与所述RDL中的所述导电路径对准的另一过孔；
在所述另一过孔中形成另一导电衬垫；
在与所述衬底的所述第一侧相对的所述衬底的第二侧上形成另一RDL，所述另一RDL具有与所述另一过孔接触的另一导电路径；以及
在所述另一RDL上形成与所述另一导电路径接触的另一连接元件。
10.根据权利要求1所述的方法，还包括：
在所述衬底的所述第一侧上形成RDL，所述RDL具有与所述金属层接触的导电路径；
在所述衬底的所述第一侧上，在所述塑模中形成另一过孔；
在所述另一过孔中形成另一导电衬垫；以及
在所述另一过孔上形成与所述另一导电衬垫接触的另一连接元件。
CN201210240818.1A 2011-09-30 2012-07-11 Emi封装及其制造方法 Active CN103035536B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/250,697 2011-09-30
US13/250,697 US8872312B2 (en) 2011-09-30 2011-09-30 EMI package and method for making same

Publications (2)

Publication Number Publication Date
CN103035536A true CN103035536A (zh) 2013-04-10
CN103035536B CN103035536B (zh) 2016-03-09

Family

ID=47991789

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210240818.1A Active CN103035536B (zh) 2011-09-30 2012-07-11 Emi封装及其制造方法

Country Status (2)

Country Link
US (2) US8872312B2 (zh)
CN (1) CN103035536B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108369939A (zh) * 2015-12-22 2018-08-03 英特尔公司 具有电磁干扰屏蔽的半导体封装
CN108695170A (zh) * 2018-07-13 2018-10-23 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN108695171A (zh) * 2018-07-13 2018-10-23 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN111312692A (zh) * 2018-12-11 2020-06-19 创意电子股份有限公司 集成电路封装元件及其载板

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8199518B1 (en) 2010-02-18 2012-06-12 Amkor Technology, Inc. Top feature package and method
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8362612B1 (en) 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9030841B2 (en) * 2012-02-23 2015-05-12 Apple Inc. Low profile, space efficient circuit shields
US8987851B2 (en) * 2012-09-07 2015-03-24 Mediatek Inc. Radio-frequency device package and method for fabricating the same
TW201438036A (zh) * 2013-03-25 2014-10-01 Realtek Semiconductor Corp 積體電感結構以及積體電感結構製造方法
CN107222981B (zh) * 2013-05-20 2019-07-02 日月光半导体制造股份有限公司 电子模块的制造方法
DE102013224645A1 (de) * 2013-11-29 2015-06-03 Continental Teves Ag & Co. Ohg Verfahren zum Herstellen einer elektronischen Baugruppe
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) * 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
CN114242698A (zh) * 2014-07-17 2022-03-25 蓝枪半导体有限责任公司 半导体封装结构及其制造方法
US9673150B2 (en) * 2014-12-16 2017-06-06 Nxp Usa, Inc. EMI/RFI shielding for semiconductor device packages
US9570399B2 (en) 2014-12-23 2017-02-14 Mediatek Inc. Semiconductor package assembly with through silicon via interconnect
WO2016111512A1 (en) * 2015-01-09 2016-07-14 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
KR102474242B1 (ko) * 2015-01-09 2022-12-06 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9620463B2 (en) * 2015-02-27 2017-04-11 Qualcomm Incorporated Radio-frequency (RF) shielding in fan-out wafer level package (FOWLP)
US9478504B1 (en) * 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US9659878B2 (en) 2015-10-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level shielding in multi-stacked fan out packages and methods of forming same
US10134682B2 (en) * 2015-10-22 2018-11-20 Avago Technologies International Sales Pte. Limited Circuit package with segmented external shield to provide internal shielding between electronic components
US10163808B2 (en) 2015-10-22 2018-12-25 Avago Technologies International Sales Pte. Limited Module with embedded side shield structures and method of fabricating the same
US10212496B2 (en) * 2015-10-28 2019-02-19 Ciena Corporation High port count switching module, apparatus, and method
WO2017105470A1 (en) * 2015-12-17 2017-06-22 Intel Corporation Low-defect graphene-based devices & interconnects
US9704811B1 (en) * 2015-12-22 2017-07-11 Intel Corporation Perforated conductive material for EMI shielding of semiconductor device and components
US10163810B2 (en) 2015-12-26 2018-12-25 Intel Corporation Electromagnetic interference shielding for system-in-package technology
KR101787871B1 (ko) * 2016-02-05 2017-11-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP2017168704A (ja) * 2016-03-17 2017-09-21 東芝メモリ株式会社 半導体装置の製造方法および半導体装置
KR101795228B1 (ko) * 2016-03-24 2017-11-07 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10130302B2 (en) 2016-06-29 2018-11-20 International Business Machines Corporation Via and trench filling using injection molded soldering
US10483237B2 (en) * 2016-11-11 2019-11-19 Semiconductor Components Industries, Llc Vertically stacked multichip modules
US10177095B2 (en) 2017-03-24 2019-01-08 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
US10510679B2 (en) 2017-06-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with shield for electromagnetic interference
US10453762B2 (en) 2017-07-28 2019-10-22 Micron Technology, Inc. Shielded fan-out packaged semiconductor device and method of manufacturing
WO2019066870A1 (en) * 2017-09-28 2019-04-04 Intel Corporation CAGE OF FARADAY COMPRISING INTERCONNECTION HOLES CROSSING THE SILICON
KR101905333B1 (ko) * 2017-10-19 2018-10-05 앰코테크놀로지코리아(주) 반도체 디바이스
JP7001445B2 (ja) * 2017-11-30 2022-01-19 ローム株式会社 半導体装置およびその製造方法
TWI787448B (zh) 2018-02-01 2022-12-21 德商漢高股份有限及兩合公司 用於屏蔽系統級封裝組件免受電磁干擾的方法
US10930604B2 (en) * 2018-03-29 2021-02-23 Semiconductor Components Industries, Llc Ultra-thin multichip power devices
CN111370335B (zh) * 2018-12-26 2022-03-15 中芯集成电路（宁波）有限公司 晶圆级系统封装方法
CN112635451B (zh) * 2020-12-11 2023-02-17 上海先方半导体有限公司 一种芯片封装结构及其封装方法
CN112908867A (zh) * 2021-01-18 2021-06-04 上海先方半导体有限公司 2.5d封装结构及其制作方法
TWI755281B (zh) 2021-02-18 2022-02-11 創意電子股份有限公司 散熱結構、半導體封裝裝置及半導體封裝裝置之製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432586B2 (en) * 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US20080251940A1 (en) * 2007-04-12 2008-10-16 Megica Corporation Chip package
US7633765B1 (en) * 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US20100140779A1 (en) * 2008-12-08 2010-06-10 Stats Chippac, Ltd. Semiconductor Package with Semiconductor Core Structure and Method of Forming Same
US20110298109A1 (en) * 2010-06-02 2011-12-08 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated emi shielding frame with cavities containing penetrable material over semiconductor die

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4811082A (en) 1986-11-12 1989-03-07 International Business Machines Corporation High performance integrated circuit packaging structure
US6002177A (en) 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
US6461895B1 (en) 1999-01-05 2002-10-08 Intel Corporation Process for making active interposer for high performance packaging applications
US6229216B1 (en) 1999-01-11 2001-05-08 Intel Corporation Silicon interposer and multi-chip-module (MCM) with through substrate vias
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
KR100435813B1 (ko) 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
US7410884B2 (en) 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US20080142941A1 (en) * 2006-12-19 2008-06-19 Advanced Chip Engineering Technology Inc. 3d electronic packaging structure with enhanced grounding performance and embedded antenna
US7863090B2 (en) * 2007-06-25 2011-01-04 Epic Technologies, Inc. Packaged electronic modules and fabrication methods thereof implementing a cell phone or other electronic system
US8178976B2 (en) * 2008-05-12 2012-05-15 Texas Instruments Incorporated IC device having low resistance TSV comprising ground connection
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8018034B2 (en) * 2009-05-01 2011-09-13 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer after encapsulation and grounded through interconnect structure
US8067308B2 (en) * 2009-06-08 2011-11-29 Stats Chippac, Ltd. Semiconductor device and method of forming an interconnect structure with TSV using encapsulant for structural support
US8367470B2 (en) * 2009-08-07 2013-02-05 Stats Chippac, Ltd. Semiconductor device and method of forming cavity in build-up interconnect structure for short signal path between die
US8378480B2 (en) * 2010-03-04 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy wafers in 3DIC package assemblies
US7928552B1 (en) * 2010-03-12 2011-04-19 Stats Chippac Ltd. Integrated circuit packaging system with multi-tier conductive interconnects and method of manufacture thereof
US8455995B2 (en) * 2010-04-16 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. TSVs with different sizes in interposers for bonding dies
US8426961B2 (en) * 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
US8455984B2 (en) * 2010-11-15 2013-06-04 Nanya Technology Corp. Integrated circuit structure and method of forming the same
US9312218B2 (en) * 2011-05-12 2016-04-12 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe with conductive bodies for vertical electrical interconnect of semiconductor die

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7633765B1 (en) * 2004-03-23 2009-12-15 Amkor Technology, Inc. Semiconductor package including a top-surface metal layer for implementing circuit features
US7432586B2 (en) * 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US20080251940A1 (en) * 2007-04-12 2008-10-16 Megica Corporation Chip package
US20100140779A1 (en) * 2008-12-08 2010-06-10 Stats Chippac, Ltd. Semiconductor Package with Semiconductor Core Structure and Method of Forming Same
US20110298109A1 (en) * 2010-06-02 2011-12-08 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated emi shielding frame with cavities containing penetrable material over semiconductor die

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108369939A (zh) * 2015-12-22 2018-08-03 英特尔公司 具有电磁干扰屏蔽的半导体封装
CN108369939B (zh) * 2015-12-22 2022-07-01 英特尔公司 具有电磁干扰屏蔽的半导体封装
CN108695170A (zh) * 2018-07-13 2018-10-23 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN108695171A (zh) * 2018-07-13 2018-10-23 江苏长电科技股份有限公司 单体双金属板封装结构及其封装方法
CN111312692A (zh) * 2018-12-11 2020-06-19 创意电子股份有限公司 集成电路封装元件及其载板

Also Published As

Publication number Publication date
CN103035536B (zh) 2016-03-09
US20150024547A1 (en) 2015-01-22
US8872312B2 (en) 2014-10-28
US9818698B2 (en) 2017-11-14
US20130082364A1 (en) 2013-04-04

Similar Documents

Publication Publication Date Title
CN103035536B (zh) Emi封装及其制造方法
US10276401B2 (en) 3D shielding case and methods for forming the same
KR101647853B1 (ko) 반도체 소자 및 그 제조 방법
KR102198629B1 (ko) 예비 형성된 비아를 갖는 매립 패키징
CN203312275U (zh) 形成嵌入式sop扇出型封装的半导体器件
US7396700B2 (en) Method for fabricating thermally enhanced semiconductor device
CN102024716B (zh) 半导体器件以及制造半导体器件的方法
US9230901B2 (en) Semiconductor device having chip embedded in heat spreader and electrically connected to interposer and method of manufacturing the same
CN108028225A (zh) 热增强型全模制扇出模组
CN101996895A (zh) 半导体器件及其制造方法
CN103681360A (zh) 封装器件及方法
CN110098147A (zh) 半导体器件和形成具有垂直互连单元的低轮廓扇出式封装的方法
CN108962876A (zh) Pop结构及其形成方法
CN101996896A (zh) 半导体器件及其制造方法
KR20150080429A (ko) 웨이퍼 레벨 패키지 구조 및 그 형성 방법
KR20080093909A (ko) 히트 싱크 및 그라운드 차폐의 기능들을 개선하기 위한반도체 디바이스 패키지
KR101800461B1 (ko) 반도체 소자 및 그 제조 방법
CN101154639A (zh) 管芯装置及用于制造管芯装置的方法
WO2015171636A1 (en) SUBSTRATE BLOCK FOR PoP PACKAGE
US20170294412A1 (en) Semiconductor package and manufacturing method thereof
CN100501986C (zh) 半导体装置及其制造方法
CN206040641U (zh) 半导体装置
CN102496580A (zh) 一种焊料凸点的形成方法
US20240006288A1 (en) Interconnection structure and semiconductor package including the same
CN106169445A (zh) 用以制造具有多层模制导电基板和结构半导体封装的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant