KR101800461B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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이재학
린 탄
웬빈 츄
유펑 펑
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 소자는 다수 제 1 범프를 이용하여 제 1 기판에 장착된 플립칩 반도체 다이를 갖는다. 하나의 또는 다수의 개구가 플립칩 반도체 다이의 제 1 기판에 대한 중심 위치의 제 1 기판에 형성된다. 다수 반도체 다이가 제 1 기판에 장착된다. 반도체 다이들은 본드 와이어로 전기적으로 연결된다. 봉지재가 다수 반도체 다이 및 제 2 기판위에 전착된다. 제 2 반도체 다이는 다수 범프로 제 1 기판에 장착된다. 언더필 재료가 플립칩 반도체 다이 및 제 1 기판 사이의 제 1 기판 개구를 통해서 분배된다. 언더필 재료의 분배는 언더필 재료의 유출을 감소시키기 위해 언더필 재료가 플립칩 반도체 다이 주변에 어프로치 또는 도달함에 따라서 중단된다. 언더필 재료는 경화된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING PERFORATED OPENING IN BOTTOM SUBSTRATE OF FLIPCHIP POP ASSEMBLY TO REDUCE BLEEDING OF UNDERFILL MATERIAL}
본 발명은 일반적으로 반도체 소자, 특히 반도체 소자 및 과도한 언더필 재료의 유출을 감소시키기 위한 플립칩 PoP 조립체 하부 기판에 천공 개구를 형성하는 방법에 관한 것이다.
반도체 소자는 현대의 전자 제품에서 일반적으로 사용된다. 반도체 소자는 전기 부품의 숫자 및 밀도에서 가변적이다. 개별 반도체 소자는 일반적으로 전기 부품, 즉, 발광 다이오드(LED), 소형 신호 트랜지스터, 래지스터, 캐패시터, 인덕터 및 MOS 전계 효과 트랜지스터(MOSFET) 중의 한 형태를 포함한다. 집적 반도체 소자는 일반적으로 수백 내지 수백만 개의 전기 부품을 포함한다. 집적 반도체 소자의 예로서 마이크로콘트롤러, 마이크로프로세서, 차지드-접속 장치(CCD), 태양 전지 및 디지털 마이크로-미러 장치(DMD)를 포함한다.
반도체 소자는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치 제어, 태양광의 전기로의 변환 및 텔레비젼 디스플래이를 위한 비쥬얼 프로젝션 형성등과 같은 넓은 범위의 기능들을 수행한다. 반도체 소자는 엔터테인먼트, 통신, 동력 변환, 네트워크, 컴퓨터 및 소비자 제품의 분야에 사용된다. 반도체 소자는 또한 군사 응용, 항공, 자동차, 산업 제어기 및 사무용 기기에서도 사용된다.
반도체 소자는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 전기장 또는 베이스 전류의 인가 또는 도핑 공정을 통해서 그것의 전기 전도성을 배가시킨다. 도핑은 불순물을 반도체 재료에 도입시키어 반도제 소자의 전도성을 배가 또는 제어한다.
반도체 소자는 액티브 및 패시브 전기 구조체를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함하는 액티브 구조체는 전류의 흐름을 제어한다. 도핑 그리고 전계 효과 또는 베이스 전류의 레벨을 변화시킴으로써 트랜지스터는 전류 흐름을 촉진 또는 제한하게 된다. 레지스터, 캐패시터 및 인덕터를 포함하는 패시브 구조체는 다양한 전기적 기능들을 수행하는데 필요한 전압과 전류 사이의 상호 관계를 만들어 낸다. 상기 액티브 및 패시브 구조체들은 전기적으로 연결되어 회로를 형성하고 이것이 반도체 소자가 고속의 계산 및 다른 유용한 기능들을 수행할 수 있게 한다.
반도체 소자는 일반적으로 두 개의 복합 제조 공정, 즉, 각각이 잠재적으로 수백개 단계들이 관여되는 프론트-엔드(front-end) 공정 및 백-엔드(back-end) 공정을 사용하여 제조된다. 상기 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성하는 것을 포함한다. 각 다이는 기본적으로 동일하고 액티브 및 패시브 부품들을 전기적으로 연결하여 형성되는 회로를 포함한다. 상기 백-엔드 제조는 최종 웨이퍼로부터 각 다이를 싱귤래이팅하고, 그리고 구조적 지지와 환경적 분리를 제공하기 위해 상기 다이를 패키징하는 것을 포함한다.
반도체 제조의 한 가지 목적은 보다 소형의 반도체 소자를 제조하는 것이다. 보다 소형의 반도체 소자는 보다 적은 전력을 소모하고, 보다 높은 성능을 가지며, 그리고 보다 효율적으로 제조될 수 있다. 또한, 보다 소형의 반도체 소자는 보다 소형의 풋프린트(footprint)를 갖는데 이것은 보다 소형의 최종 제품에 바람직하다. 보다 소형의 다이 크기는 보다 소형의 고밀도 액티브 및 패시브 부품들을 구비한 다이를 초래하는 프론트-엔드 공정의 개선에 의해 달성될 수 있다. 백-엔드 공정은 전기적 상호 접속 및 재료 패키징에서의 개선에 의해 보다 소형 풋프린트를 구비한 반도체 소자 패키지를 초래할 수 있다.
도 1은 통상적인 플립칩 패키지-온-패키지(PoP) 구조체(10)를 도시하고 있다. 플립칩 형태 반도체 다이(12)가 범프(16)로 기판(14)에 장착된다. 에폭시 수지와 같은 언더필 재료(18)가 반도체 다이(12) 및 기판(14) 사이에 전착된다. 범프(19)가 또 다른 전기적 상호접속을 위해 기판(14)의 대향 사이드상에 형성된다. 반도체 다이들(20,22,24)이 기판(26)위에 적재되고 봉지재(28)에 의해 커버된다. 반도체 다이들(22-24)은 본드 와이어(30)로 기판(26)에 전기적으로 연결된다. 기판(26)은 범프(32)로 기판(14)에 연결된다.
언더필 재료(18)가 도 2a에 도시된 바와 같이, 분배 도구(34)를 이용하여 반도체 다이(12)의 한 사이드로부터 전착된다. 만일 언더필 재료(18)가 고르고 균일하게 분포되지 않거나, 또는 언더필 재료가 과도하게 분배된다면, 언더필 재료는 도 2b에 도시된 바와 같이, 기판(26)의 접촉 패드(36)상으로 유출될 수 있다. 언더필 재료의 유출은, 접촉 패드가 전형적으로 반도체 다이(12)의 풋프린트에 보다 근접하여 위치되는, 높은 입력/출력(I/O) 밀도를 갖는 반도체 소자에 대해서 특히 극심해진다. 접촉 패드(36) 위의 과도한 언더필 재료(18)의 유출은 범프(32)의 접촉 패드에의 전기적 접속을 방해하여, 결함을 초래하고 제조 수율을 감소시키는 문제가 있다.
도 1은 통상적인 플립칩 반도체 다이 PoP 구조체를 도시한 도면.
도 2a-2b는 결함을 초래하는 고르지 못한 또는 과도한 부피 분배로부터 언더필 재료의 유출을 도시한 도면.
도 3은 그것의 표면에 장착된 상이한 형태의 패키지를 구비한 PCB를 도시한 도면.
도 4a-4c는 PCB에 장착된 대표적인 반도체 패키지의 다른 상세 사항을 도시한 도면.
도 5a-5k는 언더필 재료의 분배를 제어하기 위해 플립칩 PoP 조립체의 하부 기판에 천공된 개구를 형성하는 공정을 도시한 도면.
도 6은 언더필 재료의 경화 다음의 플립칩 PoP 조립체를 도시한 도면.
반도체 다이 아래로부터 기판의 접촉 패드상으로 과도한 언더필 재료의 유출을 감소시킬 필요성이 존재한다. 따라서, 하나의 실시예에서, 본 발명은 플립칩 반도체 다이 및 제 1 기판을 제공하는 단계; 상기 플립칩 반도체 다이의 상기 제 1 기판에 대한 중심 위치의 제 1 기판에 개구를 형성하는 단계; 상기 플립칩 반도체 다이를 상기 개구 위의 제 1 기판에 장착하는 단계; 다수의 반도체 다이를 제 2 기판에 장착하는 단계; 다수의 반도체 다이 및 제 2 기판 위에 봉지재를 전착하는 단계; 상기 제 2 기판을 상기 제 1 기판에 장착하는 단계; 상기 개구를 통하여 언더필 재료를 상기 플립칩 반도체 다이 및 제 1 기판의 사이에 분배하는 단계; 및 상기 언더필 재료의 유출을 감소시키기 위해 상기 언더필 재료가 상기 플립칩 반도체 다이의 주변에 어프로치하거나 도달하게 되면 상기 언더필 재료의 분배를 중단하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
다른 하나의 실시예에서, 본 발명은 제 1 반도체 다이 및 제 1 기판을 제공하는 단계; 상기 제 1 기판에 개구를 형성하는 단계; 상기 제 1 반도체 다이를 상기 개구 위의 제 1 기판에 장착하는 단계; 다수의 제 2 반도체 다이를 제 2 기판에 장착하는 단계; 상기 제 2 기판을 상기 제 1 기판에 장착하는 단계; 언더필 재료를 상기 제 1 기판의 개구를 통하여 상기 제 1 반도체 다이 및 제 1 기판의 사이에 분배하는 단계; 및 상기 언더필 재료가 플립칩 반도체 다이의 주변에 어프로치하거나 도달하게 되면 상기 언더필 재료의 분배를 중단하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
또 다른 하나의 실시예에서, 본 발명은 반도체 다이 및 기판을 제공하는 단계; 제 1 기판에 개구를 형성하는 단계; 제 1 반도체 다이를 상기 개구 위의 제 1 기판에 장착하는 단계; 패키지-온-패키지(PoP) 반도체 조립체를 제공하는 단계; 상기 반도체 다이 위의 기판 위에 상기 PoP 반도체 조립체를 장착하는 단계; 및 상기 기판의 개구를 통하여 상기 반도체 다이 및 기판의 사이에 언더필 재료를 분배하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
그리고, 본 발명은 개구를 갖는 기판; 상기 기판에 대한 반도체 다이의 위치의 중심에 위치된 상기 개구를 갖는 상기 기판에 장착된 반도체 다이; 상기 반도체 다이 위의 기판에 장착된 패키지-온-패키지(PoP) 반도체 조립체; 및 상기 반도체 다이 및 기판의 사이의 개구를 통하여 분배된 언더필 재료를 포함하는 반도체 소자를 제공한다.
본 발명은 비슷한 참조 번호가 동일 또는 유사한 요소를 나타내는 도면을 참조하여 다음 설명의 하나 이상의 실시예에서 기술된다. 비록 본 발명이 본 발명의 목적을 달성하기 위한 최선의 모드 관점에서 기술되지만, 당업자는 그것이 첨부된 청구범위에 의해 한정되는 본 발명의 정신 및 범위와 다음의 상세한 설명 및 도면에 의해 지지되는 균등범위에 포함될 수 있는 치환, 변형 및 균등물을 커버하려는 의도라는 것을 이해할 것이다.
반도체 소자는 일반적으로 두 개 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성시키는 것을 포함한다. 웨이퍼 상의 각 다이는 액티브 및 패시브 전기 부품들을 포함하는데, 그것들은 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 액티브 전기 부품은 전류 흐름을 제어할 수 있는 능력을 갖는다. 캐패시터, 인덕터, 레지스터 및 트랜스포머와 같은 패시브 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압 및 전류 사이의 관계를 형성한다.
액티브 및 패시브 부품들은 도핑, 전착, 포토리소그래피, 에칭 및 평탄화를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼 표면상에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기술에 의해 반도체 재료안에 불순물을 도입시킨다. 도핑 공정은 액티브 소자에서 반도체 재료의 전기 전도성을 변형시키고, 반도체 재료를 절연체 또는 도체로 변형시키거나, 또는 전기장 또는 베이스 전류에 반응하여 반도체 재료 전도성을 극적으로 변화시킨다. 트랜지스터는, 전기장 또는 베이스 전류의 인가에 따라서 트랜지스터가 전류 흐름을 촉진 또는 제한할 수 있도록 하는데 필요한 것으로 배열된 도핑의 다양한 정도 및 형태의 영역들을 포함한다.
액티브 및 패시브 부품들은 상이한 전기적 특성들을 갖는 재료층들에 의해 형성된다. 상기 층들은 전착되는 재료의 형태에 의해 부분적으로 결정된 다양한 전착 기술에 의해 형성될 수 있다. 예를 들면, 박막 전착은 화학적 증착(CVD), 물리적 증착(PVD), 전해 도금 및 무전해 도금 공정을 포함한다. 각 층은 일반적으로 패턴화되어 액티브 부품, 패시브 부품 및 그들 사이의 전기적 접속부의 부분들을 형성한다.
상기 층들은, 패턴화되는 층위에 광 민감 재료, 즉, 포토레지스트를 전착시키는 것을 포함하는 포토리소그래피를 이용하여 패턴화된다. 하나의 패턴이 빛을 이용하여 포토마스크로부터 포토레지스트로 이동한다. 빛을 접한 포토레지스트 패턴의 부분은 용매를 이용하여 제거되고, 패턴화되는 하부층이 노출된다. 포토레지스트의 나머지 부분은 제거되어 뒤에 패턴화된 층을 남겨둔다. 또한, 재료의 일부 형태는, 무전해 및 전해 도금과 같은 기술을 이용하는 앞선 전착/에칭 공정에 의해 형성된 영역 또는 보이드안으로 재료를 직접 전착시키는 것에 의해 패턴화된다.
이미 존재하는 패턴상에 재료의 박막 필름을 전착시키는 것은 하부 패턴을 악화 시키고 비-균일 플랫면을 형성시킬 수 있다. 균일 플랫면이 보다 소형의 밀한 패킹된 액티브 및 패시브 부품들을 만들기 위해서 요구된다. 평탄화는 웨이퍼 표면에서 재료를 제거하고 균일한 플랫면을 생성하는데 사용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼 표면을 폴리싱하는 공정을 포함한다. 폴리싱 동안에 마모재 및 부식 화학재가 웨이퍼 표면에 첨가된다. 화학재의 마모 및 부식 작용의 조합된 기계적 작용은 어떤 불규칙한 형태도 제거하여 균일한 플랫면을 만든다.
백-엔드 제조는 최종 웨이퍼를 개별 다이로 컷팅 및 싱귤래이팅한 후에 구조적 지지 및 환경적 분리를 위해 상기 다이를 패키징하는 것을 말한다. 다이를 싱귤래이트하기 위해서 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비-기능 영역을 따라서 줄이 그어지고 부수어진다. 웨이퍼는 레이저 컷팅 공구 또는 톱날을 이용하여 싱귤래이트된다. 싱귤래이션 후에 각각의 다이들은 다른 시스템 부품들과의 상호접속을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이위에 형성된 접촉 패드가 이어서 패키지내의 접촉 패드에 접속된다. 전기적 접속은 솔더 범프, 스터드 범프, 도전 페이스트 또는 와이어본드로 이루어질 수 있다. 봉지재 또는 다른 몰딩 재료가 패키지 위에 전착되어 물리적 지지 및 전기적 분리를 제공한다. 최종 패키지는 이어서 전기 시스템 안에 삽입되고, 반도체 소자의 기능이 다른 시스템 부품에 이용가능하게 발휘된다.
도 3은 그것의 표면상에 장착된 다수 반도체 패키지를 구비한 칩 캐리어 기판 또는 프린트 회로 보드(PCB)(52)를 갖는 전자 소자(50)를 도시하고 있다. 전자 소자(50)는 적용에 따라서 한 형태의 반도체 패키지 또는 멀티플 형태의 반도체 패키지를 가질 수 있다. 반도체 패키지의 상이한 형태들이 도시 목적으로 도 3에 도시되었다.
전자 소자(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 또한, 전자 소자(50)는 보다 큰 시스템의 하부 부품일 수 있다. 예를 들면, 전자 소자(50)는 핸드폰, 개인용 디지털 어시스턴트(PDA), 디지털 비디오 카메라(DVC) 또는 다른 전자 통신 장치의 부분일 수 있다. 또한 전자 소자(50)는 컴퓨터에 삽입될 수 있는 그래픽 카드, 네트워크 인터페이스 카드 또는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 특정 용도 직접 회로(ASIC), 로직 회로, 아날로그 회로, RF회로, 개별 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다.
도 3에서, PCB(52)는 PCB상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 도전 신호 트레이스(54)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 전착 공정을 이용하여 PCB(52) 표면 위에 또는 PCB층들 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 부품들 그리고 다른 외부 시스템 부품들 사이에 전기적 통신을 제공한다. 상기 트레이스(54)는 또한 반도체 패키지 각각에 전력 및 접지 접속을 제공한다.
일부 실시예에서, 반도체 소자는 두 패키징 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 캐리어에 기계적으로 그리고 전기적으로 부착시키는 기술이다. 제 2 레벨 패키징은 중간 캐리어를 PCB에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시예에서, 반도체 소자는 다이가 기계적으로 그리고 전기적으로 PCB에 직접 장착되는 제 1레벨 패키징만을 가질 수 있다.
도시의 목적으로, 와이어 본드 패키지(56) 및 플립 칩(58)을 포함하는 제 1레벨 패키징의 여러 형태들이 PCB(52)상에 도시되었다. 추가적으로, 볼 그리드 어래이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어래이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드(quad) 플랫 넌-리디드 패키지(QFN)(70) 및 쿼드 플랫 패키지(72)를 포함하는 제 2레벨 패키징의 여러 형태가 PCB(52)상에 장착된 것으로 도시되었다. 시스템 요건에 따라서, 다른 전자 부품뿐 아니라 제 1 및 제 2 레벨 패키징 형태의 어떤 조합으로 구성된 반도체 패키지의 어떤 조합이라도 PCB(52)에 연결될 수 있다. 일부 실시예에서, 전자 소자(50)는 싱글 부착 반도체 패키지를 포함하지만, 다른 실시예는 멀티플 상호접속 패키지를 요구한다. 싱글 기판 위에 하나 이상의 반도체 패키지를 조합시킴으로써, 제조자는 전자 소자 및 시스템안에 기-제조된 부품들을 합체시킬 수 있다. 반도체 패키지는 복잡한 기능성을 갖기 때문에, 전자 소자는 보다 싼 부품과 간소화된 제조 공정을 이용하여 제조될 수 있다. 결과적인 소자들은 고장이 적으며 제조하는데 저렴하여 소비자에게 낮은 비용을 초래한다.
도 4a-4c는 예시적인 반도체 패키지를 도시하고 있다. 도 4a는 PCB(52)상에 장착된 DIP(64)의 다른 상세 사항을 도시하고 있다. 반도체 다이(74)는 그 안에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브 영역을 포함하고, 다이의 전기적 디자인에 따라서 전기적으로 상호 접속된다. 예를 들면, 상기 회로는 반도체 다이(74)내에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 레지스터 및 다른 회로 부재들을 포함한다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag)과 같은 도전 재료로 구성된 하나 이상의 층이고, 반도체 다이(74)내에 형성된 회로 부재와 전기적으로 접속된다. DIP(64)의 조립 동안에, 반도체 다이(74)는 금-은 공정층 또는 열 에폭시 또는 에폭시 수지와 같은 부착 재료를 이용하여 중간 캐리어(78)에 부착된다. 패키지 몸체는 폴리머 또는 세라믹과 같은 절연 패키징 재료를 포함한다. 컨닥터 리드(80)와 본드 와이어(82)는 반도체 다이(74) 및 PCB(52) 사이에 전기적 접속을 제공한다. 습분과 입자들의 패키지로의 침투를 방지하고 다이(74) 또는 와이어 본드(82)의 오염을 방지하는 것에 의한 환경적 보호를 위해서 패키지 위에 봉지재(84)가 전착된다.
도 4b는 PCB(52)상에 장착된 BCC(62)의 다른 상세 사항을 도시하고 있다. 반도체 다이(88)는 언더필 또는 에폭시-수지 부착 재료(92)를 이용하여 캐리어(90) 위에 장착된다. 와이어 본드(94)는 접촉 패드(96,98) 사이에 제 1 레벨 패키징 상호접속을 제공한다. 몰딩 화합물 또는 봉지재(100)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(88) 및 와이어 본드 (94) 위에 전착된다. 접촉 패드(102)가 전해 도금 또는 무전해 도금과 같은 적절한 금속 전착 공정을 이용하여 산화 방지를 위해 PCB(52) 표면 위에 형성된다. 접촉 패드(102)는 PCB(52)의 하나 이상의 도전 신호 트레이스(54)에 전기적으로 접속된다. 범프(104)가 BCC(62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 4c에서, 반도체 다이(58)는 플립 칩 형태 제 1 레벨 패키징을 구비한 상태로 중간 캐리어(106)에 하향으로 접하여 장착된다. 반도체 다이(58)의 액티브 영역(108)은 다이의 전기적 디자인에 따라서 형성된 액티브 소자, 패시브 소자, 도전층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함한다. 예를 들면, 상기 회로는 액티브 영역(108)내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해서 캐리어(06)에 전기적으로 그리고 기계적으로 접속된다.
BGA(60)가 범프(112)를 이용하여 BGA 형태 제 2 레벨 패키징을 구비한 상태로 PCB(52)에 전기적으로 그리고 기계적으로 접속된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해서 PCB(52)의 도전 신호 트레이스(54)에 전기적으로 접속된다. 몰딩 화합물 또는 봉지재(116)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(58) 및 캐리어(106) 위에 전착된다. 플립 칩반도체 소자는 신호 전파 거리 감축, 보다 낮은 캐패시턴스 제공 및 전반적인 회로 성능을 개선시키기 위해서 반도체 다이(58)상의 액티브 소자로부터 PCB(52)상의 도전 트랙까지 짧은 전기 전도 경로를 제공한다. 다른 하나의 실시예에서, 반도체 다이(58)는 중간 개리어(106) 없이 플립 칩 형태 제 1 레벨 패키징을 이용하여 PCB(52)에 기계적 및 전기적으로 직접 접속될 수 있다.
도 5a-5k는 도 3 및 도 4a-4c와 관련하여, 언더필 재료의 유출을 제어하기 위해 플립칩 PoP 조립체 하부 기판의 천공 개구를 통한 언더필 재료의 분배 공정을 도시하고 있다. 도 5a는, 다이의 전기적 디자인 또는 기능에 따라서 전기적으로 상호 접속되고 다이내에 형성된 액티브 소자, 패시브 소자, 도전층 및 절연층으로 구현된 아날로그 및 디지털 회로들을 포함하는 액티브 표면(122)을 갖는 플립칩 형태반도체 다이(120)를 도시하고 있다. 예를 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(122)내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(120)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다. 다수 범프(124)가 전기적 상호접속을 위해 애티브 표면(122)위에 형성된다.
기판(126)은 반도체 다이(120)의 전기적 디자인 및 기능에 따라서 전기적 상호접속을 제공하도록 기판에 형성된 전기적 도전층 또는 트레이스(128)를 포함한다. 상기 도전층 및 트레이스(128)는 절연층(134)에 의한 전기적 분리 상태에서 기판(126)을 횡단하고 정상면(130) 및 그 대향의 하부면(132) 사이의 기판을 관통하며 연장된다. 다수 접촉 패드(136)가 반도체 다이(120)의 다이 부착 영역(135) 또는 풋프린트 외측의 기판(126)의 정상면 위에 형성된다. 다수 접촉 패드(137)가 다이 부착 영역(135)내의 기판(126)의 정상면(130) 위에 형성된다. 천공 개구(138)가 다이 부착 영역(135)내의 기판(126)에 대해서 반도체 다이(120) 위치의 중심인 라인(139)에 대응하는 위치에 기판(126)을 관통하여 형성된다. 상기 천공 개구(138)는 정상면(130)으로부터 하부면(132)로 연장된다. 다수 범프(140)가 전기적 상호접속을 위해 하부면(132) 위에 형성된다.
도 5b는 천공된 개구(138) 및 범프(140)를 구비한 기판(126)의 하부면(132)을 도시하는 도면이다. 상기 천공된 개구(138)는 기판(126)위의 반도체 다이(120) 위치에 중심인 라인(139)에 위치된다. 도 5c는 다수 천공 개구(142) 및 범프(140)를 구비한 하부면(132)의 다른 실시예를 도시하고 있다. 다수 천공 개구(142)는 기판(126)위의 반도체 다이(120)의 중심 위치 주위에 균일하게 분포한다.
도 5d에서, 반도체 다이(120)는 범프(124)를 리플로우시키어 범프를 접촉 패드(137)에 금속학적으로 그리고 전기적으로 연결시키는 것에 의해 기판(126)에 장착된다.
도 5e는 다이의 전기적 디자인 또는 기능에 따라서 전기적으로 상호 접속되고 다이내에 형성된 액티브 소자, 패시브 소자, 도전층 및 절연층으로 구현된 아날로그 및 디지털 회로들을 포함하는 액티브 표면(152)을 갖는 반도체 다이(150)를 도시하고 있다. 예를 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(152)내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(150)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다.
기판(154)은 반도체 다이(150)의 전기적 디자인 및 기능에 따라서 전기적 상호접속을 제공하도록 기판에 형성된 전기적 도전층 또는 트레이스(156)를 포함한다. 상기 도전층 및 트레이스(156)는 절연층(162)에 의한 전기적 분리 상태에서 기판(154)을 횡단하고 정상면(158) 및 하부면(160) 사이의 기판을 관통하여 연장된다. 다수 접촉 패드(164)가 반도체 다이(150) 위치 외측 기판(154)의 정상면(158) 위에 형성된다. 다수 접촉 패드(166)가 기판(154)의 하부면(160) 위에 형성된다. 반도체 다이(150)는 도 5f에 도시된 바와 같이, 다이 부착 어데시브(168)로 기판(154)에 장착된다.
반도체 다이(170)는 다이의 전기적 디자인 또는 기능에 따라서 전기적으로 상호 접속되고 다이내에 형성된 액티브 소자, 패시브 소자, 도전층 및 절연층으로 구현된 아날로그 및 디지털 회로들을 포함하는 액티브 표면(172)을 갖는다. 예를 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(172)내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(170)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다. 반도체 다이(170)는 다이 부착 어데시브(174)로 반도체 다이(150)에 장착된다.
반도체 다이(176)는 다이의 전기적 디자인 또는 기능에 따라서 전기적으로 상호 접속되고 다이내에 형성된 액티브 소자, 패시브 소자, 도전층 및 절연층으로 구현된 아날로그 및 디지털 회로들을 포함하는 액티브 표면(178)을 갖는다. 예를 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(178)내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(176)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다. 반도체 다이(176)는 다이 부착 어데시브(180)로 반도체 다이(170)에 장착된다. 적재된 반도체 다이들(150,170,176)이 도 5f에 도시된 바와 같이, 유사한 또는 상이한 풋프린트를 가질 수 있다.
도 5g에서, 반도체 다이들(150,170,176)은 본드 와이어(182)로 기판(154)의 접촉 패드(164)에 전기적으로 연결된다. 봉지재(184)가 페이스트 프린팅, 압착 몰딩, 트랜스포 몰딩, 액상 봉지재 몰딩, 진공 적층, 스핀 코팅, 또는 다른 적절한 인가기를 사용하여 반도체 다이들(150,170,176) 및 기판(154) 위에 전착된다. 봉지재(184)는 필러를 갖는 에폭시 수지와 같은 폴리머 복합 재료, 필러를 갖는 에폭시 아크릴래이트 또는 적절한 필러를 갖는 폴리머일 수 있다. 봉지재(184)는 비-전도성이고 외부 부재 및 오염물로부터 반도체 소자를 환경적으로 보호한다. 다수 범프(186)가 전기적 상호접속을 위해 기판(154)의 접촉 패드(166)위에 형성된다. 기판(154)에 장착된 적재된 반도체 다이들(150,170,176)이 PoP 반도체 조립체(188)를 구성한다.
도 5h 및 5i에서, PoP 반도체 조립체(188)가 범프(186)를 리플로우시키어 범프 및 접촉 패드(136) 사이에 금속학적 및 전기적 접속을 형성함으로써 기판(126)에 장착된다. PoP 반도체 조립체(188) 및 반도체 다이(120)를 구비한 기판(126)의 조합이 플립칩 PoP 조립체(190)로 지정된다. 도 5j는 접촉 패드(136)에의 전기적 접속을 개선하기 위해 두 번 리플로우된 범프(186)를 도시하고 있다.
PoP 반도체 조립체(188)가 기판(126)에 장착된 후에, 플립칩 PoP 조립체(190)가 도 5k에 도시된 바와 같이, 하부면(132) 및 범프(140)가 상방을 향하는 상태로 전도된다. 분배 도구(194)가 에폭시 수지와 같은 언더필 재료(196)를 천공된 개구(138)(또는 천공된 개구(142))를 통해서 기판(126)의 하부면(132)로부터 반도체 다이(120) 및 기판(126) 사이 영역까지 분배한다. 천공된 개구(138)가 반도체 다이(120)에 대해서 중심에 위치하므로, 언더필 재료(196)는 개구(138)의 중심 위치로부터 다이 주변 영역까지 고르고 균일하게 분배된다. 언더필 재료의 분포는 물론 분배되는 언더필 재료(196)의 부피는 유출을 최소화 또는 제거하고 언더필 재료의 보이드 형성을 감소하도록 제어될 수 있다. 분배 공구(194)로부터의 언더필 재료(196)의 분배는 언더필 재료가 반도체 다이(120) 주변에 어프로치 또는 도달함에 따라서 중지 또는 중단될 수 있다.
도 6은 언더필 재료(196)의 경화 및 전자 테스팅 다음의 플립칩 PoP 패키지(190)를 도시하고 있다. 언더필 재료(196)가 기판(126) 위의 반도체 다이(120)의 중심 위치로부터 외측으로 다이 모든 사이드로 분배되기 때문에, 언더필 재료는 다이 및 기판 사이에 고르게 분포된다. 언더필 재료(196)는 반도체 다이(120) 주변 주위의 모든 사이드에 동시에 도달해야 한다. 반도체 다이(120)의 어떤 사이드도 보다 긴 필러 폭을 갖지 않는다. 언더필 재료의 유출을 최소화 또는 제거함으로써 전기적 상호접속 결함이 감소된다. 개구(138)는 또한 내부 응력을 감소시키고 신뢰성을 증가시킨다. 보더 적은 언더필 유출을 통해서 I/O 밀도 및 레이아웃이 개선되는데, 즉, 접촉 패드(136)가 반도체 다이(120)의 풋프린트에 보다 근접하여 위치될 수 있다. .
본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 청구범위에 기재된 본 발명의 범위를 이탈하지 않는 범위에서 그 실시예들에 변형 및 적용이 이루어질 수 있다는 것을 이해할 것이다.

Claims (30)

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  7. 제 1 반도체 다이(120) 및 제 1 기판(126)을 제공하는 단계로서, 상기 제1 기판(126)은 제1 기판의 대향하는 표면 사이에 연장되는 제1 상호 접속 구조물을 포함하며;
    상기 제 1 기판(126)에 개구(138)를 형성하는 단계;
    상기 제 1 반도체 다이(120)를 제1 기판(126)의 상기 개구 위에 장착하는 단계;
    제 2 반도체 다이(150, 170, 176)를 제 2 기판(154)에 장착하는 단계;
    상기 제 2 기판(154)을 상기 제 1 반도체 다이(120) 위에 장착하는 단계;
    제 1 기판(126)과 제 2 반도체 다이(150, 170, 176)의 반대 쪽인 제 2 기판(154)의 표면(160) 사이에 제 2상호 접속 구조물을 형성하여, 제 2 기판(154)을 제 1 기판(126)의 제1 상호 접속 구조물에 전기적으로 연결함으로써, 제2 기판(154)을 제1 기판(126)에 장착하고 제1 반도체 다이(120)와 접촉하도록 하는 단계;
    제1 기판 내 개구를 통하여 제1 반도체 다이와 제1 기판 사이 한 영역으로 분배 도구를 배치시키는 단계;
    제 2 기판(154)을 제 1 반도체 다이(120) 위에 장착한 후 제1 반도체 다이(120)와 제1 기판(126) 사이에서 상기 제 1 기판의 개구(138) 내 분배 도구를 통하여 일정 부피의 언더필 재료를 분배하여, 제1 반도체 다이(120)의 주변으로 바깥 측을 향해 분배되는 언더필 재료의 부피가 조정될 수 있도록 하는 단계; 그리고
    상기 언더필 재료가 제 1 반도체 다이(120)의 주변으로 접근할 때 개구를 통한 상기 언더필 재료의 분배를 중단하여, 언더필 재료의 유출을 제거하고 제1 기판(126) 내 개구에는 언더필 재료가 없도록 하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    제 1 기판 내의 상기 개구가 상기 제 1 반도체 다이의 제 1 기판에 대한 위치의 중심에 위치되는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 제 1 반도체 다이의 상기 제 1 기판에 대한 중심 위치의 주위에 고르게 분포된 다수의 개구를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 삭제
  11. 삭제
  12. 제 7항에 있어서,
    상기 제 1 반도체 다이는 플립칩 반도체 다이인 반도체 소자의 제조 방법.
  13. 삭제
  14. 반도체 다이(120) 및 기판(126)을 제공하는 단계로서, 상기 기판이 기판을 관통하여 형성되는 상호 접속 구조물을 포함하며 ;
    기판에 개구(138)를 형성하는 단계;
    반도체 다이(120)를 상기 기판(126) 내 상기 개구 위에 장착하는 단계;
    패키지-온-패키지 반도체 조립체를 제공하는 단계;
    기판의 상기 반도체 다이(120) 위에 상기 패키지-온-패키지 반도체 조립체(188)를 장착하는 단계;
    상기 패키지-온-패키지 반도체 조립체(188)를 기판에 장착한 후, 반도체 다이(120)와 기판(126) 사이 한 영역으로 기판의 개구(138)를 통하여 일정 부피의 언더필 재료를 분배하여, 반도체 다이의 주변으로 바깥 측을 향해 분배되는 언더필 재료의 부피가 조정될 수 있도록 하는 단계; 그리고
    상기 언더필 재료가 반도체 다이(120)의 주변으로 접근할 때 개구를 통한 상기 언더필 재료의 분배를 중단하여, 언더필 재료의 유출을 제거하고 기판 내 개구에는 언더필 재료가 없도록 하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 삭제
  16. 제 14항에 있어서,
    상기 기판의 개구가 상기 반도체 다이의 상기 기판에 대한 위치의 중심에 위치되는 반도체 소자의 제조 방법.
  17. 제 14항에 있어서,
    상기 반도체 다이의 기판에 대한 중심 위치의 주위에 고르게 분포된 다수의 개구를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제 14항에 있어서,
    상기 기판의 표면 위에 다수의 범프를 형성하는 단계; 및
    상기 패키지-온-패키지 반도체 조립체를 상기 기판에 장착하기 위해 상기 범프를 리플로우시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
  19. 제 14항에 있어서, 상기 패키지-온-패키지 반도체 조립체를 반도체 다이와 접촉하여 장착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  20. 삭제
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  27. 반도체 다이(120) 및 기판(126)을 제공하는 단계로서, 상기 기판이 기판을 관통하여 연장되는 상호 접속 구조물을 포함하며;
    기판에 개구(138)를 형성하는 단계;
    반도체 다이(120)를 상기 기판(126) 내 상기 개구 위에 장착하는 단계;
    제1 기판 내 개구를 통하여 제1 반도체 다이와 제1 기판 사이 한 영역으로 분배 도구를 배치시키는 단계;
    기판의 개구(138) 내 분배 도구로부터 반도체 다이(120)와 기판(126) 사이 영역으로 일정 부피의 언더필 재료를 분배하여, 반도체 다이의 주변으로 바깥 측을 향해 분배되는 언더필 재료의 부피가 조정될 수 있도록 하는 단계; 그리고
    상기 언더필 재료가 반도체 다이의 주변으로 접근할 때 분배 도구로부터 상기 언더필 재료의 분배를 중단하여, 언더필 재료의 유출을 제거하고 기판 내 개구에는 언더필 재료가 없도록 하는 단계를 포함하는 반도체 소자의 제조 방법.
  28. 제27항에 있어서, 상기 기판 내 개구가 상기 반도체 다이의 기판에 대한 위치의 중심에 위치되는 반도체 소자의 제조 방법.
  29. 제 27항에 있어서,
    상기 반도체 다이의 상기 기판에 대한 중심 위치의 주위에 고르게 분포된 다수의 개구를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  30. 제 27항에 있어서,
    반도체 다이 위로 패키지-온-패키지 반도체 조립체를 장착함을 더욱 포함하는 반도체 소자의 제조 방법.
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E601 Decision to refuse application
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