JP2000260912A - 半導体装置の実装構造及び半導体装置の実装方法 - Google Patents

半導体装置の実装構造及び半導体装置の実装方法

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semiconductor
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semiconductor chip
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文彦 谷口
Sachiko Nogami
幸子 野上
Akira Takashima
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Abstract

(57)【要約】 【課題】本発明は半導体チップとインターポーザとの間
及びインターポーザと実装基板との間にアンダーフィル
材を介装する半導体装置の実装構造及び半導体装置の実
装方法に関し、半導体装置の製造及び実装工程の簡単化
及び実装信頼性の向上を図ることを課題とする。 【解決手段】半導体チップ31と、半田ボール33と、半導
体チップ13がフリップチップ接続されると共に半導体チ
ップ31と半田ボール33とを電気的に接続するプリント配
線基板32とを具備した半導体装置30A をマザーボード39
に実装する際、予めプリント配線基板32の半導体チップ
31と対向する位置に少なくとも１個の貫通孔35を形成し
ておき、半導体装置30A の半田ボール33をマザーボード
39に接合した後、半導体チップ31とプリント配線基板32
との間に形成された間隙43、またはプリント配線基板32
とマザーボード39との間に形成された間隙44のいずれか
一方からアンダーフィル材を装填することにより、前記
貫通孔35を介して第１のアンダーフィル材38と第２のア
ンダーフィル材40を一括的に同時に形成し、これにより
実装工程の簡単化を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の実装構
造及び半導体装置の実装方法に係り、特に半導体チップ
とインターポーザとの間及びインターポーザと実装基板
との間にアンダーフィル材を介装する半導体装置の実装
構造及び半導体装置の実装方法に関する。近年、電子機
器の小型，軽量，薄型化の要求に伴い、これらの電子機
器に搭載される半導体装置に対しても小型，軽量，薄型
化が求められている。そして、これらの要求に対処すべ
く、ＢＧＡ(Ball Grid Array),ＣＳＰ(Chip Size Packa
ge),及びＭＣＭ(Multi Chip Module) タイプのパッケー
ジ構造を有する半導体装置が開発されている。
【０００２】また，内部接続はワイヤーボンド方式とフ
リップチツプ接続方式があり、エリアパッド対応が可
能、多ピン化への対応が容易、また配線長を短くできる
等の理由からフリツプチツプ方式が今後の主流になると
いわれている。しかし、フリップチツプ接続は，半導体
チップの回路形成面に突起電極を形成しフェイスダウン
方式にてインターポーザーに接続するため、半導体チッ
プとインターポーサーとの熱膨張係数の違いによる応力
を突起電極（バンプ）で直接受ける形になり，温度サイ
クル試験等によるストレスに耐えることができないのが
大きな問題である。
【０００３】そこで一般的には，接続後に半導体チップ
とインターポーザーの間にアンダーフィル材として樹脂
を流し込み，接合面積を増やし、これにより突起電極に
かかる応力を緩和させる方法がとられている。またフリ
ップチツブタイブのＢＧＡ，ＣＳＰ，及びＭＣＭでは半
導体装置を実装基板へ実装する二次実装後の接続信頼性
を確保するために，実装基板に実装する際に、さらにイ
ンターポーザと実装基板との間にもアンダーフィル材が
充填される場合が多い。
【０００４】
【従来の技術】図１（Ａ）は、従来の一例である半導体
装置１０Ａを示しており、また図１（Ｂ）は半導体装置
１０Ａをマザーボード１９（実装基板）に実装した状態
を示している。半導体装置１０Ａは、ＢＧＡでかつＣＳ
Ｐタイプのパッケージ構造とされている。この半導体装
置１０Ａは、大略すると半導体チップ１１，フレキシブ
ルプリント基板１２，半田ボール１３，及び第１のアン
ダーフィル材１８等により構成されている。
【０００５】半導体チップ１１の回路形成面（図中、下
面）にはバンプ１４が形成されており、このバンプ１４
はインターポーザーとなるフレキシブルプリント基板１
２のボンディングパッド１６に接合される。これによ
り、半導体チップ１１は、フレキシブルプリント基板１
２にフェイスダウンでフリップチップ接合（一次実装）
される。
【０００６】また、フレキシブルプリント基板１２には
接続孔１７が形成されており、この接続孔１７の形成位
置は、後述する半田ボール１３の接続位置に選定されて
いる。更に、フレキシブルプリント基板１２には配線パ
ターン１７が形成されており、その一端部はボンディン
グパッド１６に一体的に接続されると共に、他端部は接
続孔１７を塞ぐよう構成されている。
【０００７】半田ボール１３は外部接続端子として機能
するものであり、フレキシブルプリント基板１２のチッ
プ搭載面と反対側の面に接合されている。この半田ボー
ル１３は、フレキシブルプリント基板１２に形成された
接続孔１７を介して配線パターン１７に接合されてい
る。これにより、半導体チップ１１と半田ボール１３
は、インターポーザーとなるフレキシブルプリント基板
１２により電気的に接続された構成となる。
【０００８】また、第１のアンダーフィル材１８は樹脂
よりなり、半導体チップ１１とフレキシブルプリント基
板１２との間に形成された間隙内に形成されている。こ
のように、半導体チップ１１とフレキシブルプリント基
板１２との間に第１のアンダーフィル材１８を介装する
ことにより、バンプ１４を補強することができる。これ
により、半導体チップ１１とフレキシブルプリント基板
１２の熱膨張差に起因した応力がバンプ１４に印加され
ても、バンプ１４がフレキシブルプリント基板１２から
剥離することを防止することができる。
【０００９】上記構成とされた半導体装置１０Ａは、図
１（Ｂ）に示されるように、半田ボール１３がマザーボ
ード１９の接続電極２１に接合されることにより、マザ
ーボード１９に実装（二次実装）される。この二次実装
の際、フレキシブルプリント基板１２とマザーボード１
９との間にも第２のアンダーフイル材２０が介装され、
これにより半田ボール１３の接合信頼性の向上が図られ
ている。
【００１０】図２（Ａ）に示す半導体装置１０Ｂは、図
１（Ａ）に示した半導体装置１０Ａと同様に、従来にお
けるＢＧＡ及びＣＳＰタイプのフェイスダウンタイプの
半導体装置である。しかるに、同図に示す半導体装置１
０Ｂは、インターポーザーとしてプリント配線基板２３
を用いた構成とされている。プリント配線基板２３の上
面には、半導体チップ１１がフェイスダウンで接続され
ている。また、プリント配線基板２３の上面にはボンデ
インゲバッド１６が形成されると共に、下面にはボール
パッド２２が形成されており、このボンデインゲバッド
１６とボールパッド２２は、図示しないスルーホールに
より接続されている。
【００１１】また、ボンディングパッド１６と半導体チ
ップ１１はバンプ１４により接続されており、半導体チ
ップ１１とプリント配線基板２３との間には、バンプ１
４への応力集中を緩和するために第１のアンダーフィル
材１８が充填されている。更に、半田ボール１３は、プ
リント配線基板２３の下面に形成されたボールパッド２
２接続されている。これにより半導体チップ１１と半田
ポール１３は、プリント配線基板２３をインターポーザ
ーとして電気的に接続された構成となる。
【００１２】上記構成とされた半導体装置１０Ｂは、図
２（Ｂ）に示されるように、半田ボール１３がマザーボ
ード１９の接続電極２１に接合されることにより、マザ
ーボード１９に実装（二次実装）される。この二次実装
の際、プリント配線基板２３とマザーボード１９との間
にも第２のアンダーフイル材２０が介装され、これによ
り半田ボール１３の接合信頼性の向上が図られている。
【００１３】図３乃至図６は、従来の半導体装置の製造
方法及びその実装方法を示す図である。尚、以下の説明
では、先に図２を用いて説明した半導体装置１０Ｂの製
造方法及び実装方法を例に挙げて説明するものとする。
図３（Ａ）は、半導体装置１０Ｂの製造方法を示す工程
図である。半導体装置１０Ｂを製造するには、先ずステ
ップ１０（図では、ステップをＳと略称する）におい
て、周知の製造方法を用いてウェーハ上に複数の半導体
チップ１１を製造する。続くステップ１１では、ステッ
プ１０で製造された半導体チップ１１にバンプ１４を形
成し、ステップ１２においてダイシングを行い半導体チ
ップ１１を個片化する。
【００１４】また、予め別工程で予めインターポーザと
なるプリント配線基板２３を形成しておき（ステップ１
３）、このプリント配線基板２３に半導体チップ１１を
フリップチップ接合する（ステップ１４）。続いて、ス
テップ１５において、半導体チップ１１とプリント配線
基板２３との間に第１のアンダーフイル材１８を充填す
る。
【００１５】この第１のアンダーフィル材１８の充填処
理が終了すると、続いてステップ１６において、プリン
ト配線基板２３の下面に半田ボール１３が配設され、そ
の後にステップ１７において半田ペーストを除去する洗
浄処理が実施され、半導体装置１０Ｂが製造される（ス
テップ１８）。図３（Ｂ）は、上記のようにして製造さ
れた半導体装置１０Ｂを実装基板となるマザーボード１
９に実装する実装方法を示す工程図である。マザーボー
ド１９は、予め別工程において製造しておく（ステップ
２０）。
【００１６】ステップ２１では、マザーボード１９上に
形成された接続電極２１に対し半田ペースト印刷が行わ
れる。続いて、図４に示されるように半田ボール１３と
接続電極２１が対向するようマザーボード１９に対し半
導体装置１０Ｂの位置決めを行い、半田ボール１３を接
続電極２１に半田ペーストを接着剤として搭載（仮実
装）する（ステップ２２）。
【００１７】上記のように半導体装置１０Ｂが搭載され
たマザーボード１９は、ステップ２３においてリフロー
炉に入れられ、半田ボール１３が接続電極２１に接合
（半田付け）され、これにより図５に示されるように、
半導体装置１０Ｂはマザーボード１９に搭載される。続
くステップ２４では、半田ペーストを除去する洗浄処理
が行われる。
【００１８】図５に示すように、ステップ２３，２４が
終了した状態で、プリント配線基板２３とマザーボード
１９との間には間隙２４が形成されている。ステップ２
５では、この間隙２４に第２のアンダーフィル材２０を
充填する。図６は、間隙２４に第２のアンダーフィル材
２０を充填している状態を示している。そして、第２の
アンダーフィル材２０が間隙２４に完全に充填されるこ
とにより、半導体装置１０Ｂはマザーボード１９に実装
される。
【００１９】尚、図１に示した半導体装置１０Ａの製造
においても、プリント配線基板２３がフレキシブルプリ
ント基板１２に代わるのみで、図３乃至図６に示した方
法と略同様の方法で製造及び実装を行うことができる。
【００２０】
【発明が解決しようとする課題】しかるに、上記した従
来の方法では、半導体装置１０Ｂの製造工程において第
１のアンダーフィル材１８を充填する工程（ステップ１
５）を実施し、また実装工程において第２のアンダーフ
ィル材２０を充填する工程（ステップ２５）を実施す
る。
【００２１】即ち、従来では第１のアンダーフィル材１
８と第２のアンダーフィル材２０を別工程で別個に形成
することが行われていた。このため、半導体装置１０Ｂ
の製造工程及び実装工程を含めた全体工程が複雑化して
しまい、これに伴い半導体装置１０Ｂのコストが上昇し
てしまうという問題点があった。また、従来の方法で
は、ステップ１４で第１のアンダーフィル材１８を形成
した後に、ステップ１６及びステップ２３で半田付けの
ための加熱処理が行われる。また、フリツプチツブタイ
ブのＢＧＡ，ＣＳＰ及びＭＣＭでは，半導体チップ１１
がフェイスダウン方式にて接続されており、半導体チッ
プ１１とインターポーザー（フレキシブルプリント基板
１２，プリント配線基板２３）との間には第１のアンダ
ーフィル材１８が充填されている為。
【００２２】このため、水分の透過率の悪いインターポ
ーザーを使用した場合は、上記した加熱時に第１のアン
ダーフィル材１８に含浸した水分が蒸発して発生する水
蒸気の逃げ場がなくなり、ポップコーン現象（気泡が発
生する現象）が発生してしまうという問題点があった。
このポップコーン現象が発生すると、最悪の場合には半
導体チップ１１或いはインターポーザと第１のアンダー
フイル材１８との間にクラックが発生し、実装信頼性が
低下してしまう。
【００２３】本発明は上記の点に鑑みてなされたもので
あり、半導体装置の製造及び実装工程の簡単化を図るこ
とができると共に実装信頼性の向上を図りうる半導体装
置の実装構造及び半導体装置の実装方法を提供すること
を目的とする。
【００２４】
【課題を解決するための手段】上記の課題を解決するた
めに本発明では、次に述べる各手段を講じたことを特徴
とするものである。請求項１記載の発明は、半導体チッ
プと、実装基板に接合される外部接続端子と、前記半導
体チップがフリップチップ接続されると共に前記半導体
チップと前記外部接続端子を電気的に接続するインター
ポーザとを具備する半導体装置において、前記インター
ポーザの前記半導体チップと対向する位置に少なくとも
１個の貫通孔を形成したことを特徴とするものである。
【００２５】また、請求項２記載の発明は、請求項１記
載の半導体装置において、前記半導体チップと前記イン
ターポーザとの接合に突起電極を用い、かつ、前記外部
接続端子としてボール材を用いたことを特徴とするもの
である。また、請求項３記載の発明は、請求項１または
２記載の半導体装置において、前記インターポーザ上に
複数の前記半導体チップを搭載すると共に、前記貫通孔
を各半導体チップと対向する位置に設けたことを特徴と
するものである。
【００２６】また、請求項４記載の発明は、請求項１乃
至３のいずれかに記載の半導体装置において、前記半導
体装置は前記半導体チップと等しい或いは略同等の大き
さを有した構成とされていることを特徴とするものであ
る。また、請求項５記載の発明は、半導体チップと、実
装基板に接合される外部接続端子と、前記半導体チップ
がフリップチップ接続されると共に前記半導体チップと
前記外部接続端子を電気的に接続するインターポーザと
を具備する半導体装置を前記実装基板に実装する半導体
装置の実装構造において、前記インターポーザの前記半
導体チップと対向する位置に少なくとも１個の貫通孔を
形成すると共に、前記半導体チップと前記インターポー
ザとの間に介装される第１のアンダーフィル材と、前記
インターポーザと前記実装基板との間に介装される第２
のアンダーフイル材とが、前記貫通孔を介して一体的に
連続した構成であることを特徴とするものである。
【００２７】また、請求項６記載の発明は、請求項５記
載の半導体装置の実装構造において、前記半導体チップ
と前記インターポーザとの接合に突起電極を用い、か
つ、前記外部接続端子としてボール材を用いたことを特
徴とするものである。
【００２８】また、請求項７記載の発明は、請求項５ま
たは６記載の半導体装置の実装構造において、前記イン
ターポーザ上に複数の前記半導体チップを搭載すると共
に、前記貫通孔を各半導体チップと対向する位置に設け
たことを特徴とするものである。また、請求項８記載の
発明は、請求項５乃至７のいずれかに記載の半導体装置
の実装構造において、前記半導体装置は前記半導体チッ
プと等しい或いは略同等の大きさを有した構成とされて
いることを特徴とするものである。
【００２９】また、請求項９記載の発明は、請求項５乃
至９のいずれかに記載の半導体装置の実装構造におい
て、前記実装基板としてマザーボードを用いたことを特
徴とするものである。また、請求項１０記載の発明は、
請求項５乃至９のいずれかに記載の半導体装置の実装構
造において、前記インターポーザとしてドーターボード
を用いたことを特徴とするものである。
【００３０】また、請求項１１記載の発明は、半導体チ
ップと、実装基板に接合される外部接続端子と、前記半
導体チップがフリップチップ接続されると共に前記半導
体チップと前記外部接続端子を電気的に接続するインタ
ーポーザとを具備した半導体装置を前記実装基板に実装
する半導体装置の実装方法において、予め前記インター
ポーザの前記半導体チップと対向する位置に少なくとも
１個の貫通孔を形成しておき、前記半導体装置の外部接
続端子を前記実装基板に接合した後、前記半導体チップ
と前記インターポーザとの間に形成された間隙または前
記インターポーザと前記実装基板との間に形成された間
隙の内、少なくとも一方の間隙からアンダーフィル材を
装填することにより、前記貫通孔を介して他方の間隙内
にも前記アンダーフィル材を一括処理にて装填すること
を特徴とするものである。
【００３１】また、請求項１２記載の発明は、請求項１
１記載の半導体装置の実装方法において、前記半導体チ
ップと前記インターポーザとの接合に突起電極を用い、
かつ、前記外部接続端子としてボール材を用いたことを
特徴とするものである。
【００３２】また、請求項１３記載の発明は、請求項１
１または１２記載の半導体装置の実装方法において、前
記インターポーザ上に複数の前記半導体チップを搭載す
ると共に、前記貫通孔を各半導体チップと対向する位置
に設けることを特徴とするものである。また、請求項１
４記載の発明は、請求項１１乃至１３のいずれかに記載
の半導体装置の実装方法において、前記半導体装置とし
て、前記半導体チップと等しい或いは略同等の大きさを
有したものを用いたことを特徴とするものである。
【００３３】また、請求項１５記載の発明は、請求項１
１乃至１４のいずれかに記載の半導体装置の実装方法に
おいて、前記実装基板としてマザーボードを用いたこと
を特徴とするものである。更に、請求項１６記載の発明
は、請求項１１乃至１６のいずれかに記載の半導体装置
の実装方法において、前記インターポーザとしてドータ
ーボードを用いたことを特徴とするものである。
【００３４】上記した各手段は、次のように作用する。
請求項１、請求項５、及び請求項１１記載の発明によれ
ば、予めインターポーザの半導体チップと対向する位置
に、少なくとも１個の貫通孔を形成しておく。そして、
インターポーザーに半導体チップがフリップチップ接合
されると共に外部接続端子が配設された構成の半導体装
置、即ちインターポーザーと半導体チップとの間にアン
ダーフィル材を配設しない構成の半導体装置を実装基板
に実装する。
【００３５】そして、その後に半導体チップとインター
ポーザとの間に形成された間隙、またはインターポーザ
と実装基板との間に形成された間隙の内、少なくとも一
方の間隙からアンダーフィル材を装填する。これによ
り、アンダーフィル材は一方の間隙から貫通孔を経由し
て他方の間隙内に進行し、半導体チップとインターポー
ザとの間に第１のアンダーフィル材が形成されると共
に、インターポーザと実装基板との間には第２のアンダ
ーフイル材が形成される。
【００３６】このように、本発明では第１のアンダーフ
ィル材と第２のアンダーフイル材の形成を一括して同時
に行なうことができるため、半導体装置の製造工程及び
実装工程の簡略化及びコスト低減を図ることができる。
また、仮に第１のアンダーフィル材或いは第２のアンダ
ーフイル材に水分が含まれており、これが加熱処理によ
り蒸気となったとしても、貫通孔はこの蒸気を第１のア
ンダーフィル材と第２のアンダーフイル材との間で逃が
す通路としても機能する。
【００３７】即ち、蒸気が発生した場合、この蒸気は各
アンダーフィル材内において逃げようとするが（樹脂内
において、蒸気はある程度移動するこが可能である）、
従来のように第１のアンダーフィル材と第２のアンダー
フイル材がインターポーザにより完全に画成された構成
では、蒸気は第１のアンダーフィル材内或いは第２のア
ンダーフイル材内でしか逃げることができなかった。
【００３８】しかるに、インターポーザに貫通孔を形成
することにより、蒸気は第１のアンダーフィル材と第２
のアンダーフイル材との間においても移動することが可
能となる。よって、各アンダーフィル材にポップコーン
現象（気泡が発生する現象）が発生することを抑制する
ことができ、実装信頼性を向上させることができる。ま
た、請求項２、請求項６、及び請求項１２記載の発明に
よれば、接合状態において応力を分散する機能の小さい
突起電極及びボール材を用いても、第１及び第２のアン
ダーフィル材により接合強度を向上させることができ、
実装信頼性の向上を図ることができる。
【００３９】また、請求項３，請求項７、及び請求項１
３記載の発明によれば、インターポーザ上に複数の半導
体チップを搭載すると共に、貫通孔を各半導体チップと
対向する位置に設けたことにより、複数の半導体チップ
とインターポーザとの間に一括的かつ同時にアンダーフ
ィル材を装填することができ、個々の半導体チップに対
しアンダーフィル材を装填する構成に比べ、実装処理の
効率を高めることができる。
【００４０】また、請求項４，請求項８、及び請求項１
４記載の発明のように、半導体装置として半導体チップ
と等しい或いは略同等の大きさを有したもの（例えば、
ＣＳＰ(Chip Size Package) 等）を用いることができ
る。また、請求項９及び請求項１５記載の発明のよう
に、実装基板としては、マザーボードを用いることがで
きる。
【００４１】また、請求項１０及び請求項１６記載の発
明のように、インターポーザとしては、ドーターボード
を用いることができる。
【００４２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図７は、本発明の第１実施例で
ある半導体装置の実装構造を示している。同図に示す例
では、半導体装置３０Ａを実装基板となるマザーボード
３９に実装した実装構造を示している。
【００４３】半導体装置３０Ａは、ＢＧＡでかつＣＳＰ
タイプのパッケージ構造とされている。この半導体装置
３０Ａは、大略すると半導体チップ３１，インターポー
ザとして機能するプリント配線基板３２，外部接続端子
として機能する半田ボール３３，及び第１のアンダーフ
ィル材４０等により構成されている。半導体チップ３１
の回路形成面（図中、下面）にはバンプ３４（半田バン
プ或いはスタッドバンプ等の突起電極）が形成されてお
り、このバンプ３４はプリント配線基板３２のボンディ
ングパッド３６に接合される。これにより、半導体チッ
プ３１は、プリント配線基板３２にフェイスダウンでフ
リップチップ接合（一次実装）される。
【００４４】プリント配線基板３２の上面には、半導体
チップ３１がフェイスダウンに接続（一次実装）されて
いる。この一次実装が終了した時点において、半導体チ
ップ３１とプリント配線基板３２との間には、第１の間
隙４３が形成される（図９参照）。また、プリント配線
基板３２の上面にはボンデインゲバッド３６が形成され
ると共に、下面にはボールパッド４２が形成されてい
る。このボンデインゲバッド３６とボールパッド４２
は、図示しないスルーホールにより接続されている。
【００４５】更に、プリント配線基板３２の半導体チッ
プ３１と対向する位置には、貫通孔３５が形成されてい
る。この貫通孔３５は、プリント配線基板３２を上下に
貫通するよう形成されており、本実施例では半導体チッ
プ３１の中央位置に１個形成されている。しかるに、こ
の貫通孔３２の形成位置は、半導体チップ３１と対向す
る位置であれば他の位置でもよく（しかるに、後述する
ように中央位置が望ましい）、また形成個数も１個に限
定されるものではなく、複数形成してもよい。
【００４６】一方、ボンディングパッド３６と半導体チ
ップ３１はバンプ３４により接続されており、また半田
ボール３３はプリント配線基板３２の下面に形成された
ボールパッド４２接続されている。これにより半導体チ
ップ３１と半田ポール３３は、プリント配線基板３２を
インターポーザーとして電気的に接続された構成とな
る。
【００４７】上記構成とされた半導体装置３０Ｂは、半
田ボール３３がマザーボード３９の接続電極４１に接合
されることにより、るマザーボード３９に実装（二次実
装）される。半導体装置３０Ｂがマザーボード３９に二
次実装されることにより、プリント配線基板３２とマザ
ーボード３９との間には、第２の間隙４４が形成される
（図１０参照）。
【００４８】また、半導体装置３０Ｂがマザーボード３
９に二次実装された後、後述するように、第１及び第２
の間隙４３，４４には樹脂が充填され、第１のアンダー
フィル材３８及び第２のアンダーフィル材４０が形成さ
れる。この第１のアンダーフィル材３８と第２のアンダ
ーフィル材４０は、プリント配線基板３２に形成された
貫通孔３５を介して一体的に連続した構成となってい
る。
【００４９】第１のアンダーフィル材３８は、第１の間
隙４３に充填されることによりバンプ３４を補強し、こ
れにより半導体チップ３１とプリント配線基板３２の熱
膨張差に起因した応力がバンプ３４に印加されても、バ
ンプ３４が半導体チップ３０Ａ及びプリント配線基板３
２から剥離することを防止することができる。また、第
２のアンダーフィル材４０は、第２の間隙４４に充填さ
れることにより半田ボール３３を補強し、これによりプ
リント配線基板３２とマザーボード３９の熱膨張差に起
因した応力が半田ボール３３に印加されても、半田ボー
ル３３がプリント配線基板３２及びマザーボード３９か
ら剥離することを防止することができる。
【００５０】図８乃至図１１は、上記した半導体装置３
０Ａの製造方法、及び半導体装置３０Ａをマザーボード
３９に実装する実装方法を示す図である。図８（Ａ）
は、半導体装置３０Ａの製造方法を示す工程図である。
半導体装置３０Ａを製造するには、先ずステップ３０
（図では、ステップをＳと略称する）において、周知の
製造方法を用いてウェーハ上に複数の半導体チップ３１
を製造すると共に、製造された各半導体チップ３１にバ
ンプ３４を形成する。続くステップ３１では、ウェーハ
に対しダイシングを行なうことにより、半導体チップ３
１を個片化する。
【００５１】この際、上記したステップ３０，３１の処
理と平行に、インターポーザとなるプリント配線基板３
２の形成処理を行なう（ステップ３２）。プリント配線
基板３２は、例えばガラス−エポキシよりなる周知の構
造を有した基板であるため、周知の基板製造技術を用い
て容易に形成することができる。また、プリント配線基
板３２の形成処理において、前記した貫通孔３５の形成
処理も同時に行なう。この貫通孔３５の形成方法として
は、プリント配線基板３２を基材から所定の大きさに打
ち抜く際に同時に形成してもよく、またドリル，レーザ
ー等により形成することもできる。いずれの方法を用い
ても、貫通孔３５を容易に形成することができる。
【００５２】尚、前記したように、貫通孔３５の形成位
置は、半導体チップ３１が搭載される搭載位置の略中央
位置に選定されている。続くステップ３３では、半導体
チップ３１に形成されたバンプ３４をプリント配線基板
３２に形成されているボンディングパッド３６に接合す
ることにより、半導体チップ３１をプリント配線基板３
２にフリップチップ接合する（一次実装）。この一次実
装が終了した時点で、プリント配線基板３２に形成され
た貫通孔３５は、半導体チップ３１の底面の略中央位置
と対向した状態となる。
【００５３】尚、先に図３（Ａ）を用いて説明した従来
の製造方法では、この半導体チップ３１をプリント配線
基板３２にフリップチップ接合する処理が終了した後、
半導体チップ１１とプリント配線基板２３との間に第１
のアンダーフイル材１８を充填する処理（ステップ１
５）を実施していた。しかるに、本実施例では、ステッ
プ３３の処理を実施した後、第１のアンダーフイル材１
８を形成することはせずに、ステップ３４の処理に進む
ことを特徴との一つとしている。
【００５４】ステップ３３のフリップチップ接合処理
（一次実装処理）が終了すると、続いてステップ３６に
おいて、プリント配線基板３２の下面に半田ボール３３
が配設され、その後にステップ３５において半田ボール
３３の配設時に用いた半田ペーストを除去する洗浄処理
が実施され、これにより半導体装置３０Ｂが製造される
（ステップ３６）。
【００５５】図８（Ｂ）は、上記のようにして製造され
た半導体装置３０Ｂを実装基板となるマザーボード３９
に実装する実装方法を示す工程図である。マザーボード
３９は、予め別工程において製造しておく（ステップ４
０）。このマザーボード３９は、セラミック基板，樹脂
基板，ビルとアップ基板等の種々の基板を適用すること
が可能である。
【００５６】ステップ４１では、マザーボード３９上に
形成された接続電極４１に対し半田ペースト印刷が行わ
れる。この印刷方法としては、周知のスクリーン印刷を
用いることができる。続いて、図９に示されるように半
田ボール３３と接続電極４１が対向するようマザーボー
ド３９に対し半導体装置３０Ａの位置決めを行い、半田
ボール３３を接続電極４１に半田ペーストを接着剤とし
て搭載処理（仮実装処理）を行なう（ステップ４２）。
【００５７】上記のように半導体装置３０Ａが搭載され
たマザーボード３９は、ステップ４３においてリフロー
炉に入れられ、半田ボール３３が接続電極４１に接合
（半田付け）される。これにより、図１０に示されるよ
うに、半導体装置３０Ａはマザーボード３９に接合され
る（二次実装）。続くステップ４４では、半田ペースト
を除去する洗浄処理が行われる。この二次実装が終了し
た時点で、図１０に示すように、プリント配線基板３２
とマザーボード３９との間には第２の間隙４４が形成さ
れる。
【００５８】ステップ４５では、この第１及び第２の間
隙４３，４４に第１及び第２のアンダーフィル材３８，
４０を形成する。図１１は、第１及び第２の間隙４３，
４４に第１及び第２のアンダーフィル材３８，４０とな
る樹脂を充填している状態を示している。この第１及び
第２のアンダーフィル材３８，４０となる樹脂の充填
は、例えばディスペンサーを用いて行なうことができ
る。
【００５９】本実施例では、図１１に示すように、第１
及び第２のアンダーフィル材３８，４０となる樹脂を第
２の間隙４４から充填する方法が採られている。しかる
に、樹脂の充填位置は第２の間隙４４に限定されるもの
ではなく、第１の間隙４３から充填することも可能であ
る。しかるに、通常第２の間隙４４の方が第１の間隙４
３に対して間隙の高さが大きいため、樹脂の充填効率か
らは第２の間隙４４から充填した方が利益が大である。
【００６０】ここで、充填される樹脂の流れに注目して
説明する。第１及び第２のアンダーフィル材３８，４０
となる樹脂は、図１１に示されるように、第２の間隙４
４の外周位置から充填される。これにより、樹脂は第２
の間隙４４に外周位置から内側に向け進行していく。そ
して、この樹脂がプリント配線基板３２に形成されてい
る貫通孔３５の形成位置まで進行すると、樹脂はこの貫
通孔３５を通り道として、第１の間隙４３内にも進行す
る。これにより、第１の間隙４３には第１のアンダーフ
ィル材３８が形成され、また第２の間隙４４には第２の
アンダーフィル材４０が形成される。
【００６１】この際、貫通孔３５の形成位置を半導体チ
ップ３１の中心位置に選定しておくことにより、第１の
アンダーフィル材３８の第１の間隙４３内における充填
を均一化するこができる。また、貫通孔３５を複数形成
した場合には、より効率的に第１のアンダーフィル材３
８の充填処理を行なうことができる。このように、プリ
ント配線基板３２に貫通孔３５を形成することにより、
第１のアンダーフィル材３８と第２のアンダーフイル材
４０の形成を一括して同時に行なうことができるため、
半導体装置の製造工程及び実装工程の簡略化を図ること
ができ、効率よくかつ低コストで半導体装置３０Ａをマ
ザーボード３９に実装することが可能となる。
【００６２】また、仮に第１のアンダーフィル材３８或
いは第２のアンダーフイル材４０に水分が含まれてお
り、これが環境温度の上昇或いは加熱処理（マザーボー
ド３９への二次実装後の加熱処理）等により蒸気となっ
たとしても、貫通孔３５はこの蒸気を逃がす通路として
機能する。即ち、貫通孔３５を形成することにより、プ
リント配線基板３２を介して第１のアンダーフィル材３
８と第２のアンダーフイル材４０との間で、蒸気を逃が
すことが可能となる。
【００６３】即ち、アンダーフィル材３８，４０に蒸気
が発生した場合、この蒸気は各アンダーフィル材３８，
４０内において逃げようとする。尚、各アンダーフィル
材３８，４０を構成する樹脂内において、蒸気はある程
度移動するこが可能である。しかるに、従来のように第
１のアンダーフィル材１８と第２のアンダーフイル材２
０がインターポーザ１２，２３により完全に画成された
構成では、蒸気は第１のアンダーフィル材１８の内部、
或いは第２のアンダーフイル材２０の内部でしか逃げる
ことができなかった（図１及び図２参照）。
【００６４】これに対し本実施例では、インターポーザ
となるプリント配線基板３２に貫通孔３５が形成されて
いるため、発生した蒸気は第１のアンダーフィル材３８
と第２のアンダーフイル材０との間においても貫通孔３
５を介して移動することが可能となる。よって、各アン
ダーフィル材３８，４０にポップコーン現象（気泡が発
生する現象）が発生することを抑制することができ、実
装信頼性を向上させることができる。
【００６５】図１２乃至図１４は、本発明の第２乃至第
４実施例である半導体装置の実装構造及び実装方法を説
明するための図である。尚、図１２乃至図１４におい
て、図７に示した構成と対応する構成については同一符
号を付し、その説明を省略するものとする。図１２は、
本発明の第２実施例である半導体装置の実装構造を示し
ている。同図に示す実装構造は、インターポーザとして
フレキシブル基板４５を用いた半導体装置３０Ｂをマザ
ーボード３９に実装したことを特徴としている。
【００６６】フレキシブル基板４５の半導体チップ３１
と対向する位置には、第１実施例と同様に貫通孔３５が
形成されている。この貫通孔３５は、半田ボール３３を
配線パターン４９に接合されるために形成される接続孔
５０をフレキシブル基板４５に形成する際、一括的に形
成される。よって、インターポーザとしてフレキシブル
基板４５を用いた構成でも、貫通孔３５を容易に形成す
ることができる。
【００６７】図１３は、本発明の第３実施例である半導
体装置の実装構造を示している。同図に示す実施例で
は、インターポーザとなるプリント配線基板３２Ａに複
数（本実施例では２個）の半導体チップ３１Ａ，３１Ｂ
を搭載したＭＣＭ構造とすると共に、各半導体チップ３
１Ａ，３１Ｂと対向する位置に夫々貫通孔３５Ａ，３５
Ｂを形成したことを特徴とするものである。
【００６８】このように複数の半導体チップ３１Ａ，３
１Ｂをインターポーザとなるプリント配線基板３２Ａに
配設する構成においても、貫通孔３５Ａ，３５Ｂを形成
することにより、複数の半導体チップ３１Ａ，３１Ｂと
プリント配線基板３２Ａとの間に一括的かつ同時に第１
のアンダーフィル材３８Ａ，３８Ｂを装填することがで
きる。
【００６９】よって、個々の半導体チップ３１Ａ，３１
Ｂに対し、第１のアンダーフィル材３８Ａ，３８Ｂを個
別に充填する構成に比べ、実装処理の効率化を図ること
ができる。図１４は、本発明の第４実施例である半導体
装置の実装構造を示している。同図に示す実施例では、
ウェーハレベルＣＳＰ４６をインターポーザとなるドー
ターボード４８に一次実装すると共に、このドーターボ
ード４８をマザーボード３９に二次実装したことを特徴
としている。
【００７０】ウェハレベルＣＳＰ４６では，多ピンにな
ると表面実装では実装困難なファインピッチ（0 ．4mm
以下）でバンプ３４を配列する必要がでてくる場合が多
くなり，ＣＳＰ４６を直接マザーボード３９に直接実装
するのが困難となる。よって、高密度配線可能なドータ
ーボード４８を用い、ＣＳＰ４６をドーターボード４８
でファンアウトした後、マザーボード３９に実装される
ことが行なわれる場合がある。
【００７１】このような場合も、ドーターボード４８に
貫通孔３５を設けておくことにより、上記した各実施例
と同様の効果を期待することができる。尚、図１４にお
いて、４７はレジンであり、バンプ３４及び半導体チッ
プ３１の回路形成面を保護するために形成されるもので
ある。
【００７２】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１、請求項
５、及び請求項１１記載の発明によれば、貫通孔は各間
隙内に存在する空気或いは上記を逃がす通路としても機
能するため、形成される各アンダーフィル材にポップコ
ーン現象（気泡が発生する現象）が発生することを抑制
することができ、実装信頼性を向上させることができ
る。
【００７３】また、第１のアンダーフィル材と第２のア
ンダーフイル材の形成工程を一括して同時に行なうこと
ができるため、半導体装置の製造工程及び実装工程の簡
略化及びコスト低減を図ることができる。また、請求項
２、請求項６、及び請求項１２記載の発明によれば、突
起電極及びボール材を用いても、第１及び第２のアンダ
ーフィル材により接合強度を向上させることができ、実
装信頼性の向上を図ることができる。
【００７４】また、請求項３，請求項７、及び請求項１
３記載の発明によれば、複数の半導体チップとインター
ポーザとの間に一括的かつ同時にアンダーフィル材を装
填することができ、個々の半導体チップに対しアンダー
フィル材を装填する構成に比べ、実装処理の効率を高め
ることができる。
【図面の簡単な説明】
【図１】従来の一例である半導体装置の構成及び実装基
板への実装構造を説明するための図である（その１）。
【図２】従来の一例である半導体装置の構成及び実装基
板への実装構造を説明するための図である（その１）。
【図３】従来の一例である半導体装置の製造方法及び実
装方法を説明するための工程図である。
【図４】図２に示す半導体装置の実装方法を説明するた
めの図である（その１）。
【図５】図２に示す半導体装置の実装方法を説明するた
めの図である（その２）。
【図６】図２に示す半導体装置の実装方法を説明するた
めの図である（その３）。
【図７】本発明の第１実施例である半導体装置の実装構
造を説明するための図である。
【図８】図７に示す半導体装置の製造方法、及び本発明
の一実施例である半導体装置の実装方法を説明するため
の工程図である。
【図９】図７に示す半導体装置の実装方法を説明するた
めの図である（その１）。
【図１０】図７に示す半導体装置の実装方法を説明する
ための図である（その２）。
【図１１】図７に示す半導体装置の実装方法を説明する
ための図である（その３）。
【図１２】本発明の第２実施例である半導体装置の実装
構造及び実装方法を説明するための図である。
【図１３】本発明の第３実施例である半導体装置の実装
構造及び実装方法を説明するための図である。
【図１４】本発明の第４実施例である半導体装置の実装
構造及び実装方法を説明するための図である。
【符号の説明】
３０Ａ〜３０Ｃ 半導体装置 ３１，３１Ａ，３１Ｂ 半導体チップ ３２，３２Ａ プリント配線基板 ３３ 半田ボール ３４ バンプ ３５，３５Ａ，３５Ｂ 貫通孔 ３６ ボンディングパッド ３８，３８Ａ，３８Ｂ 第１のアンダーフィル材 ３９ マザーボード ４０ 第２のアンダーフイル材 ４１ 接続電極 ４２ ボールパッド ４３ 第１の間隙 ４４ 第２の間隙 ４５ フレキシブルプリント基板 ４６ ＣＳＰ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高島 晃 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F044 KK08 KK27 LL01 QQ01 RR19

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップと、実装基板に接合される
    外部接続端子と、前記半導体チップがフリップチップ接
    続されると共に前記半導体チップと前記外部接続端子を
    電気的に接続するインターポーザとを具備する半導体装
    置において、 前記インターポーザの前記半導体チップと対向する位置
    に少なくとも１個の貫通孔を形成したことを特徴とする
    半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記半導体チップと前記インターポーザとの接合に突起
    電極を用い、かつ、前記外部接続端子としてボール材を
    用いたことを特徴とする半導体装置。
  3. 【請求項３】 請求項１または２記載の半導体装置にお
    いて、 前記インターポーザ上に複数の前記半導体チップを搭載
    すると共に、前記貫通孔を各半導体チップと対向する位
    置に設けたことを特徴とする半導体装置。
  4. 【請求項４】 請求項１乃至３のいずれかに記載の半導
    体装置において、 前記半導体装置は前記半導体チップと等しい或いは略同
    等の大きさを有した構成とされていることを特徴とする
    半導体装置。
  5. 【請求項５】 半導体チップと、実装基板に接合される
    外部接続端子と、前記半導体チップがフリップチップ接
    続されると共に前記半導体チップと前記外部接続端子を
    電気的に接続するインターポーザとを具備する半導体装
    置を前記実装基板に実装する半導体装置の実装構造にお
    いて、 前記インターポーザの前記半導体チップと対向する位置
    に少なくとも１個の貫通孔を形成すると共に、 前記半導体チップと前記インターポーザとの間に介装さ
    れる第１のアンダーフィル材と、前記インターポーザと
    前記実装基板との間に介装される第２のアンダーフイル
    材とが、前記貫通孔を介して一体的に連続した構成であ
    ることを特徴とする半導体装置の実装構造。
  6. 【請求項６】 請求項５記載の半導体装置の実装構造に
    おいて、 前記半導体チップと前記インターポーザとの接合に突起
    電極を用い、 かつ、前記外部接続端子としてボール材を用いたことを
    特徴とする半導体装置の実装構造。
  7. 【請求項７】 請求項５または６記載の半導体装置の実
    装構造において、 前記インターポーザ上に複数の前記半導体チップを搭載
    すると共に、前記貫通孔を各半導体チップと対向する位
    置に設けたことを特徴とする半導体装置の実装構造。
  8. 【請求項８】 請求項５乃至７のいずれかに記載の半導
    体装置の実装構造において、 前記半導体装置は前記半導体チップと等しい或いは略同
    等の大きさを有した構成とされていることを特徴とする
    半導体装置の実装構造。
  9. 【請求項９】 請求項５乃至９のいずれかに記載の半導
    体装置の実装構造において、 前記実装基板としてマザーボードを用いたことを特徴と
    する半導体装置の実装構造。
  10. 【請求項１０】 請求項５乃至９のいずれかに記載の半
    導体装置の実装構造において、 前記インターポーザとしてドーターボードを用いたこと
    を特徴とする半導体装置の実装構造。
  11. 【請求項１１】 半導体チップと、実装基板に接合され
    る外部接続端子と、前記半導体チップがフリップチップ
    接続されると共に前記半導体チップと前記外部接続端子
    を電気的に接続するインターポーザとを具備した半導体
    装置を前記実装基板に実装する半導体装置の実装方法に
    おいて、 予め前記インターポーザの前記半導体チップと対向する
    位置に少なくとも１個の貫通孔を形成しておき、 前記半導体装置の外部接続端子を前記実装基板に接合し
    た後、 前記半導体チップと前記インターポーザとの間に形成さ
    れた間隙または前記インターポーザと前記実装基板との
    間に形成された間隙の内、少なくとも一方の間隙からア
    ンダーフィル材を装填することにより、前記貫通孔を介
    して他方の間隙内にも前記アンダーフィル材を一括処理
    にて装填することを特徴とする半導体装置の実装方法。
  12. 【請求項１２】 請求項１１記載の半導体装置の実装方
    法において、 前記半導体チップと前記インターポーザとの接合に突起
    電極を用い、 かつ、前記外部接続端子としてボール材を用いたことを
    特徴とする半導体装置の実装方法。
  13. 【請求項１３】 請求項１１または１２記載の半導体装
    置の実装方法において、 前記インターポーザ上に複数の前記半導体チップを搭載
    すると共に、前記貫通孔を各半導体チップと対向する位
    置に設けることを特徴とする半導体装置の実装方法。
  14. 【請求項１４】 請求項１１乃至１３のいずれかに記載
    の半導体装置の実装方法において、 前記半導体装置として、前記半導体チップと等しい或い
    は略同等の大きさを有したものを用いたことを特徴とす
    る半導体装置の実装方法。
  15. 【請求項１５】 請求項１１乃至１４のいずれかに記載
    の半導体装置の実装方法において、 前記実装基板としてマザーボードを用いたことを特徴と
    する半導体装置の実装方法。
  16. 【請求項１６】 請求項１１乃至１６のいずれかに記載
    の半導体装置の実装方法において、 前記インターポーザとしてドーターボードを用いたこと
    を特徴とする半導体装置の実装方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110849A (ja) * 2000-09-29 2002-04-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材、および回路部材の製造方法
JP2002289636A (ja) * 2001-03-27 2002-10-04 Kawasaki Microelectronics Kk 半導体チップの設計方法及び半導体装置
KR20020079477A (ko) * 2001-04-06 2002-10-19 가부시키가이샤 히타치세이사쿠쇼 다중소자모듈 형태의 반도체 장치
JP2006019452A (ja) * 2004-06-30 2006-01-19 Olympus Corp 電子部品固定構造および電子部品製造方法
US7132739B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulated stack of dice and support therefor
JP2007042904A (ja) * 2005-08-04 2007-02-15 Sony Corp 積層型半導体装置の製造方法および積層型半導体装置
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法
JPWO2015053356A1 (ja) * 2013-10-09 2017-03-09 学校法人早稲田大学 電極接続方法及び電極接続構造

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577018B1 (en) * 2000-08-25 2003-06-10 Micron Technology, Inc. Integrated circuit device having reduced bow and method for making same
JP4051290B2 (ja) * 2001-03-26 2008-02-20 シチズンホールディングス株式会社 半導体装置の実装体及びその製造方法
SG102637A1 (en) * 2001-09-10 2004-03-26 Micron Technology Inc Bow control in an electronic package
US6844395B2 (en) * 2001-12-17 2005-01-18 Basf Corporation Asymmetric diisocyanate monomers in urethane polymers and oligomers to reduce crystallinity
EP1456311B1 (en) * 2001-12-17 2012-09-26 BASF Coatings GmbH Urethane polymers that reduce the effect of polylactone linkages
US7034388B2 (en) * 2002-01-25 2006-04-25 Advanced Semiconductor Engineering, Inc. Stack type flip-chip package
TWI268581B (en) * 2002-01-25 2006-12-11 Advanced Semiconductor Eng Stack type flip-chip package including a substrate board, a first chip, a second chip, multiple conductive wire, an underfill, and a packaging material
US6940176B2 (en) * 2002-05-21 2005-09-06 United Microelectronics Corp. Solder pads for improving reliability of a package
US20040089930A1 (en) * 2002-06-25 2004-05-13 Tessera, Inc. Simplified stacked chip assemblies
CN100361301C (zh) * 2002-06-28 2008-01-09 矽品精密工业股份有限公司 多芯片半导体封装件及其制法
JP3639272B2 (ja) * 2002-08-30 2005-04-20 株式会社東芝 半導体装置、半導体装置の製造方法
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
TWI225290B (en) * 2003-03-21 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
TWI231577B (en) * 2003-09-23 2005-04-21 Advanced Semiconductor Eng Chip on glass package
US7084011B2 (en) * 2003-12-30 2006-08-01 Texas Instruments Incorporated Forming a chip package having a no-flow underfill
JP4592333B2 (ja) * 2004-05-31 2010-12-01 三洋電機株式会社 回路装置およびその製造方法
KR100631959B1 (ko) * 2005-09-07 2006-10-04 주식회사 하이닉스반도체 적층형 반도체 패키지 및 그 제조방법
US7786572B2 (en) * 2005-09-13 2010-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. System in package (SIP) structure
JP4365388B2 (ja) 2006-06-16 2009-11-18 株式会社日立製作所 半導体パワーモジュールおよびその製法
CN101809740B (zh) * 2007-11-01 2014-04-23 松下电器产业株式会社 电子部件安装构造体及其制造方法
US8384223B2 (en) * 2008-06-30 2013-02-26 Intel Corporation Backside mold process for ultra thin substrate and package on package assembly
US8258019B2 (en) * 2008-06-30 2012-09-04 Intel Corporation Flip chip assembly process for ultra thin substrate and package on package assembly
US8405228B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with package underfill and method of manufacture thereof
WO2010122757A1 (ja) * 2009-04-24 2010-10-28 パナソニック株式会社 半導体パッケージ部品の実装方法と実装構造体
US8624364B2 (en) * 2010-02-26 2014-01-07 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation connector and method of manufacture thereof
US9105647B2 (en) 2010-05-17 2015-08-11 Stats Chippac, Ltd. Method of forming perforated opening in bottom substrate of flipchip pop assembly to reduce bleeding of underfill material
US8304880B2 (en) 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR101810940B1 (ko) * 2011-10-26 2017-12-21 삼성전자주식회사 관통 개구부가 형성된 반도체 칩을 포함하는 반도체 패키지
US9349663B2 (en) * 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
US9171798B2 (en) * 2013-01-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for transmission lines in packages
US10770795B2 (en) * 2016-05-27 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Antenna device and method for manufacturing antenna device
JP7056620B2 (ja) * 2019-03-28 2022-04-19 株式会社デンソー 電子装置
US20220181289A1 (en) * 2020-12-07 2022-06-09 Intel Corporation Through-substrate underfill formation for an integrated circuit assembly

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945807A (ja) * 1995-08-03 1997-02-14 Sony Corp 半導体装置
JPH10107095A (ja) * 1996-10-01 1998-04-24 Matsushita Electric Ind Co Ltd 半導体装置の実装構造とリペア方法
JPH10270477A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 半導体パッケージ製造方法
JPH1154884A (ja) * 1997-08-06 1999-02-26 Nec Corp 半導体装置の実装構造
JPH11312712A (ja) * 1998-04-30 1999-11-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61274333A (ja) * 1985-05-29 1986-12-04 Toshiba Corp 半導体装置
JPH01191457A (ja) 1988-01-27 1989-08-01 Fuji Electric Co Ltd 半導体装置
JPH02278872A (ja) * 1989-04-20 1990-11-15 Ibiden Co Ltd 画像センサー
JPH0685005A (ja) 1992-09-04 1994-03-25 Sony Corp 半導体チップの実装構造
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
JP3045940B2 (ja) 1994-12-26 2000-05-29 松下電子工業株式会社 半導体装置およびその製造方法
JPH08293524A (ja) * 1995-04-21 1996-11-05 Toshiba Corp 半導体装置およびその製造方法
JPH09120976A (ja) 1995-10-24 1997-05-06 Seiko Epson Corp 半導体チップの実装方法
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US6150724A (en) * 1998-03-02 2000-11-21 Motorola, Inc. Multi-chip semiconductor device and method for making the device by using multiple flip chip interfaces
US6122171A (en) * 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0945807A (ja) * 1995-08-03 1997-02-14 Sony Corp 半導体装置
JPH10107095A (ja) * 1996-10-01 1998-04-24 Matsushita Electric Ind Co Ltd 半導体装置の実装構造とリペア方法
JPH10270477A (ja) * 1997-03-27 1998-10-09 Hitachi Ltd 半導体パッケージ製造方法
JPH1154884A (ja) * 1997-08-06 1999-02-26 Nec Corp 半導体装置の実装構造
JPH11312712A (ja) * 1998-04-30 1999-11-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110849A (ja) * 2000-09-29 2002-04-12 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材、および回路部材の製造方法
JP2002289636A (ja) * 2001-03-27 2002-10-04 Kawasaki Microelectronics Kk 半導体チップの設計方法及び半導体装置
KR20020079477A (ko) * 2001-04-06 2002-10-19 가부시키가이샤 히타치세이사쿠쇼 다중소자모듈 형태의 반도체 장치
US7132739B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulated stack of dice and support therefor
US7132311B2 (en) 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
JP2006019452A (ja) * 2004-06-30 2006-01-19 Olympus Corp 電子部品固定構造および電子部品製造方法
JP2007042904A (ja) * 2005-08-04 2007-02-15 Sony Corp 積層型半導体装置の製造方法および積層型半導体装置
JP2013069942A (ja) * 2011-09-24 2013-04-18 Denso Corp 半導体装置及びその製造方法
JPWO2015053356A1 (ja) * 2013-10-09 2017-03-09 学校法人早稲田大学 電極接続方法及び電極接続構造

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