JPH0982884A - マルチチップモジュール及びその製造方法 - Google Patents
マルチチップモジュール及びその製造方法Info
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Abstract
(57)【要約】
【課題】発熱量の多い半導体チップの搭載を可能にし、
小型化を容易にし、高価なセラミック基板の廃棄をする
ことなく不良半導体チップの交換を可能にし、基板クラ
ックを防止し、かつＴＡＴを短くすることが可能のＭＣ
Ｍ及びその製造方法を提供する。 【解決手段】第１の面および反対側の第２の面を有する
第１の絶縁性基板１と、第１の絶縁性基板１の第１の面
に搭載された半導体チップ５と、第１の絶縁性基板１の
第２の面に配列して形成された複数の接続金属１０と、
複数の接続金属１０が接続する第２の絶縁性基板７と、
第２の絶縁性基板７を貫通して第１の絶縁性基板１の第
２の面の一部領域に固着された金属板１４と、第２の絶
縁性基板７の面上に搭載された電気部品８，９とを有し
て構成されるＭＣＭ。
小型化を容易にし、高価なセラミック基板の廃棄をする
ことなく不良半導体チップの交換を可能にし、基板クラ
ックを防止し、かつＴＡＴを短くすることが可能のＭＣ
Ｍ及びその製造方法を提供する。 【解決手段】第１の面および反対側の第２の面を有する
第１の絶縁性基板１と、第１の絶縁性基板１の第１の面
に搭載された半導体チップ５と、第１の絶縁性基板１の
第２の面に配列して形成された複数の接続金属１０と、
複数の接続金属１０が接続する第２の絶縁性基板７と、
第２の絶縁性基板７を貫通して第１の絶縁性基板１の第
２の面の一部領域に固着された金属板１４と、第２の絶
縁性基板７の面上に搭載された電気部品８，９とを有し
て構成されるＭＣＭ。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップを組み
込み他の電気部品とともに構成されるマルチチップモジ
ュールおよびその製造方法に関する。
込み他の電気部品とともに構成されるマルチチップモジ
ュールおよびその製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の小型軽量化に伴い、半
導体パッケージへの表面実装化、低価格化、多ピン化及
び高速・高放熱化の要求が様々な分野において高まって
来ている。このなかで、多ピン化対応のパッケージとし
て、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）よ
り実装が容易なＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）への要求が高まり、電気特性及び熱特性もＱＦＰよ
り優れているとされ、期待されている。
導体パッケージへの表面実装化、低価格化、多ピン化及
び高速・高放熱化の要求が様々な分野において高まって
来ている。このなかで、多ピン化対応のパッケージとし
て、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）よ
り実装が容易なＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａ
ｙ）への要求が高まり、電気特性及び熱特性もＱＦＰよ
り優れているとされ、期待されている。
【０００３】従来のＢＧＡを実装したマルチチップモジ
ュール（以下、ＭＣＭ、と記載する）は、図４及び図５
に示すように、両面のプリント基板１１上に様々なメモ
リやマイコン等のモールドパッケージ部品８やチップコ
ンデンサ等のチップ部品９の電気部品とフェイスアップ
型ＢＧＡやフェイスダウン型ＢＧＡが搭載され、赤外線
リフロー装置等によって半田付けされている。
ュール（以下、ＭＣＭ、と記載する）は、図４及び図５
に示すように、両面のプリント基板１１上に様々なメモ
リやマイコン等のモールドパッケージ部品８やチップコ
ンデンサ等のチップ部品９の電気部品とフェイスアップ
型ＢＧＡやフェイスダウン型ＢＧＡが搭載され、赤外線
リフロー装置等によって半田付けされている。
【０００４】図４はフェイスアップ型セラミックＢＧＡ
（以下、Ｆ／Ｕ型Ｃ・ＢＧＡ、と称す）を搭載した図で
あり、図５はフェイスダウン型プラスチックＢＧＡ（以
下、Ｆ／Ｄ型Ｐ・ＢＧＡ、と称す）を搭載した図であ
る。
（以下、Ｆ／Ｕ型Ｃ・ＢＧＡ、と称す）を搭載した図で
あり、図５はフェイスダウン型プラスチックＢＧＡ（以
下、Ｆ／Ｄ型Ｐ・ＢＧＡ、と称す）を搭載した図であ
る。
【０００５】まず、図４は半導体チップ５を配線パター
ン（図示省略）を有する第１の絶縁性基板のＦ／Ｕ型Ｃ
・ＢＧＡ１に搭載し、Ｆ／Ｕ型Ｃ・ＢＧＡ１の配線パタ
ーンと半導体チップ５とをワイヤー等の金属細線６によ
って接続する。この配線パターンは底面のパッド（図示
省略）に接続されている。そして金系ろう等のろう材に
よりキャップ４で封止した後、半田ボール１０を底面の
パッドに接続形成して第１の絶縁性基板組立体を構成す
る。
ン（図示省略）を有する第１の絶縁性基板のＦ／Ｕ型Ｃ
・ＢＧＡ１に搭載し、Ｆ／Ｕ型Ｃ・ＢＧＡ１の配線パタ
ーンと半導体チップ５とをワイヤー等の金属細線６によ
って接続する。この配線パターンは底面のパッド（図示
省略）に接続されている。そして金系ろう等のろう材に
よりキャップ４で封止した後、半田ボール１０を底面の
パッドに接続形成して第１の絶縁性基板組立体を構成す
る。
【０００６】その後、第２絶縁性基板のプリント基板１
１の配線パターンの各部分上にメモリやマイコン等のモ
ールドパッケージ部品８やチップコンデンサ等のチップ
部品９の電気部品と前述したＦ／Ｕ型Ｃ・ＢＧＡ１によ
る第１の絶縁性基板組立体とを搭載し、これらを赤外線
リフロー装置等によってプリント基板１１上に半田付け
する。
１の配線パターンの各部分上にメモリやマイコン等のモ
ールドパッケージ部品８やチップコンデンサ等のチップ
部品９の電気部品と前述したＦ／Ｕ型Ｃ・ＢＧＡ１によ
る第１の絶縁性基板組立体とを搭載し、これらを赤外線
リフロー装置等によってプリント基板１１上に半田付け
する。
【０００７】しかしながらこのように図４に示すＭＣＭ
では、半導体チップ５が発熱量の多いチップの場合は、
Ｆ／Ｕ型Ｃ・ＢＧＡ１の材料に熱伝導率が良好な窒化ア
ルミニウムの基板が用いられるが高価な基板であるため
に、一般的にはアルミナが用いられる。アルミナを用い
た場合は、サーマルビア（図示省略）を介した半田ボー
ル１０で熱を放熱するため、放熱性に限界があり、Ｆ／
Ｕ型Ｃ・ＢＧＡに高放熱型半導体チップを搭載すること
は現状では困難である。
では、半導体チップ５が発熱量の多いチップの場合は、
Ｆ／Ｕ型Ｃ・ＢＧＡ１の材料に熱伝導率が良好な窒化ア
ルミニウムの基板が用いられるが高価な基板であるため
に、一般的にはアルミナが用いられる。アルミナを用い
た場合は、サーマルビア（図示省略）を介した半田ボー
ル１０で熱を放熱するため、放熱性に限界があり、Ｆ／
Ｕ型Ｃ・ＢＧＡに高放熱型半導体チップを搭載すること
は現状では困難である。
【０００８】また、図示しないが、フェイスアップ型プ
ラスチックＢＧＡ（以下、Ｆ／Ｕ型Ｐ・ＢＧＡ、と称
す）のプリント基板搭載方法についてもＦ／Ｕ型Ｃ・Ｂ
ＧＡと同様のサーマルビアを介した放熱方法が一般的で
あり、セラミックの場合と比べてさらに放熱性が劣る。
ラスチックＢＧＡ（以下、Ｆ／Ｕ型Ｐ・ＢＧＡ、と称
す）のプリント基板搭載方法についてもＦ／Ｕ型Ｃ・Ｂ
ＧＡと同様のサーマルビアを介した放熱方法が一般的で
あり、セラミックの場合と比べてさらに放熱性が劣る。
【０００９】これに対して、図５に示すＭＣＭは、配線
パターン（図示省略）を有する第１の絶縁性基板のＦ／
Ｄ型Ｐ・ＢＧＡ３に内蔵された銅等から成る金属板１４
上に半導体チップ５を搭載し、配線パターンと半導体チ
ップ５とをワイヤー等の金属細線６で接続する。この配
線パターンは表面外周部分のパッド（図示省略）と接続
されている。そして、Ｆ／Ｄ型Ｐ・ＢＧＡ３をエポキシ
等の樹脂１２で封止した後、パッドに半田ボール１０と
なる半田を接続形成する。この半田ボール１０は、図に
示すように、半導体チッル５が搭載された面と同じ側の
基板面上に半導体チップ５の外側に配列して形成され
る。このようにしてＦ／Ｄ型Ｐ・ＢＧＡによる第１の絶
縁性基板組立体を構成する。
パターン（図示省略）を有する第１の絶縁性基板のＦ／
Ｄ型Ｐ・ＢＧＡ３に内蔵された銅等から成る金属板１４
上に半導体チップ５を搭載し、配線パターンと半導体チ
ップ５とをワイヤー等の金属細線６で接続する。この配
線パターンは表面外周部分のパッド（図示省略）と接続
されている。そして、Ｆ／Ｄ型Ｐ・ＢＧＡ３をエポキシ
等の樹脂１２で封止した後、パッドに半田ボール１０と
なる半田を接続形成する。この半田ボール１０は、図に
示すように、半導体チッル５が搭載された面と同じ側の
基板面上に半導体チップ５の外側に配列して形成され
る。このようにしてＦ／Ｄ型Ｐ・ＢＧＡによる第１の絶
縁性基板組立体を構成する。
【００１０】その後、図４と同様に、第２絶縁性基板の
プリント基板１１の配線パターンの各部分上に電気部品
８，９とＦ／Ｄ型Ｐ・ＢＧＡ３による第１の絶縁性基板
組立体とを搭載し、これらを赤外線リフロー装置等によ
って半田付けする。
プリント基板１１の配線パターンの各部分上に電気部品
８，９とＦ／Ｄ型Ｐ・ＢＧＡ３による第１の絶縁性基板
組立体とを搭載し、これらを赤外線リフロー装置等によ
って半田付けする。
【００１１】この図５によるＭＣＭでは、図４と比べて
放熱性が優れ、発熱量の多い半導体チップに一般的に採
用されている。しかしながら、第１と第２の絶縁性基板
間の接続電極である半田ボール１０は半導体チップ５の
外側に位置しているからその配置に制限が多く、多ピン
になればなるほど第１の絶縁性基板のパッケージサイズ
が大きくなり、小型化しにくい欠点を有する。
放熱性が優れ、発熱量の多い半導体チップに一般的に採
用されている。しかしながら、第１と第２の絶縁性基板
間の接続電極である半田ボール１０は半導体チップ５の
外側に位置しているからその配置に制限が多く、多ピン
になればなるほど第１の絶縁性基板のパッケージサイズ
が大きくなり、小型化しにくい欠点を有する。
【００１２】尚、図４、図５ともに、面実装型のチップ
部品および各種パッケージを半田付けにより実装して得
られるＭＣＭであり、ごく一般で簡素化された製造工程
で容易に採用される。又、図４、図５において、プリン
ト基板の配線パターンのうち、電気部品８，９が接続さ
れる配線部分１１Ｗのみを図示し、Ｆ／Ｕ型Ｃ・ＢＧＡ
１およびＦ／Ｄ型Ｐ・ＢＧＡ３と半田ボール１０で接続
される配線部分は図示を省略してある。
部品および各種パッケージを半田付けにより実装して得
られるＭＣＭであり、ごく一般で簡素化された製造工程
で容易に採用される。又、図４、図５において、プリン
ト基板の配線パターンのうち、電気部品８，９が接続さ
れる配線部分１１Ｗのみを図示し、Ｆ／Ｕ型Ｃ・ＢＧＡ
１およびＦ／Ｄ型Ｐ・ＢＧＡ３と半田ボール１０で接続
される配線部分は図示を省略してある。
【００１３】一方ＢＧＡを使用しない高放熱型のＭＣＭ
として、図６に示すような構造のＭＣＭがあり、図７で
示すようなフローで製造される。
として、図６に示すような構造のＭＣＭがあり、図７で
示すようなフローで製造される。
【００１４】発熱量の多い中央演算処理ユニット（ＣＰ
Ｕ）や浮動小数点処理ユニット（ＦＰＵ）等の論理回路
素子から成る半導体チップ５を、配線パターンを有する
セラミック基板７にろう付けされた銅・タングステン等
から成る金属板１４上に搭載（図７の「半導体チップの
セラミック基板へのマウント」工程）し、セラミック基
板７の配線パターンの部分（図示省略）と半導体チップ
５とをワイヤー等の金属細線６によって接続（図７の
「半導体チップとセラミック基板とのワイヤーボンディ
ング」工程）する。セラミック基板の配線パターンは外
部リード１７に接続されている。尚、複数の外部リード
１７のなかにストッパー１８を有する外部リード１７Ａ
が設けられている。その後、セラミック基板７を、金系
ろう等のろう材によりキャップ４で封止（図７の「セラ
ミック基板の封止」工程）し、その後、セラミック基板
７に搭載された半導体チップ５の選別を実施（図７の
「半導体チップの選別」工程）し、良品と判断されたこ
のパッケージ上に半田ペースト（図示省略）を印刷し
て、比較的発生熱が小さく品質保証されたメモリ等のモ
ールドパッケージ部品８や、チップ抵抗およびチップコ
ンデンサ等のチップ部品９をセラミック基板７上に搭載
（図７の「モールドパッケージ部品」および「チップ部
品」の供給工程ならびに「モールドパッケージ部品とチ
ップ部品のセラミック基板への搭載」工程）して、赤外
線リフロー装置等によって半田付け（図７の「赤外線リ
フローによる半田付け」工程）をする。その後、ＭＣＭ
としての選別（図７の「ＭＣＭ選別」工程）を行ない、
良品と判別されたＭＣＭに半導体チップ５の搭載面と反
対の面にヒートシンク１６を高熱伝導性の接着剤１５に
より接着（図７の「ヒートシンク取付け」工程）する。
Ｕ）や浮動小数点処理ユニット（ＦＰＵ）等の論理回路
素子から成る半導体チップ５を、配線パターンを有する
セラミック基板７にろう付けされた銅・タングステン等
から成る金属板１４上に搭載（図７の「半導体チップの
セラミック基板へのマウント」工程）し、セラミック基
板７の配線パターンの部分（図示省略）と半導体チップ
５とをワイヤー等の金属細線６によって接続（図７の
「半導体チップとセラミック基板とのワイヤーボンディ
ング」工程）する。セラミック基板の配線パターンは外
部リード１７に接続されている。尚、複数の外部リード
１７のなかにストッパー１８を有する外部リード１７Ａ
が設けられている。その後、セラミック基板７を、金系
ろう等のろう材によりキャップ４で封止（図７の「セラ
ミック基板の封止」工程）し、その後、セラミック基板
７に搭載された半導体チップ５の選別を実施（図７の
「半導体チップの選別」工程）し、良品と判断されたこ
のパッケージ上に半田ペースト（図示省略）を印刷し
て、比較的発生熱が小さく品質保証されたメモリ等のモ
ールドパッケージ部品８や、チップ抵抗およびチップコ
ンデンサ等のチップ部品９をセラミック基板７上に搭載
（図７の「モールドパッケージ部品」および「チップ部
品」の供給工程ならびに「モールドパッケージ部品とチ
ップ部品のセラミック基板への搭載」工程）して、赤外
線リフロー装置等によって半田付け（図７の「赤外線リ
フローによる半田付け」工程）をする。その後、ＭＣＭ
としての選別（図７の「ＭＣＭ選別」工程）を行ない、
良品と判別されたＭＣＭに半導体チップ５の搭載面と反
対の面にヒートシンク１６を高熱伝導性の接着剤１５に
より接着（図７の「ヒートシンク取付け」工程）する。
【００１５】このような形態のＭＣＭは、例えばワーク
ステーション等の演算処理装置に用いられ、最も高速動
作が要求される部分であり、発熱量の多い半導体チップ
を使ったＭＣＭの構造に適している。
ステーション等の演算処理装置に用いられ、最も高速動
作が要求される部分であり、発熱量の多い半導体チップ
を使ったＭＣＭの構造に適している。
【００１６】
【発明が解決しようとする課題】上述したように図４の
ＭＣＭは発熱量の多い半導体チップを搭載することが困
難となる。又、図５のＭＣＭは小型化しにくいという問
題点を有する。
ＭＣＭは発熱量の多い半導体チップを搭載することが困
難となる。又、図５のＭＣＭは小型化しにくいという問
題点を有する。
【００１７】一方、図６に示す高放熱型ＭＣＭの構造
は、一般的な半田による表面実装技術を用いているた
め、モールドパッケージ部品やチップ部品の不良の交換
が容易である反面、セラミック基板７に搭載した半導体
チップ５が不良となった場合は、セラミック基板７を再
利用する方法では多大の工数がかかりやすいため、図７
のフローチャートの「半導体チップの選別」工程もしく
は「ＭＣＭ選別」工程でマウント不良やワイヤーボンデ
ィング不良も含めて半導体チップが不良であると判別さ
れた場合、高価なＭＣＭ用のセラミック基板７を廃棄し
てしまう場合が多い。また、この構造のセラミック基板
は基板サイズが大きいため、例えば半導体チップ５のマ
ウント時の高熱に対してセラミック基板７にクラックが
生じやすい。さらに、図６のＭＣＭの製造方法は、図７
の製造工程フローに示すように、製造ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）が長いという問題点があっ
た。
は、一般的な半田による表面実装技術を用いているた
め、モールドパッケージ部品やチップ部品の不良の交換
が容易である反面、セラミック基板７に搭載した半導体
チップ５が不良となった場合は、セラミック基板７を再
利用する方法では多大の工数がかかりやすいため、図７
のフローチャートの「半導体チップの選別」工程もしく
は「ＭＣＭ選別」工程でマウント不良やワイヤーボンデ
ィング不良も含めて半導体チップが不良であると判別さ
れた場合、高価なＭＣＭ用のセラミック基板７を廃棄し
てしまう場合が多い。また、この構造のセラミック基板
は基板サイズが大きいため、例えば半導体チップ５のマ
ウント時の高熱に対してセラミック基板７にクラックが
生じやすい。さらに、図６のＭＣＭの製造方法は、図７
の製造工程フローに示すように、製造ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）が長いという問題点があっ
た。
【００１８】したがって本発明の目的は、発熱量の多い
半導体チップの搭載を可能にし、小型化を容易にし、セ
ラミック基板の廃棄をすることなく不良半導体チップの
交換を可能にし、セラミック基板の基板サイズを小にす
ることにより基板クラックを防止することが出来、かつ
ＴＡＴを短くすることが可能のＭＣＭ及びその製造方法
を提供することである。
半導体チップの搭載を可能にし、小型化を容易にし、セ
ラミック基板の廃棄をすることなく不良半導体チップの
交換を可能にし、セラミック基板の基板サイズを小にす
ることにより基板クラックを防止することが出来、かつ
ＴＡＴを短くすることが可能のＭＣＭ及びその製造方法
を提供することである。
【００１９】
【課題を解決するための手段】本発明の特徴は、第１の
面および該第１の面と反対側の第２の面を有する第１の
絶縁性基板と、前記第１の絶縁性基板の前記第１の面に
搭載された少なくとも１個の半導体チップと、前記第１
の絶縁性基板の前記第２の面に配列して形成された複数
の接続金属と、前記複数の接続金属が接続する第２の絶
縁性基板と、前記第２の絶縁性基板を貫通部分を通して
前記第１の絶縁性基板の前記第２の面の一部領域に固着
された金属板と、前記第２の絶縁性基板の面上に搭載さ
れた電気部品とを有するＭＣＭにある。ここで前記接続
金属は半田からなる半田ボールであることが好ましい。
また、前記第１の絶縁性基板には凹部が形成され、前記
凹部の底面が前記半導体チップが搭載される第１の面で
あることができ、前記半導体チップはキャップにより封
止されていることができる。あるいは、前記半導体チッ
プは樹脂により封止されていることができる。
面および該第１の面と反対側の第２の面を有する第１の
絶縁性基板と、前記第１の絶縁性基板の前記第１の面に
搭載された少なくとも１個の半導体チップと、前記第１
の絶縁性基板の前記第２の面に配列して形成された複数
の接続金属と、前記複数の接続金属が接続する第２の絶
縁性基板と、前記第２の絶縁性基板を貫通部分を通して
前記第１の絶縁性基板の前記第２の面の一部領域に固着
された金属板と、前記第２の絶縁性基板の面上に搭載さ
れた電気部品とを有するＭＣＭにある。ここで前記接続
金属は半田からなる半田ボールであることが好ましい。
また、前記第１の絶縁性基板には凹部が形成され、前記
凹部の底面が前記半導体チップが搭載される第１の面で
あることができ、前記半導体チップはキャップにより封
止されていることができる。あるいは、前記半導体チッ
プは樹脂により封止されていることができる。
【００２０】本発明の他の特徴は、複数の接続金属が配
列形成されてある第１の絶縁性基板に半導体チップを搭
載し、前記接続金属に接続して前記第１の絶縁性基板に
形成されてある配線層と前記半導体チップとを電気的に
接続する一連のプロセスにより第１の絶縁性基板組立体
を構成する工程と、第２の絶縁性基板の貫通部分の周囲
に位置する配線パターンの部分に前記接続金属を接続す
ることにより前記第１の絶縁性基板組立体を前記第２の
絶縁性基板に固定し、かつ前記第２の絶縁性基板の前記
配線パターンの他の部分に面実装型の電気部品を接続搭
載する工程と、前記第２の絶縁性基板の前記貫通孔を通
して前記１の絶縁性基板の一部領域に放熱性金属板を取
付ける工程とを有するＭＣＭの製造方法にある。この場
合、前記第２の絶縁性基板に前記第１の絶縁性基板組立
体および前記電気部品の接続を行ったあとに選別試験を
行って前記第１の絶縁性基板組立体および前記電気部品
のうち不良のものを交換し、しかる後、前記放熱性金属
板の取付けを行なうことが好ましい。
列形成されてある第１の絶縁性基板に半導体チップを搭
載し、前記接続金属に接続して前記第１の絶縁性基板に
形成されてある配線層と前記半導体チップとを電気的に
接続する一連のプロセスにより第１の絶縁性基板組立体
を構成する工程と、第２の絶縁性基板の貫通部分の周囲
に位置する配線パターンの部分に前記接続金属を接続す
ることにより前記第１の絶縁性基板組立体を前記第２の
絶縁性基板に固定し、かつ前記第２の絶縁性基板の前記
配線パターンの他の部分に面実装型の電気部品を接続搭
載する工程と、前記第２の絶縁性基板の前記貫通孔を通
して前記１の絶縁性基板の一部領域に放熱性金属板を取
付ける工程とを有するＭＣＭの製造方法にある。この場
合、前記第２の絶縁性基板に前記第１の絶縁性基板組立
体および前記電気部品の接続を行ったあとに選別試験を
行って前記第１の絶縁性基板組立体および前記電気部品
のうち不良のものを交換し、しかる後、前記放熱性金属
板の取付けを行なうことが好ましい。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
明する。
【００２２】図１は本発明の第１の実施の形態のＭＣＭ
を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ
−Ｂ部の断面図である。また図１のＭＣＭは図２で示す
ようなフローで製造される。
を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ
−Ｂ部の断面図である。また図１のＭＣＭは図２で示す
ようなフローで製造される。
【００２３】まず、セラミックからなる第１の絶縁性基
板のＦ／Ｕ型Ｃ・ＢＧＡ１には凹部が形成され、この凹
部の底面（図では下方向を向く面）を第１の面としてそ
こに半導体チップ５を搭載する。この半導体チップは２
以上搭載する場合もあるが、ここでは１個の半導体チッ
プのみを例示する。またこのＦ／Ｕ型Ｃ・ＢＧＡ１には
配線層のパターン（図示省略）が形成されており、配線
層のパターンの複数のの部分は第１の面と反対方向の第
２の面（図では上方向を向く面）の複数のパッド（図示
省略）にそれぞれ接続されている。第１の面に半導体チ
ップ５を搭載し、Ｆ／Ｕ型Ｃ・ＢＧＡ１の配線層のパタ
ーンと半導体チップ５の各電極（図示省略）とをワイヤ
ー等の金属細線６で接続し、金系ろう等のろう材により
キャップ４で封止した後、共晶半田の半田ボール１０と
なる半田をパッド上に接続形成してＦ／Ｕ型Ｃ・ＢＧＡ
による第１の絶縁性基板組立体を構成する。この第１の
絶縁性基板組立体の構成において他の電気部品８，９は
搭載されないから第１の絶縁性基板組立体のセラミック
基板は図６のように大きくする必要がなく、したがって
半導体チップ５のマウント搭載の際にクラックが発生す
ることはない。
板のＦ／Ｕ型Ｃ・ＢＧＡ１には凹部が形成され、この凹
部の底面（図では下方向を向く面）を第１の面としてそ
こに半導体チップ５を搭載する。この半導体チップは２
以上搭載する場合もあるが、ここでは１個の半導体チッ
プのみを例示する。またこのＦ／Ｕ型Ｃ・ＢＧＡ１には
配線層のパターン（図示省略）が形成されており、配線
層のパターンの複数のの部分は第１の面と反対方向の第
２の面（図では上方向を向く面）の複数のパッド（図示
省略）にそれぞれ接続されている。第１の面に半導体チ
ップ５を搭載し、Ｆ／Ｕ型Ｃ・ＢＧＡ１の配線層のパタ
ーンと半導体チップ５の各電極（図示省略）とをワイヤ
ー等の金属細線６で接続し、金系ろう等のろう材により
キャップ４で封止した後、共晶半田の半田ボール１０と
なる半田をパッド上に接続形成してＦ／Ｕ型Ｃ・ＢＧＡ
による第１の絶縁性基板組立体を構成する。この第１の
絶縁性基板組立体の構成において他の電気部品８，９は
搭載されないから第１の絶縁性基板組立体のセラミック
基板は図６のように大きくする必要がなく、したがって
半導体チップ５のマウント搭載の際にクラックが発生す
ることはない。
【００２４】また、半導体チップ５の搭載する側と反対
側の面に半田ボール１０となる半田を形成するから、ヒ
ートシンクを取り付ける中央領域を除いて半導体チップ
５の外周に相当する箇所より内側にも半田ボールを形成
するパッドを位置させることが出来、したがって図５よ
り小型化にすることが出来る。
側の面に半田ボール１０となる半田を形成するから、ヒ
ートシンクを取り付ける中央領域を除いて半導体チップ
５の外周に相当する箇所より内側にも半田ボールを形成
するパッドを位置させることが出来、したがって図５よ
り小型化にすることが出来る。
【００２５】次にこの単体部品として扱うことができる
第１の絶縁性基板組立体の電気的選別試験を行ない良品
を選別する。この際にマウント不良やワイヤーボンディ
ング不良も含めて半導体チップが不良であると判別され
た組立体は廃棄するが、図６のように他の電気部品８，
９も搭載する高価なＭＣＭ用のセラミック基板７の廃棄
ではないからコスト損失を最小限に押えることが出来
る。
第１の絶縁性基板組立体の電気的選別試験を行ない良品
を選別する。この際にマウント不良やワイヤーボンディ
ング不良も含めて半導体チップが不良であると判別され
た組立体は廃棄するが、図６のように他の電気部品８，
９も搭載する高価なＭＣＭ用のセラミック基板７の廃棄
ではないからコスト損失を最小限に押えることが出来
る。
【００２６】そして配線パターンおよび貫通部分を有す
る第２の絶縁性基板であるセラミック基板７上に半田ペ
ースト（図示省略）を印刷及び塗布した後、選別完了後
のＦ／Ｕ型Ｃ・ＢＧＡによる第１の絶縁性基板組立体な
らびにメモリ等のモールドパッケージ部品８およびチッ
プコンデンサ等のチップ部品９の電気部品を搭載する
（図２の「Ｆ／Ｕ型Ｃ・ＢＧＡによる第１の絶縁性基板
組立体」、「モールドパッケージ部品」および「チップ
部品」の供給工程ならびに「第１の絶縁性基板組立体と
モールドパッケージ部品とチップ部品のセラミック基板
への搭載」工程）。
る第２の絶縁性基板であるセラミック基板７上に半田ペ
ースト（図示省略）を印刷及び塗布した後、選別完了後
のＦ／Ｕ型Ｃ・ＢＧＡによる第１の絶縁性基板組立体な
らびにメモリ等のモールドパッケージ部品８およびチッ
プコンデンサ等のチップ部品９の電気部品を搭載する
（図２の「Ｆ／Ｕ型Ｃ・ＢＧＡによる第１の絶縁性基板
組立体」、「モールドパッケージ部品」および「チップ
部品」の供給工程ならびに「第１の絶縁性基板組立体と
モールドパッケージ部品とチップ部品のセラミック基板
への搭載」工程）。
【００２７】次に、セラミック基板７を赤外線リフロー
装置等によって加熱して半田を溶融することにより、こ
れら組立体、部品とそれらが搭載された配線パターンの
部分とをそれぞれ半田接続する（図２の「赤外線リフロ
ーによる半田付け」工程）。すなわちプリント基板７の
配線パターンは、組立体の半田ボール１０ならびに各搭
載部品の電極パッドと外部リード１７に相互接続する。
尚、図１において、プリント基板の配線パターンのう
ち、電気部品８，９が接続される配線部分７Ｗのみを図
示し、Ｆ／Ｕ型Ｃ・ＢＧＡ１のパッドと半田ボール１０
により接続される配線部分は図示を省略してある。また
図１の構造は、Ｆ／Ｕ型Ｃ・ＢＧＡ１を外部リード１７
側に搭載する構造であり、この場合、外部リード１７が
適切なリード長を得られるようにするため、第２の絶縁
性基板であるセラミック基板７にキャビティ部を形成
し、このキャビティ部内にＦ／Ｕ型Ｃ・ＢＧＡによる第
１の絶縁性基板組立体を搭載（図では下から搭載）して
いる。また複数の外部リード１７は他の基板に実装した
際に所定の高さを維持するストッパー１８を具備した外
部リード１７Ａを含んでいる。
装置等によって加熱して半田を溶融することにより、こ
れら組立体、部品とそれらが搭載された配線パターンの
部分とをそれぞれ半田接続する（図２の「赤外線リフロ
ーによる半田付け」工程）。すなわちプリント基板７の
配線パターンは、組立体の半田ボール１０ならびに各搭
載部品の電極パッドと外部リード１７に相互接続する。
尚、図１において、プリント基板の配線パターンのう
ち、電気部品８，９が接続される配線部分７Ｗのみを図
示し、Ｆ／Ｕ型Ｃ・ＢＧＡ１のパッドと半田ボール１０
により接続される配線部分は図示を省略してある。また
図１の構造は、Ｆ／Ｕ型Ｃ・ＢＧＡ１を外部リード１７
側に搭載する構造であり、この場合、外部リード１７が
適切なリード長を得られるようにするため、第２の絶縁
性基板であるセラミック基板７にキャビティ部を形成
し、このキャビティ部内にＦ／Ｕ型Ｃ・ＢＧＡによる第
１の絶縁性基板組立体を搭載（図では下から搭載）して
いる。また複数の外部リード１７は他の基板に実装した
際に所定の高さを維持するストッパー１８を具備した外
部リード１７Ａを含んでいる。
【００２８】その後、ＭＣＭとしての選別（図２の「Ｍ
ＣＭ選別」工程）を行ない、不良のＭＣＭについては不
良の原因である第１の絶縁性組立体もしくは各部品の交
換を行ない（図２の「部品交換」工程）、これにより良
品のＭＣＭにする。
ＣＭ選別」工程）を行ない、不良のＭＣＭについては不
良の原因である第１の絶縁性組立体もしくは各部品の交
換を行ない（図２の「部品交換」工程）、これにより良
品のＭＣＭにする。
【００２９】そして良品と判別されたＭＣＭについて、
銅等から成る金属板１４をセラミック基板７の貫通部分
に配置し、セラミック基板７に搭載されたＦ／Ｕ型Ｃ・
ＢＧＡ１（第１の絶縁性基板組立体）の半導体チップが
搭載された面の反対側の面の半田ボール１０が存在しな
い中央領域と金属板１４とをシリコーン樹脂等の接着剤
１５で固定し、かつ、金属板１４とセラミック基板７も
接着剤１５で固定する。さらに、半導体チップ５から発
生する熱の効果的な放熱のために、金属板１４上にヒー
トシンク１６を接着剤１５で接着する（図２の「ヒート
シンク取付け」工程）。
銅等から成る金属板１４をセラミック基板７の貫通部分
に配置し、セラミック基板７に搭載されたＦ／Ｕ型Ｃ・
ＢＧＡ１（第１の絶縁性基板組立体）の半導体チップが
搭載された面の反対側の面の半田ボール１０が存在しな
い中央領域と金属板１４とをシリコーン樹脂等の接着剤
１５で固定し、かつ、金属板１４とセラミック基板７も
接着剤１５で固定する。さらに、半導体チップ５から発
生する熱の効果的な放熱のために、金属板１４上にヒー
トシンク１６を接着剤１５で接着する（図２の「ヒート
シンク取付け」工程）。
【００３０】上述のように、ＭＣＭに搭載する各種パッ
ケージ及び部品が半田による表面実装技術を使った構成
のため、本実施の形態のＭＣＭは、ＭＣＭの選別におい
て組み込んだ半導体チップ５に起因する不良の場合、単
体部品として扱うことができるＦ／Ｕ型Ｃ・ＢＧＡ１に
よる第１の絶縁性基板組立体を交換することで従来より
比較的容易に半導体チップ５を交換することができ、高
価なＭＣＭ用のセラミック基板７を廃棄せずに済む。
ケージ及び部品が半田による表面実装技術を使った構成
のため、本実施の形態のＭＣＭは、ＭＣＭの選別におい
て組み込んだ半導体チップ５に起因する不良の場合、単
体部品として扱うことができるＦ／Ｕ型Ｃ・ＢＧＡ１に
よる第１の絶縁性基板組立体を交換することで従来より
比較的容易に半導体チップ５を交換することができ、高
価なＭＣＭ用のセラミック基板７を廃棄せずに済む。
【００３１】また、セラミック基板７よりも小型のＦ／
Ｕ型Ｃ・ＢＧＡを採用するため、例えば半導体チップ５
のマウント時の高熱に対して応力がかかりにくく、クラ
ックも発生しにくくなる。
Ｕ型Ｃ・ＢＧＡを採用するため、例えば半導体チップ５
のマウント時の高熱に対して応力がかかりにくく、クラ
ックも発生しにくくなる。
【００３２】さらに、図２の製造工程フローに示すよう
に、基本的には各種パッケージ及びチップ部品はそれぞ
れの在庫から良品が供給されて、マザーボードであるセ
ラミック基板７に半田付けする工程に簡略化されるた
め、図７の従来の製造工程フローよりも製造ＴＡＴが短
縮される。
に、基本的には各種パッケージ及びチップ部品はそれぞ
れの在庫から良品が供給されて、マザーボードであるセ
ラミック基板７に半田付けする工程に簡略化されるた
め、図７の従来の製造工程フローよりも製造ＴＡＴが短
縮される。
【００３３】以上、第１の実施の形態に基づき具体的に
説明したが、この実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲で種々の変更が可能であ
ることはいうまでもない。たとえば、第１の絶縁性基板
であるＦ／Ｕ型Ｃ・ＢＧＡ１とセラミック基板７と金属
板１４との接着方法やＦ／Ｕ型Ｃ・ＢＧＡ１とセラミッ
ク基板７とを接続する半田ボール１０の材料等につい
て、上述した以外の各種方法、材料を適用することも可
能である。
説明したが、この実施の形態に限定されるものではな
く、その要旨を逸脱しない範囲で種々の変更が可能であ
ることはいうまでもない。たとえば、第１の絶縁性基板
であるＦ／Ｕ型Ｃ・ＢＧＡ１とセラミック基板７と金属
板１４との接着方法やＦ／Ｕ型Ｃ・ＢＧＡ１とセラミッ
ク基板７とを接続する半田ボール１０の材料等につい
て、上述した以外の各種方法、材料を適用することも可
能である。
【００３４】次に、本発明の第２の実施の形態について
図面を参照して説明する。図３の（Ａ）および（Ｂ）は
それぞれ本発明の第２の実施の形態のＭＣＭを示す断面
図である。尚、図３において図１と同一もしくは類似の
箇所は同じ符号で示してあるから重複する説明はなるべ
く省略する。
図面を参照して説明する。図３の（Ａ）および（Ｂ）は
それぞれ本発明の第２の実施の形態のＭＣＭを示す断面
図である。尚、図３において図１と同一もしくは類似の
箇所は同じ符号で示してあるから重複する説明はなるべ
く省略する。
【００３５】第２の実施の形態の図３のＭＣＭにおいて
第１の実施の形態の図１のＭＣＭと相違する点は、図１
ではＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）であるセ
ラミック基板７の外部リード１７側のキャビティ部にＦ
／Ｕ型Ｃ・ＢＧＡ１を搭載して金属板１４をセラミック
基板７およびＦ／Ｕ型Ｃ・ＢＧＡ１の半田ボール形成面
の一部領域に接続して放熱性を向上させていたが、図３
ではガラスエポキシのプリント基板のキャビティを形成
しない平坦面上にＦ／Ｕ型Ｃ・ＢＡＧ１またはＦ／Ｕ型
Ｐ・ＢＧＡ２を搭載した場合である。
第１の実施の形態の図１のＭＣＭと相違する点は、図１
ではＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）であるセ
ラミック基板７の外部リード１７側のキャビティ部にＦ
／Ｕ型Ｃ・ＢＧＡ１を搭載して金属板１４をセラミック
基板７およびＦ／Ｕ型Ｃ・ＢＧＡ１の半田ボール形成面
の一部領域に接続して放熱性を向上させていたが、図３
ではガラスエポキシのプリント基板のキャビティを形成
しない平坦面上にＦ／Ｕ型Ｃ・ＢＡＧ１またはＦ／Ｕ型
Ｐ・ＢＧＡ２を搭載した場合である。
【００３６】図３の（Ａ），（Ｂ）とも、両面のプリン
ト基板１１上に様々なメモリやマイコン等のモールドパ
ッケージ部品８やチップコンデンサ等のチップ部品とＦ
／Ｕ型Ｃ・ＢＧＡ１またはＦ／Ｕ型Ｐ・ＢＧＡ２による
第１の絶縁性基板組立体を搭載して、赤外線リフロー装
置等によって半田付けされている。
ト基板１１上に様々なメモリやマイコン等のモールドパ
ッケージ部品８やチップコンデンサ等のチップ部品とＦ
／Ｕ型Ｃ・ＢＧＡ１またはＦ／Ｕ型Ｐ・ＢＧＡ２による
第１の絶縁性基板組立体を搭載して、赤外線リフロー装
置等によって半田付けされている。
【００３７】そして銅等から成る金属板１４をプリント
基板１１の貫通部分に配置し、プリント基板１１に搭載
されたＦ／Ｕ型Ｃ・ＢＡＧ１やＦ／Ｕ型Ｐ・ＢＧＡ２の
半導体チップが搭載された面の反対面で半田ボール１０
が存在しない中央部分にこの金属板１４をエポキシ樹脂
等の接着剤１５で固定したプリント板へのフェイスアッ
プ型ＢＧＡの実装例である。尚、半導体チップ５から発
生する熱の効率的な放熱のため、図１と同様に、ヒート
シンク（図示省略）を金属板１４上に設置しても良い。
基板１１の貫通部分に配置し、プリント基板１１に搭載
されたＦ／Ｕ型Ｃ・ＢＡＧ１やＦ／Ｕ型Ｐ・ＢＧＡ２の
半導体チップが搭載された面の反対面で半田ボール１０
が存在しない中央部分にこの金属板１４をエポキシ樹脂
等の接着剤１５で固定したプリント板へのフェイスアッ
プ型ＢＧＡの実装例である。尚、半導体チップ５から発
生する熱の効率的な放熱のため、図１と同様に、ヒート
シンク（図示省略）を金属板１４上に設置しても良い。
【００３８】これにより従来のフェイスアップ型ＢＧＡ
では、高放熱型の半導体チップの搭載が困難であった
が、本実施の形態によって熱伝導性がセラミックより劣
るプリント基板にフェイスアップ型ＢＧＡを搭載した場
合でも、従来の場合より放熱性を向上させれことができ
るから、フェイスアップ型ＢＧＡパッケージを使った高
放熱型半導体チップの組立が可能となって、フェイスア
ップ型ＢＧＡの用途が広がり安価で短ＴＡＴのＭＣＭを
実現することができる。
では、高放熱型の半導体チップの搭載が困難であった
が、本実施の形態によって熱伝導性がセラミックより劣
るプリント基板にフェイスアップ型ＢＧＡを搭載した場
合でも、従来の場合より放熱性を向上させれことができ
るから、フェイスアップ型ＢＧＡパッケージを使った高
放熱型半導体チップの組立が可能となって、フェイスア
ップ型ＢＧＡの用途が広がり安価で短ＴＡＴのＭＣＭを
実現することができる。
【００３９】
【発明の効果】以上説明したように本発明のＭＣＭは、
少なくとも１個の半導体チップを第１の絶縁性基板であ
るフェイスアップ型ＢＧＡに搭載し、このフェイスアッ
プ型ＢＧＡの半田ボール搭載側の一部領域に金属板を固
着し、この金属板を第２の絶縁性基板を貫通して固着す
ることにより、第１の絶縁性基板であるフェイスアップ
型ＢＧＡの放熱性を向上させることができる。
少なくとも１個の半導体チップを第１の絶縁性基板であ
るフェイスアップ型ＢＧＡに搭載し、このフェイスアッ
プ型ＢＧＡの半田ボール搭載側の一部領域に金属板を固
着し、この金属板を第２の絶縁性基板を貫通して固着す
ることにより、第１の絶縁性基板であるフェイスアップ
型ＢＧＡの放熱性を向上させることができる。
【００４０】さらに、従来のセラミック基板を使った高
放熱型ＭＣＭに対して、本発明はＭＣＭに搭載される全
ての部品が半田による表面実装技術を使った構成を採用
しているため、各種部品を従来よりも比較的容易に交換
することができる。又、ＭＣＭに搭載する各種パッケー
ジ及び部品を単体部品として扱うことにより、製造工程
フローが簡略化されて、従来のセラミック基板を用いた
高放熱型ＭＣＭより製造ＴＡＴを短くすることができ
る。
放熱型ＭＣＭに対して、本発明はＭＣＭに搭載される全
ての部品が半田による表面実装技術を使った構成を採用
しているため、各種部品を従来よりも比較的容易に交換
することができる。又、ＭＣＭに搭載する各種パッケー
ジ及び部品を単体部品として扱うことにより、製造工程
フローが簡略化されて、従来のセラミック基板を用いた
高放熱型ＭＣＭより製造ＴＡＴを短くすることができ
る。
【００４１】又、放熱性の劣るプリント基板にフェイス
アップＢＧＡを搭載した場合でも、本発明は従来の場合
より放熱性の向上が図られ、セラミック基板より安価で
短ＴＡＴなプリント基板タイプのＭＣＭを実現すること
が可能である。
アップＢＧＡを搭載した場合でも、本発明は従来の場合
より放熱性の向上が図られ、セラミック基板より安価で
短ＴＡＴなプリント基板タイプのＭＣＭを実現すること
が可能である。
【図１】本発明の第１の実施の形態のＭＣＭを示す図で
あり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断
面図である。
あり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ部の断
面図である。
【図２】本発明の第１の実施の形態のＭＣＭの製造工程
フローを示す図である。
フローを示す図である。
【図３】本発明の第２の実施の形態のＭＣＭをそれぞれ
示す断面図である。
示す断面図である。
【図４】Ｆ／Ｕ型Ｃ・ＢＧＡをプリント基板に実装した
従来技術のＭＣＭを示す断面図である。
従来技術のＭＣＭを示す断面図である。
【図５】Ｆ／Ｄ型Ｐ・ＢＧＡをプリント基板に実装した
従来技術のＭＣＭを示す断面図である。
従来技術のＭＣＭを示す断面図である。
【図６】他の従来技術のＭＣＭを示す断面図である。
【図７】図６の従来技術のＭＣＭの製造工程フローを示
す図である。
す図である。
１ Ｆ／Ｕ型Ｃ・ＢＧＡ ２ Ｆ／Ｕ型Ｐ・ＢＧＡ ３ Ｆ／Ｄ型Ｐ・ＢＧＡ ４ キャップ ５ 半導体チップ ６ 金属細線 ７ セラミック基板 ８ モールドパッケージ部品 ９ チップ部品 １０ 半田ボール １１ プリント基板 １２ 樹脂 １３ モールドレジン １４ 金属板 １５ 接着剤 １６ ヒートシンク １７ 外部リード １８ ストッパー
Claims (7)
- 【請求項１】 第１の面および該第１の面と反対側の第
２の面を有する第１の絶縁性基板と、前記第１の絶縁性
基板の前記第１の面に搭載された半導体チップと、前記
第１の絶縁性基板の前記第２の面に配列して形成された
複数の接続金属と、前記複数の接続金属が接続する第２
の絶縁性基板と、前記第２の絶縁性基板の貫通部分を通
して前記第１の絶縁性基板の前記第２の面の一部領域に
固着された金属板と、前記第２の絶縁性基板の面上に搭
載された電気部品とを有することを特徴とするマルチチ
ップモジュール。 - 【請求項２】 前記接続金属は半田からなる半田ボール
であることを特徴とする請求項１記載のマルチチップモ
ジュール。 - 【請求項３】 前記第１の絶縁性基板には凹部が形成さ
れ、前記凹部の底面が前記半導体チップが搭載される第
１の面であることを特徴とする請求項１記載のマルチチ
ップモジュール。 - 【請求項４】 前記半導体チップはキャップにより封止
されていることを特徴とする請求項１記載のマルチチッ
プモジュール。 - 【請求項５】 前記半導体チップは樹脂により封止され
ていることを特徴とする請求項１記載のマルチチップモ
ジュール。 - 【請求項６】 複数の接続金属が配列形成されてある第
１の絶縁性基板に半導体チップを搭載し、前記接続金属
に接続して前記第１の絶縁性基板に形成されてある配線
層と前記半導体チップとを電気的に接続する一連のプロ
セスにより第１の絶縁性基板組立体を構成する工程と、
第２の絶縁性基板の貫通部分の周囲に位置する配線パタ
ーンの部分に前記接続金属を接続することにより前記第
１の絶縁性基板組立体を前記第２の絶縁性基板に固定
し、かつ前記第２の絶縁性基板の前記配線パターンの他
の部分に面実装型の電気部品を接続搭載する工程と、前
記第２の絶縁性基板の前記貫通部分を通して前記１の絶
縁性基板の一部領域に放熱性金属板を取付ける工程とを
有することを特徴とするマルチチップモジュールの製造
方法。 - 【請求項７】 前記第２の絶縁性基板に前記第１の絶縁
性基板組立体および前記電気部品の接続を行った後、選
別試験を行って前記第１の絶縁性基板組立体および前記
電気部品のうち不良のものを交換し、しかる後、前記放
熱性金属板の取付けを行なうことを特徴とする請求項６
記載のマルチチップモジュールの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238015A JP2914242B2 (ja) | 1995-09-18 | 1995-09-18 | マルチチップモジュール及びその製造方法 |
| US08/714,675 US5751063A (en) | 1995-09-18 | 1996-09-16 | Multi-chip module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238015A JP2914242B2 (ja) | 1995-09-18 | 1995-09-18 | マルチチップモジュール及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982884A true JPH0982884A (ja) | 1997-03-28 |
| JP2914242B2 JP2914242B2 (ja) | 1999-06-28 |
Family
ID=17023894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238015A Expired - Lifetime JP2914242B2 (ja) | 1995-09-18 | 1995-09-18 | マルチチップモジュール及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5751063A (ja) |
| JP (1) | JP2914242B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021515397A (ja) * | 2018-02-26 | 2021-06-17 | ツェットカーヴェー グループ ゲーエムベーハー | 高出力構成部品用の電子プリント基板構成グループ |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AUPN592095A0 (en) * | 1995-10-11 | 1995-11-02 | Invetech Operations Pty Ltd | Modular power supply |
| GB2331641B (en) * | 1997-11-20 | 2001-11-07 | Sevcon Ltd | Controller for battery-operated vehicle |
| JPH11233712A (ja) * | 1998-02-12 | 1999-08-27 | Hitachi Ltd | 半導体装置及びその製法とそれを使った電気機器 |
| US6060777A (en) | 1998-07-21 | 2000-05-09 | Intel Corporation | Underside heat slug for ball grid array packages |
| US6219243B1 (en) * | 1999-12-14 | 2001-04-17 | Intel Corporation | Heat spreader structures for enhanced heat removal from both sides of chip-on-flex packaged units |
| US6313994B1 (en) * | 2000-07-25 | 2001-11-06 | Sun Microsystems, Inc. | Extended surface area heat sink |
| TW569403B (en) * | 2001-04-12 | 2004-01-01 | Siliconware Precision Industries Co Ltd | Multi-chip module and its manufacturing method |
| US6885106B1 (en) | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
| US6762487B2 (en) | 2001-04-19 | 2004-07-13 | Simpletech, Inc. | Stack arrangements of chips and interconnecting members |
| US20030067082A1 (en) * | 2001-05-25 | 2003-04-10 | Mark Moshayedi | Apparatus and methods for stacking integrated circuit devices with interconnected stacking structure |
| US20030040166A1 (en) * | 2001-05-25 | 2003-02-27 | Mark Moshayedi | Apparatus and method for stacking integrated circuits |
| US20030048624A1 (en) * | 2001-08-22 | 2003-03-13 | Tessera, Inc. | Low-height multi-component assemblies |
| US6977440B2 (en) * | 2001-10-09 | 2005-12-20 | Tessera, Inc. | Stacked packages |
| US7335995B2 (en) * | 2001-10-09 | 2008-02-26 | Tessera, Inc. | Microelectronic assembly having array including passive elements and interconnects |
| DE10297316T5 (de) * | 2001-10-09 | 2004-12-09 | Tessera, Inc., San Jose | Gestapelte Baugruppen |
| US7087988B2 (en) * | 2002-07-30 | 2006-08-08 | Kabushiki Kaisha Toshiba | Semiconductor packaging apparatus |
| US6765288B2 (en) * | 2002-08-05 | 2004-07-20 | Tessera, Inc. | Microelectronic adaptors, assemblies and methods |
| AU2003265417A1 (en) * | 2002-08-16 | 2004-03-03 | Tessera, Inc. | Microelectronic packages with self-aligning features |
| US7294928B2 (en) * | 2002-09-06 | 2007-11-13 | Tessera, Inc. | Components, methods and assemblies for stacked packages |
| US7071547B2 (en) * | 2002-09-11 | 2006-07-04 | Tessera, Inc. | Assemblies having stacked semiconductor chips and methods of making same |
| JP4159861B2 (ja) * | 2002-11-26 | 2008-10-01 | 新日本無線株式会社 | プリント回路基板の放熱構造の製造方法 |
| WO2004112450A1 (ja) * | 2003-06-12 | 2004-12-23 | Fujitsu Limited | 基板実装方法及び実装構造 |
| US7019394B2 (en) * | 2003-09-30 | 2006-03-28 | Intel Corporation | Circuit package and method of plating the same |
| US7061121B2 (en) | 2003-11-12 | 2006-06-13 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
| US20050207115A1 (en) * | 2004-03-18 | 2005-09-22 | Hewlett-Packard Development Company, L.P. | Heat dissipating arrangement |
| SE529673C2 (sv) * | 2004-09-20 | 2007-10-16 | Danaher Motion Stockholm Ab | Kretsarrangemang för kylning av ytmonterade halvledare |
| TWI256707B (en) * | 2004-10-21 | 2006-06-11 | Advanced Semiconductor Eng | Cavity-down multiple chip package |
| US7355276B1 (en) * | 2005-03-11 | 2008-04-08 | Maxtor Corporation | Thermally-enhanced circuit assembly |
| JP2006339291A (ja) * | 2005-05-31 | 2006-12-14 | Fujifilm Holdings Corp | 中空パッケージとこれを用いた半導体装置及び固体撮像装置 |
| US7545029B2 (en) * | 2006-08-18 | 2009-06-09 | Tessera, Inc. | Stack microelectronic assemblies |
| US8373266B2 (en) * | 2007-03-29 | 2013-02-12 | Continental Automotive Systems, Inc. | Heat sink mounted on a vehicle-transmission case |
| US8779579B2 (en) * | 2007-03-29 | 2014-07-15 | Continental Automotive Systems, Inc. | Thermal dissipation in chip |
| TWI589042B (zh) * | 2010-01-20 | 2017-06-21 | 半導體能源研究所股份有限公司 | 發光裝置，撓性發光裝置，電子裝置，照明設備，以及發光裝置和撓性發光裝置的製造方法 |
| DE102011088256A1 (de) * | 2011-12-12 | 2013-06-13 | Zf Friedrichshafen Ag | Multilayer-Leiterplatte sowie Anordnung mit einer solchen |
| US10121766B2 (en) * | 2016-06-30 | 2018-11-06 | Micron Technology, Inc. | Package-on-package semiconductor device assemblies including one or more windows and related methods and packages |
| US11587844B2 (en) * | 2016-07-02 | 2023-02-21 | Intel Corporation | Electronic device package on package (POP) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237204A (en) * | 1984-05-25 | 1993-08-17 | Compagnie D'informatique Militaire Spatiale Et Aeronautique | Electric potential distribution device and an electronic component case incorporating such a device |
| US5222014A (en) * | 1992-03-02 | 1993-06-22 | Motorola, Inc. | Three-dimensional multi-chip pad array carrier |
| JP2901835B2 (ja) * | 1993-04-05 | 1999-06-07 | 株式会社東芝 | 半導体装置 |
| US5444296A (en) * | 1993-11-22 | 1995-08-22 | Sun Microsystems, Inc. | Ball grid array packages for high speed applications |
| JP3056960B2 (ja) * | 1993-12-27 | 2000-06-26 | 株式会社東芝 | 半導体装置及びｂｇａパッケージ |
| JP2573809B2 (ja) * | 1994-09-29 | 1997-01-22 | 九州日本電気株式会社 | 電子部品内蔵のマルチチップモジュール |
-
1995
- 1995-09-18 JP JP7238015A patent/JP2914242B2/ja not_active Expired - Lifetime
-
1996
- 1996-09-16 US US08/714,675 patent/US5751063A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021515397A (ja) * | 2018-02-26 | 2021-06-17 | ツェットカーヴェー グループ ゲーエムベーハー | 高出力構成部品用の電子プリント基板構成グループ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5751063A (en) | 1998-05-12 |
| JP2914242B2 (ja) | 1999-06-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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