CN109698176A - 印刷电路板、半导体封装件及制造方法 - Google Patents

印刷电路板、半导体封装件及制造方法 Download PDF

Info

Publication number
CN109698176A
CN109698176A CN201811183513.5A CN201811183513A CN109698176A CN 109698176 A CN109698176 A CN 109698176A CN 201811183513 A CN201811183513 A CN 201811183513A CN 109698176 A CN109698176 A CN 109698176A
Authority
CN
China
Prior art keywords
molding part
substrate
semiconductor package
molding
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811183513.5A
Other languages
English (en)
Inventor
高知韩
姜宝蓝
金东宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109698176A publication Critical patent/CN109698176A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本申请提供了一种半导体封装件和印刷电路板。该半导体封装件可包括：基板和在所述基板上的半导体芯片。第一模制部分可覆盖所述半导体芯片且可包括彼此相对的第一侧壁和第二侧壁。第二模制部分可沿着所述第一侧壁和沿着所述第二侧壁在所述基板上延伸，其中，所述第一模制部分可包括非导电材料，且所述第二模制部分可包括导电材料。

Description

印刷电路板、半导体封装件及制造方法
相关申请的交叉引用
本申请要求于2017年10月24日在韩国知识产权局提交的韩国专利申请No.10-2017-0138134的权益，其公开内容通过引用以其整体并入本文。
技术领域
本发明构思涉及印刷电路板(PCB)、半导体封装件和制造半导体封装件的方法。
背景技术
随着移动装置(如，智能电话)尺寸越来越小，重量越来越轻以及性能越来越高，半导体封装件可以变得越来越薄且越来越高度集成。因此，存在对薄基板的日益增长的需求。
然而，薄基板可导致工艺缺陷。例如，由于降低的硬度，在制造半导体封装件的过程期间，薄基板可弯曲或裂开。治具或夹具可以用来补偿基板硬度的降低。然而，这种方法可引入新的设备和工艺。
此外，随着半导体封装件变得越来越薄且越来越高度集成，电磁干扰(EMI)可以增加。
发明内容
在一些实施例中，半导体封装件可以包括基板和在基板上的半导体芯片。第一模制部分可以覆盖所述半导体芯片且可以包括彼此相对的第一侧壁和第二侧壁。第二模制部分可以沿着所述第一侧壁和沿着所述第二侧壁在所述基板上延伸，其中，所述第一模制部分可以包括非导电材料，并且所述第二模制部分可以包括导电材料。
在一些实施例中，半导体封装件可以包括基板和在基板上的半导体芯片。第一模制部分可以在所述基板上并可以覆盖所述半导体芯片。第二模制部分可以在所述基板上并可以沿着所述第一模制部分的侧壁延伸。第三模制部分可以覆盖所述第一模制部分的最上表面和所述第二模制部分的最上表面，其中，所述第二模制部分和所述第三模制部分可以包括导电环氧树脂模塑料。
在一些实施例中，印刷电路板(PCB)可以包括基板，其包括沿着第一方向彼此邻近的第一安装区域和第二安装区域，其中，所述第一安装区域和所述第二安装区域被配置成在其上安装集成电路。模制结构可以在所述基板上并可以包括导电材料，其中，所述模制结构可以包括外围部分和第一条，所述外围部分沿着所述基板的边缘延伸，所述第一条将所述第一安装区域和所述第二安装区域隔开。
附图说明
根据以下结合附图进行的实施例的描述，这些和/或其他方面将变得显而易见且更容易理解，在附图中：
图1是根据实施例的PCB的示意性顶视图；
图2是沿着图1的线A-A’截取的示意性截面图；
图3是沿着图1的线B-B’截取的示意性截面图；
图4是根据实施例的PCB的示意性顶视图；
图5是沿着图4的线C-C’截取的示意性截面图；
图6是沿着图4的线D-D’截取的示意性截面图；
图7A至图7C是根据实施例的半导体封装件的示意性顶视图；
图8是沿着图7A的线E-E’截取的示意性截面图；
图9是根据实施例的半导体封装件的示意性顶视图；
图10是沿着图9的线F-F’截取的示意性截面图；
图11是根据实施例的半导体封装件的示意性顶视图；
图12是沿着图11的线G-G’截取的示意性截面图；
图13是根据实施例的半导体封装件的示意性顶视图；以及
图14至图25是示出根据实施例的制造半导体封装件的方法的示图。
具体实施方式
现在将参考图1至图6描述根据实施例的印刷电路板(PCB)。
图1是根据实施例的PCB的示意性顶视图。图2是沿着图1的线A-A’截取的示意性截面图。图3是沿着图1的线B-B’截取的示意性截面图。
参考图1至图3，根据实施例的PCB包括基板100和模制结构220S。
基板100可以是封装件的基板。例如，基板100可以是薄PCB。基板100的厚度例如可以是0.17mm或更小。基板100可以是单层或多层。
基板100可以包括多个安装区域120。在图1中，以棋盘图案布置安装区域120。然而，本公开不限于此。
安装区域120中的每个可以是可在其中安装半导体芯片300(见图8)的区域。例如，安装区域120中的每个可以包括电路图案。安装区域120中的每个的电路图案可被配置成电连接至半导体芯片300。
安装区域120可以包括彼此相邻的第一安装区域121、第二安装区域122和第三安装区域123。
例如，如图1所示，第一安装区域121和第二安装区域122可以设置为沿着第一方向X彼此相邻。然而，第一安装区域121和第二安装区域122可以彼此电隔离。
此外，例如，如图1所示，第一安装区域121和第三安装区域123可以设置为沿着第二方向Y彼此相邻，第二方向Y与第一方向X相交。然而，第一安装区域121和第三安装区域123可以彼此电隔离。
在一些实施例中，第三安装区域123可以是安装区域120中的最外面的安装区域。例如，第三安装区域123可以是安装区域120中的最靠近基板100的边缘的安装区域。
此外，基板100可以包括第一接合焊盘102、第二接合焊盘104和接地焊盘106。第一接合焊盘102、第二接合焊盘104和接地焊盘106中的每个可以是相同多个中的一个。此外，第一接合焊盘102、第二接合焊盘104和接地焊盘106可以各自形成为导体。
例如，可在基板100的上部中形成第一接合焊盘102。第一接合焊盘102可连接到在基板100上形成的电路(如，电路图案)。此外，第一接合焊盘102可以是连接到将在稍后描述的接合线306(见图8)的部分。即，第一接合焊盘102可以是基板100的电路图案通过其连接到外部的部分。因此，基板100可以通过第一接合焊盘102电连接到例如半导体芯片。
例如，可在基板100的下部中形成第二接合焊盘104。类似于第一接合焊盘102，第二接合焊盘104可连接到在基板100上形成的电路(如，电路图案)。此外，第二接合焊盘104可以是连接到将在稍后描述的焊球110(见图8)的部分。即，第二接合焊盘104可以是基板100的电路图案通过其连接到外部的部分。
例如，可在基板100的上部中形成接地焊盘106。接地焊盘106可以电连接到在基板100内的地线。然而，在一些实施例中，可以省略接地焊盘106。
模制结构220S可以设置在基板100上。模制结构220S可以沿与第一方向X和第二方向Y相交的第三方向Z从基板100的上表面延伸。
根据实施例的模制结构220S可以包括外围部分222和多个第一条(bar)224。
模制结构220S的外围部分222可以沿着基板100的边缘延伸。例如，当基板100是矩形时，模制结构220S的外围部分222可以具有沿着矩形形状的边缘延伸的形状，如图1所示。
在一些实施例中，所有的安装区域120可以设置在外围部分222内部。例如，模制结构220S的外围部分222可以沿着安装区域120中的最外面的安装区域的外围延伸。因此，如图1和图3所示，外围部分222可以邻近作为安装区域120中的最外面的安装区域的第三安装区域123。
在一些实施例中，安装区域120中的一些可以设置在外围部分222以外。
模制结构220S的第一条224可以将安装区域120中的至少一些隔开。模制结构220S的第一条224可以在外围部分222内延伸。例如，如图1所示，第一条224可以在外围部分222内沿着第二方向Y延伸以将安装区域120中的至少一些隔开。例如，如图1和图2所示，第一条224可以将第一安装区域121和第二安装区域122彼此隔开。
第一条224可以连接到外围部分222。此外，第一条224可以沿着第二方向Y从外围部分222延伸。例如，第一条224可以邻近所有的安装区域120并沿着第二方向Y延伸。
在一些实施例中，模制结构220S可以与基板100的边缘隔开。即，模制结构220S可以不形成在基板100的最外面的外围上。例如，如图1所示，模制结构220S的外围部分222的边缘可以与基板100的边缘隔开。
在一些实施例中，模制结构220S可以接触接地焊盘106。例如，如图2和图3所示，外围部分222和第一条224可以形成在接地焊盘106上。因此，接地焊盘106可以向模制结构220S提供接地电压。在图2中，接地焊盘106的宽度等于第一条224的宽度。然而，本公开不限于此。例如，接地焊盘106的宽度可以大于或小于第一条224的宽度。
模制结构220S可以包括但不限于环氧树脂模塑料(EMC)。
在一些实施例中，模制结构220S可以包括导电材料。例如，模制结构220S可以包括导电EMC。导电EMC可以包括导电填料。导电填料可以包括例如铁氧体。例如，导电填料可以包括各种已知的导电填料。例如，导电填料可包括基于金属的导电填料、基于碳的导电填料、基于聚合物的导电填料以及这些填料的组合中的至少一种，基于金属的导电填料包括Ag、Cu、Ni、ZnO、SnO2、Al和不锈钢，基于碳的导电填料包括乙炔黑、槽法碳黑、沥青基/聚丙烯腈基碳纤维和石墨，基于聚合物的导电填料包括聚苯胺、聚吡咯和聚噻吩。
在一些实施例中，基于按重量计100％的导电EMC，模制结构220S可以包括按重量计50％或更多的导电填料。例如，基于按重量计100％的导电EMC，模制结构220S可以包括按重量计85％至95％的导电填料。在另一实施例中，模制结构220S可以包括为半导体封装件内的集成电路提供充分的EMI屏蔽的量的导电材料。
如本发明人理解的，薄基板可导致工艺缺陷。例如，由于降低的硬度，在制造半导体封装件的过程期间，薄基板可弯曲或裂开。然而，根据实施例的PCB可以通过使用模制结构220S增强基板的硬度。例如，在组装或传输过程中，模制结构220S可支撑基板100以增强基板100的硬度。
治具或夹具可以用来补偿基板硬度的降低。然而，这种方法可引入新的设备和工艺。另一方面，由于根据实施例的模制结构220S包括EMC，因此，可以使用现有的设备和工艺而不使薄基板裂开或弯曲。例如，可以使用与用于制造第一模制部分210(见图8)的设备相同的设备制造根据实施例的模制结构220S。因此，根据实施例的PCB可以降低半导体封装件的制造成本。
此外，由于根据实施例的模制结构220S与基板100的边缘隔开，因此，可以提供用于处理基板100的区域。例如，在制造半导体封装件的工艺中使用的治具可以通过使用基板100的其上未形成有模制结构220S的边缘来固定根据实施例的PCB。
图4是根据实施例的PCB的示意性顶视图。图5是沿着图4的线C-C’截取的示意性截面图。图6是沿着图4的线D-D’截取的示意性截面图。为了便于说明，与上文中参考图1至图3描述的元件相同的元件的说明将被简要给出或可以省略。
参考图4至图6，根据实施例的模制结构220S还包括多个第二条226。
模制结构220S的第二条226可以将多个安装区域120中的至少一些隔开。模制结构220S的第二条226可以在外围部分222内延伸。例如，如图4所示，第二条226在外围部分222内沿着第一方向X延伸以将安装区域120中的至少一些隔开。例如，如图4和图6所示，第二条226可以将第一安装区域121和第三安装区域123彼此隔开。
第二条226可以连接到外围部分222。第二条226可以沿着第一方向X从外围部分222延伸。例如，第二条226可以邻近所有的安装区域120并沿着第一方向X延伸。
由于安装区域120可布置成棋盘图案，因此例如可将模制结构220S形成为格子图案。因此，安装区域120可以通过模制结构220S彼此隔开。
在一些实施例中，模制结构220S可以接触接地焊盘106。例如，如图5和图6所示，外围部分222、第一条224和第二条226可以形成在接地焊盘106上。因此，接地焊盘106可以向模制结构220S提供接地电压。在图6中，接地焊盘106的宽度等于第二条226的宽度。然而，本公开不限于此。例如，接地焊盘106的宽度可以大于或小于第二条226的宽度。
现在将参考图7A至图13描述根据实施例的半导体封装件。
图7A至图7C是根据实施例的半导体封装件的各种示意性顶视图。图8是沿着图7A的线E-E’截取的示意性截面图。为了便于说明，与上文中参考图1至图6描述的元件相同的元件的说明将被简要给出或可以省略。
参考图7A和图8，根据实施例的半导体封装件包括基板100、半导体芯片300、接合线306、焊球110、第一模制部分210和第二模制部分220。
半导体芯片300可设置在基板100上。例如，半导体芯片300可安装在基板100的安装区域120(见图1)上。半导体芯片300可以是但不限于逻辑装置(如，微处理器)。
半导体芯片300可具有其中堆叠多个芯片的结构。例如，半导体芯片300可包括下部芯片302b和堆叠在下部芯片302b上的上部芯片302u。尽管在图8中示出了其中仅堆叠两个芯片的结构，但是半导体芯片300可以具有其中堆叠三个或更多个芯片的结构。
下部芯片302b可以通过下部附着部分304b安装在基板100上。下部附着部分304b可通过使用粘合剂介质将下部芯片302b安装在基板100上。
上部芯片302u可以通过上部附着部分304u安装在下部芯片302b上。类似于下部附着部分304b，上部附着部分304u可通过使用粘合剂介质将上部芯片302u安装在下部芯片302b上。
下部附着部分304b和上部附着部分304u中的每个可包括但不限于液态环氧树脂、粘合胶布、或导电介质。
在一些实施例中，半导体芯片300可通过倒装接合而安装在基板100上。尽管图中未示出，但是例如，多个导电芯片凸块可介于基板100和半导体芯片300之间。导电芯片凸块可通过例如焊接工艺形成。
接合线306可将基板100和半导体芯片300电连接。例如，接合线306可连接到基板100的第一接合焊盘102。然而，基板100还可以通过例如接合带电连接到半导体芯片300。
焊球110可连接到基板100。例如，焊球110可连接到基板100的第二接合焊盘104。因此，基板100可通过焊球110电连接到另一基板等。例如，基板100可通过焊球110电连接到模块板或主电路板。
第一模制部分210可覆盖半导体芯片300。因此，半导体芯片300可由第一模制部分210密封。
第一模制部分210可包括第一侧壁S1、第二侧壁S2、第三侧壁S3和第四侧壁S4。第一侧壁S1和第二侧壁S2可以是第一模制部分210的相对的侧壁。第一模制部分210的第三侧壁S3可以是连接第一侧壁S1和第二侧壁S2的侧壁。第一模制部分210的第四侧壁S4可以是面对第三侧壁S3的侧壁。
例如，第一侧壁S1和第二侧壁S2可以是第一模制部分210的沿着第二方向Y延伸的两个侧壁。第三侧壁S3可以是第一模制部分210的沿着第一方向X延伸的侧壁。第四侧壁S4可以是第一模制部分210的沿着第一方向X延伸的另一侧壁。例如，第一侧壁S1、第二侧壁S2、第三侧壁S3和第四侧壁S4可以是形状像长方体的第一模制部分210的侧壁。
第一模制部分210可包括非导电材料。第一模制部分210可包括例如非导电EMC，其包括非导电填料。非导电填料可包括但不限于二氧化硅。
第二模制部分220可沿着第一模制部分210的侧壁中的至少一些在基板100上延伸。因此，第二模制部分220可围绕半导体芯片300的至少一部分。例如，如图7A所示，第二模制部分220可沿着第一模制部分210的第一侧壁S1和第二侧壁S2延伸。然而，在一些实施例中，第二模制部分220可以不沿着第一模制部分210的第三侧壁S3和第四侧壁S4延伸。
如图8所示，第二模制部分220的下表面可接触基板100的上表面。在图8中，第二模制部分220的上表面与第一模制部分210的上表面位于相同平面中。然而，本公开不限于此。例如，第二模制部分220的上表面可比第一模制部分210的上表面高或低。
在一些实施例中，第二模制部分220可接触基板100的接地焊盘106。因此，第二模制部分220可通过接地焊盘106接地。
根据实施例的半导体封装件可以是使用图1至图6的PCB之一制造的半导体封装件。例如，可使用图1至图6的PCB之一制造彼此邻近的多个半导体封装件。然后，可切割彼此邻近的半导体封装件以产生图7A至图8的半导体封装件，如参考图14至图25进一步详细描述的。
例如，可以使用图1至图3的PCB制造图7A和图8的半导体封装件。在此情况下，第二模制部分220可以是图1的模制结构220S的一部分。例如，在第一侧壁S1和第二侧壁S2中的每个上的第二模制部分220可以是第一条224的一部分。
参考图7B和图8，根据实施例的第二模制部分220还可以沿着第三侧壁S3延伸。
例如，如图7B所示，第二模制部分220可以沿着第一模制部分210的第一侧壁S1、第二侧壁S2和第三侧壁S3延伸。然而，在一些实施例中，第二模制部分220可不沿着第一模制部分210的第四侧壁S4延伸。
根据实施例的半导体封装件可以是使用图1至图6的PCB之一制造的半导体封装件。
例如，可使用图1至图3的PCB制造图7B和图8的半导体封装件。在此情况下，第二模制部分220可以是图1的模制结构220S的一部分。例如，在第一侧壁S1和第二侧壁S2中的每个上的第二模制部分220可以是第一条224的一部分。例如，在第三侧壁S3上的第二模制部分220可以是外围部分222的一部分。
参考图7C和图8，根据实施例的第二模制部分220还可以沿着第四侧壁S4延伸。
例如，如图7C所示，第二模制部分220可以沿着第一模制部分210的第一侧壁S1、第二侧壁S2、第三侧壁S3和第四侧壁S4延伸。
根据实施例的半导体封装件可以是使用图1至图6的PCB之一制造的半导体封装件。
例如，可使用图4至图6的PCB制造图7C和图8的半导体封装件。在此情况下，第二模制部分220可以是图4的模制结构220S的一部分。例如，在第一侧壁S1和第二侧壁S2中的每个上的第二模制部分220可以是第一条224的一部分。例如，在第三侧壁S3和第四侧壁S4中的每个上的第二模制部分220可以是第二条226的一部分。替代地，在第一侧壁S1、第二侧壁S2、第三侧壁S3或第四侧壁S4上的第二模制部分220可以是外围部分222的一部分。
图9是根据实施例的半导体封装件的示意性顶视图。图10是沿着图9的线F-F’截取的示意性截面图。为了便于说明，与上文中参考图1至图8描述的元件相同的元件的说明将被简要给出或可以省略。
参考图9和图10，根据实施例的第一模制部分210可以覆盖第二模制部分220的上表面。例如，第一模制部分210的最上表面可以高于第二模制部分220的最上表面。
在图9和图10中，第一模制部分210覆盖第二模制部分220的整个上表面。然而，本公开不限于此。例如，第一模制部分210可以覆盖第二模制部分220的上表面的一部分。
图11是根据实施例的半导体封装件的示意性顶视图。图12是沿着图11的线G-G’截取的示意性截面图。为了便于说明，与上文中参考图1至图8描述的元件相同的元件的说明将被简要给出或可以省略。
参考图11和图12，根据实施例的半导体封装件还包括第三模制部分230。
第三模制部分230可设置在第一模制部分210和第二模制部分220上。因此，第三模制部分230可接触第二模制部分220。当第二模制部分220如上所述接地时，第三模制部分230也可接地。
在图11和图12中，第三模制部分230完全覆盖第一模制部分210的上表面和第二模制部分220的上表面。然而，本公开不限于此。例如，第三模制部分230可覆盖第二模制部分220的上表面的一部分。然而，第三模制部分230可完全覆盖第一模制部分210的上表面。
第三模制部分230可包括但不限于EMC。
在一些实施例中，第三模制部分230可包括导电材料。例如，第三模制部分230可以包括导电EMC。导电EMC可以包括导电填料。导电填料可以包括例如铁氧体。然而，导电填料可以包括各种已知的导电填料。例如，导电填料可包括基于金属的导电填料、基于碳的导电填料、基于聚合物的导电填料以及这些填料的组合中的至少一种，基于金属的导电填料包括Ag、Cu、Ni、ZnO、SnO2、Al和不锈钢，基于碳的导电填料包括乙炔黑、槽法碳黑、沥青基/聚丙烯腈基碳纤维和石墨，基于聚合物的导电填料包括聚苯胺、聚吡咯和聚噻吩。
在一些实施例中，基于按重量计100％的导电EMC，第三模制部分230可以包括按重量计50％或更多的导电填料。例如，基于按重量计100％的导电EMC，第三模制部分230可以包括按重量计85％至95％的导电填料。
在一些实施例中，第三模制部分230可包括与第二模制部分220相同的材料。例如，第三模制部分230可包括与第二模制部分220的导电填料的类型不同类型的导电填料或可包括与第二模制部分220不同含量的导电填料。
图13是根据实施例的半导体封装件的示意性顶视图。为了便于说明，与上文中参考图1至图8描述的元件相同的元件的说明将被简要给出或可以省略。
参考图13，根据实施例的半导体封装件可包括多个子半导体芯片。
例如，第一子半导体芯片300a和第二子半导体芯片300b可设置在基板100上。第一子半导体芯片300a和第二子半导体芯片300b中的每个可对应于图7A至图8的半导体芯片300。
第一模制部分210可覆盖第一子半导体芯片300a和第二子半导体芯片300b。因此，第一子半导体芯片300a和第二子半导体芯片300b可由第一模制部分210密封。第二模制部分220可围绕第一子半导体芯片300a和第二子半导体芯片300b的至少一部分。
随着半导体封装件变得越来越薄且越来越高度集成，可降低半导体封装件的硬度。例如，随着半导体封装件变得越来越薄，可增加半导体封装件的弯曲。然而，可以使用第二模制部分220增强根据实施例的半导体封装件的硬度。例如，第二模制部分220可支撑基板100和第一模制部分210以增强根据实施例的半导体封装件的硬度。
此外，随着半导体封装件变得越来越薄且越来越高度集成，电磁干扰(EMI)会更恶劣。然而，根据实施例的半导体封装件可以通过使用第二模制部分220防止EMI。例如，包括导电材料的第二模制部分220可通过与基板100的接地焊盘106接触而接地。接地的第二模制部分220可围绕半导体芯片300并降低对半导体芯片300的EMI影响。
在一些实施例中，接地的第三模制部分230可与第二模制部分220一起完全围绕半导体芯片300并最小化EMI对半导体芯片300的影响。
现在将参考图14至图25描述根据实施例的制造半导体封装件的方法。
图14至图25是示出根据实施例的制造半导体封装件的方法的步骤的示图。为了便于说明，与上文中参考图1至图13描述的元件相同的元件的说明将被简要给出或可以省略。
参考图14和图15，提供包括多个安装区域120的基板100。作为参考，图15是沿着图14的线A1-A1’截取的截面图。
安装区域120可包括沿着第一方向X彼此相邻的第一安装区域121和第二安装区域122。
基板100可包括第一接合焊盘102、第二接合焊盘104和接地焊盘106。第一接合焊盘102、第二接合焊盘104和接地焊盘106中的每个可以形成为多个。此外，第一接合焊盘102、第二接合焊盘104和接地焊盘106可以各自形成为导体。
参考图16A至图17，在基板100上形成模制结构220S。作为参考，图17是沿着图16A和图16B的线A2-A2’截取的截面图。
模制结构220S可形成为各种形状。例如，如图16A所示，可形成包括外围部分222和第一条224的模制结构220S。因此，可制造图1至图3的PCB。
替代地，如图16B所示，可形成包括外围部分222、第一条224和第二条226的模制结构220S。因此，可制造图4至图6的PCB。
为了便于说明，将在下面将模制结构220S描述为包括外围部分222、第一条224和第二条226。
模制结构220S可包括例如EMC。模制结构220S可通过以下各项中的至少一项形成：例如，点胶(dispensing)、膜附着、传递模塑和压缩模塑。然而，也可以通过形成包括EMC的模制件的各种方法形成模制结构220S。
在一些实施例中，模制结构220S可包括导电材料。例如，模制结构220S可包括导电EMC。
在一些实施例中，模制结构220S可形成为接触基板100的接地焊盘106。
参考图18和图19，在基板100上形成多个半导体芯片300。作为参考，图19是沿着图18的线A3-A3’截取的截面图。
可在各安装区域120上分别形成半导体芯片300。例如，可在第一安装区域121上形成第一半导体芯片310，并且可在第二安装区域122上形成第二半导体芯片320。
半导体芯片300中的每个可具有其中堆叠有多个芯片的结构。在图19中，第一半导体芯片310和第二半导体芯片320中的每个具有其中仅堆叠两个芯片的结构。然而，第一半导体芯片310和第二半导体芯片320中的每个可以具有其中堆叠三个或更多个芯片的结构。
由于模制结构220S可以隔开安装区域120中的至少一些，因此，半导体芯片300中的至少一些可被模制结构220S隔开。例如，第一半导体芯片310和第二半导体芯片320可被模制结构220S隔开。
参考图20和图21，在基板100和模制结构220S上形成第一模制部分210。作为参考，图21是沿着图20的线A4-A4’截取的截面图。
第一模制部分210可形成为覆盖半导体芯片300。例如，第一模制部分210可形成为覆盖第一半导体芯片310和第二半导体芯片320。
此外，第一模制部分210可形成为覆盖模制结构220S。因此，第一模制部分210的最上表面可高于模制结构220S的最上表面。
第一模制部分210可包括例如非导电EMC。第一模制部分210可通过以下各项中的至少一项形成：例如，点胶、膜附着、传递模塑和压缩模塑。然而，也可以通过形成包括EMC的模制件的各种方法形成第一模制部分210。
在一些实施例中，第一模制部分210可以以与模制结构220S相同的方式形成。因此，可以降低根据实施例的半导体封装件的制造成本。
参考图22和图23，使模制结构220S的上表面和第一模制部分210的上表面平坦化。作为参考，图23是沿着图22的线A5-A5’截取的截面图。
可通过例如化学机械抛光(CMP)使模制结构220S的上表面和第一模制部分210的上表面平坦化。
因此，模制结构220S的上表面和第一模制部分210的上表面可位于相同平面中。如本文使用的，术语“相同”不仅指完全相同还指具有可由于工艺裕量等而发生的微小差别。
此外，第一模制部分210可通过模制结构220S划分成多个封装部分。例如，第一模制部分210可包括通过模制结构220S隔开的第一封装部分210a和第二封装部分210b。如图23所示，第一封装部分210a可以是第一模制部分210的覆盖第一半导体芯片310的部分，且第二封装部分210b可以是第一模制部分210的覆盖第二半导体芯片320的部分。
在一些实施例中，可省略对模制结构220S的上表面和第一模制部分210的上表面的平坦化。
参考图24和图25，在模制结构220S和第一模制部分210上形成第三模制部分230。作为参考，图25是沿着图23的线A6-A6’截取的截面图。
第三模制部分230可形成为覆盖模制结构220S的上表面和第一模制部分210的上表面。因此，第三模制部分230可接触模制结构220S。
在一些实施例中，第三模制部分230可包括导电材料。例如，第三模制部分230可包括导电EMC。
然而，在一些实施例中，可省略在模制结构220S和第一模制部分210上形成第三模制部分230。
因此，可使用图1至图3的PCB或图4至图6的PCB形成彼此邻近的多个半导体封装件。
然后，彼此邻近的半导体封装件可被切成单独的半导体封装件。
例如，在使用图1至图3的PCB制造半导体封装件的方法中，可围绕第一半导体芯片310切割彼此邻近的半导体封装件以产生图7A和图8的半导体封装件。
例如，在使用图4至图6的PCB制造半导体封装件的方法中，可围绕第一半导体芯片310切割彼此邻近的半导体封装件以产生图7C和图8的半导体封装件。
例如，可围绕图24和图25的第一半导体芯片310切割彼此邻近的半导体封装件以产生图11和图12的半导体封装件。
尽管已经参考其示例性实施例具体示出和描述了本发明构思，但是本领域技术人员将理解的是，在不偏离本发明构思的如随附权利要求限定的精神和范围的情况下，可对其进行形式和细节上的各种变化。因此期望在所有方面将当前实施例考虑为说明性的而非限制，对随附权利要求而不是前述说明书进行参考以指示本发明的范围。

Claims (20)

1.一种半导体封装件，包括：
基板；
在所述基板上的半导体芯片；
第一模制部分，其覆盖所述半导体芯片且包括彼此相对的第一侧壁和第二侧壁；和
第二模制部分，其沿着所述第一侧壁和所述第二侧壁在所述基板上延伸，
其中，所述第一模制部分包括非导电材料，并且所述第二模制部分包括导电材料。
2.根据权利要求1所述的半导体封装件，其中，所述第一模制部分还包括第三侧壁，所述第三侧壁连接所述第一侧壁和所述第二侧壁，并且所述第二模制部分沿着所述第三侧壁在所述基板上延伸。
3.根据权利要求2所述的半导体封装件，其中，所述第一模制部分还包括与所述第三侧壁相对的第四侧壁，并且所述第二模制部分沿着所述第四侧壁在所述基板上延伸。
4.根据权利要求1所述的半导体封装件，其中，所述基板包括接地焊盘，并且所述第二模制部分电接触所述接地焊盘。
5.根据权利要求4所述的半导体封装件，还包括第三模制部分，其位于所述第一模制部分上且位于所述第二模制部分上，并且包括导电材料。
6.根据权利要求1所述的半导体封装件，其中，所述第一模制部分覆盖所述第二模制部分的最上表面。
7.根据权利要求1所述的半导体封装件，还包括第三模制部分，其覆盖所述第一模制部分的最上表面和所述第二模制部分的最上表面。
8.根据权利要求1所述的半导体封装件，其中，所述第二模制部分包括导电环氧树脂模塑料。
9.根据权利要求8所述的半导体封装件，其中，基于按重量计100％的导电环氧树脂模塑料，所述第二模制部分包括按重量计50％或更多的导电填料。
10.根据权利要求9所述的半导体封装件，其中，基于按重量计100％的导电环氧树脂模塑料，所述第二模制部分包括按重量计85％至95％的导电填料。
11.根据权利要求8所述的半导体封装件，其中，所述导电环氧树脂模塑料包括为所述半导体封装件中的集成电路提供充分的电磁干扰屏蔽的量的导电材料。
12.一种半导体封装件，包括：
基板；
在所述基板上的半导体芯片；
在所述基板上的第一模制部分，其覆盖所述半导体芯片；
在所述基板上的第二模制部分，其沿着所述第一模制部分的侧壁延伸；和
第三模制部分，其覆盖所述第一模制部分的最上表面和所述第二模制部分的最上表面，
其中，所述第二模制部分和所述第三模制部分包括导电环氧树脂模塑料。
13.根据权利要求12所述的半导体封装件，其中，所述第一模制部分具有长方体形状。
14.根据权利要求13所述的半导体封装件，其中，所述基板包括接地焊盘，所述第二模制部分接触所述接地焊盘，并且所述第三模制部分接触所述第二模制部分。
15.一种印刷电路板，包括：
基板，其包括沿着第一方向彼此邻近的第一安装区域和第二安装区域，其中，所述第一安装区域和所述第二安装区域被配置为在其上安装集成电路；和
在所述基板上的模制结构，其包括导电材料，
其中，所述模制结构包括外围部分和第一条，所述外围部分沿着所述基板的边缘延伸，所述第一条将所述第一安装区域和所述第二安装区域隔开。
16.根据权利要求15所述的印刷电路板，其中，所述外围部分的边缘与所述基板的边缘隔开。
17.根据权利要求15所述的印刷电路板，其中，所述基板还包括第三安装区域，其在与所述第一方向相交的第二方向上邻近所述第一安装区域。
18.根据权利要求17所述的印刷电路板，其中，所述模制结构还包括第二条，其将所述第一安装区域和所述第三安装区域隔开。
19.根据权利要求15所述的印刷电路板，其中，所述基板还包括接地焊盘，并且所述模制结构接触所述接地焊盘。
20.根据权利要求15所述的印刷电路板，其中，所述模制结构包括导电环氧树脂模塑料。
CN201811183513.5A 2017-10-24 2018-10-11 印刷电路板、半导体封装件及制造方法 Pending CN109698176A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170138134A KR102525490B1 (ko) 2017-10-24 2017-10-24 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법
KR10-2017-0138134 2017-10-24

Publications (1)

Publication Number Publication Date
CN109698176A true CN109698176A (zh) 2019-04-30

Family

ID=65996402

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811183513.5A Pending CN109698176A (zh) 2017-10-24 2018-10-11 印刷电路板、半导体封装件及制造方法

Country Status (5)

Country Link
US (1) US10847473B2 (zh)
JP (1) JP7268982B2 (zh)
KR (1) KR102525490B1 (zh)
CN (1) CN109698176A (zh)
DE (1) DE102018116563A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115083928A (zh) * 2022-07-20 2022-09-20 威海艾迪科电子科技股份有限公司 一种半导体封装构件及其制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230010975A (ko) * 2021-07-13 2023-01-20 삼성전자주식회사 반도체 패키지 및 그 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060068527A1 (en) * 2004-09-02 2006-03-30 Micron Technology Inc. Molded stiffener for thin substrates
KR100656476B1 (ko) * 2005-12-14 2006-12-11 삼성전자주식회사 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
JP2013247339A (ja) * 2012-05-29 2013-12-09 Tdk Corp 電子部品モジュールの製造方法
US20170170146A1 (en) * 2015-12-15 2017-06-15 Industrial Technology Research Institute Semiconductor device and manufacturing method of the same
WO2017111956A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Semiconductor package with electromagnetic interference shielding

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1032223A (ja) * 1996-07-15 1998-02-03 Mitsubishi Electric Corp 半導体装置
JP2001015646A (ja) 1999-06-30 2001-01-19 Mitsumi Electric Co Ltd Ｉｃパッケージの基板
WO2004001819A1 (ja) 2002-06-25 2003-12-31 Sanken Electric Co., Ltd. 半導体素子の製造方法およびリング状補強部材
KR100555507B1 (ko) 2003-07-16 2006-03-03 삼성전자주식회사 칩스케일패키지 제조를 위한 박형 인쇄회로기판
JP2005191051A (ja) 2003-12-24 2005-07-14 Sharp Corp 電子部品の製造方法および電子機器
CN1755929B (zh) 2004-09-28 2010-08-18 飞思卡尔半导体（中国）有限公司 形成半导体封装及其结构的方法
SG126885A1 (en) 2005-04-27 2006-11-29 Disco Corp Semiconductor wafer and processing method for same
SG10201505279RA (en) * 2008-07-18 2015-10-29 Utac Headquarters Pte Ltd Packaging structural member
JP2012094562A (ja) 2010-10-22 2012-05-17 Fuji Electric Co Ltd 半導体装置の製造方法
KR20150042043A (ko) 2013-10-10 2015-04-20 삼성전기주식회사 반도체 패키지용 프레임 보강재 및 그를 이용한 반도체 패키지의 제조방법
JP2016111026A (ja) 2014-12-01 2016-06-20 株式会社東芝 電子機器
JP6091019B2 (ja) * 2015-02-02 2017-03-08 田中貴金属工業株式会社 熱伝導性導電性接着剤組成物
US9899239B2 (en) 2015-11-06 2018-02-20 Apple Inc. Carrier ultra thin substrate
JP6180646B1 (ja) 2016-02-25 2017-08-16 三菱電機株式会社 半導体パッケージ、及びモジュール
KR101832219B1 (ko) 2016-06-07 2018-02-28 포항공과대학교 산학협력단 광음향을 이용한 지방 분해 모니터링 시스템 및 방법
US10141270B2 (en) * 2016-12-09 2018-11-27 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
TWI618206B (zh) * 2017-06-09 2018-03-11 恆勁科技股份有限公司 半導體封裝結構及其製作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060068527A1 (en) * 2004-09-02 2006-03-30 Micron Technology Inc. Molded stiffener for thin substrates
KR100656476B1 (ko) * 2005-12-14 2006-12-11 삼성전자주식회사 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
JP2013247339A (ja) * 2012-05-29 2013-12-09 Tdk Corp 電子部品モジュールの製造方法
US20170170146A1 (en) * 2015-12-15 2017-06-15 Industrial Technology Research Institute Semiconductor device and manufacturing method of the same
WO2017111956A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Semiconductor package with electromagnetic interference shielding

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115083928A (zh) * 2022-07-20 2022-09-20 威海艾迪科电子科技股份有限公司 一种半导体封装构件及其制造方法
CN115083928B (zh) * 2022-07-20 2022-11-08 威海艾迪科电子科技股份有限公司 一种半导体封装构件及其制造方法

Also Published As

Publication number Publication date
DE102018116563A1 (de) 2019-04-25
JP7268982B2 (ja) 2023-05-08
KR102525490B1 (ko) 2023-04-24
JP2019080046A (ja) 2019-05-23
US10847473B2 (en) 2020-11-24
US20190122995A1 (en) 2019-04-25
KR20190045482A (ko) 2019-05-03

Similar Documents

Publication Publication Date Title
CN105826281B (zh) 扇出晶片级封装结构
US8829667B2 (en) Electronic devices including EMI shield structures for semiconductor packages and methods of fabricating the same
US7345848B2 (en) Packaging structure of mini SD memory card
US20140291821A1 (en) Semiconductor package having grounding member and method of manufacturing the same
KR20070113590A (ko) Ｓｉｐ 모듈
US20110221046A1 (en) Semiconductor assembly package having shielding layer and method therefor
JP2012253190A (ja) 半導体パッケージ及びその実装方法
CN101800215A (zh) 无线通讯模组封装构造
CN112234048B (zh) 电磁屏蔽模组封装结构和电磁屏蔽模组封装方法
US20110298102A1 (en) Semiconductor package and method of manufacturing the semiconductor package
TWI455258B (zh) 內埋元件封裝結構及製造方法
CN109698176A (zh) 印刷电路板、半导体封装件及制造方法
CN106711123B (zh) 半导体封装件及其制造方法
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
CN210489609U (zh) 集成电路封装体
CN103489855A (zh) 晶圆封装结构
CN103426869B (zh) 层叠封装件及其制造方法
CN103531549A (zh) 半导体芯片封装结构和封装方法
US20090260872A1 (en) Module for packaging electronic components by using a cap
CN105938824A (zh) 半导体封装组合结构
CN105225975B (zh) 封装结构及其制法
CN101399261A (zh) 半导体封装件及其制造方法
CN110610925A (zh) 集成电路封装体及其制造方法
CN102832182B (zh) 半导体封装件及其制造方法
CN103400826B (zh) 半导体封装及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination