JP4639586B2 - 導電パターンの形成方法、配線の形成方法、半導体装置の製造方法、回路基板の製造方法、並びに、電子部品の製造方法 - Google Patents
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Description
本発明はこのような事情に鑑みてなされたもので、設備投資が少なく安価にパターンを形成することのできる導電パターンの形成方法、配線の形成方法、半導体装置の製造方法、回路基板の製造方法、電子部品の製造方法を提供することを目的とし、更に、衝撃等に対して高い信頼性が得られる導電パターン、配線、半導体装置、回路基板、電子部品、電子機器を提供することを目的とする。
本方法では、使用する装置が光造形機とメッキ装置のみで済む(即ち、設備投資が少なくて済む)ため、安価に製品を提供することができる。特に本方法では、光造形技術により任意の立体形状が得られるため、別途抵抗部やキャパシタ等の付加的な構造を追加することも容易であり、デバイスの設計自由度が非常に高い。また、本方法では、従来のフォトリソグラフィ技術で用いるようなマスクが不要であり、製造条件も安定していることから、少量多品種の製造に優れるといった利点もある。さらに、本方法によって形成された導電パターンは芯材が樹脂によって形成されるため、衝撃等に強く、信頼性の高いパターンとなる。逆に、このような樹脂の弾性力を積極的に利用することで、パターン自身に応力緩和機能や弾性変形機能(バネ構造を含む)を付与することもできる。
本方法では、別途樹脂の表面に導電材料を形成する必要がないため、より簡単に所望のパターンを得ることができる。また、こうして得られた導電パターンでは導電パスはパターン全体に形成されるため、パターン表層部にのみ導電パスが形成される上述の構成に比べて良好な電気的特性が得られる。なお、上述の導電性の樹脂としては、例えばピロール等の金属導電性を示す高分子材料を用いることができる。或いは、アクリル等の絶縁性の高分子材料に導電性微粒子を練り込んだものを用いてもよい。
本方法によれば、導電層上に層間絶縁膜を形成せずに直接導電パターンを形成できるため、導電層とパターン本体部との間に生じる寄生容量を十分小さくすることができる。このため、本構造を多層配線に適用した場合には、配線間に層間絶縁膜がない所謂中空配線と呼ばれる理想的な配線形態を実現することができる。通常、このような中空配線では十分な機械的強度は得られないが、本方法で形成されるパターンは芯材が樹脂で構成されるため、従来の無機材料のみからなる導電パターンと違って、パターン本体部と導電層との間に補強材(層間絶縁膜等)がなくても簡単に破損することはない。
本方法では、別途樹脂の表面に導電材料を形成する必要がないため、より簡単に中空配線等の3次元パターンを形成することができる。
これにより、これらの部材や部品をより安価に提供することができる。
本発明は、光造形技術によってパターンの芯材を形成し、この芯材の表面にメッキを施すことで導電化するものである。
図1は,本発明の電電パターンの形成方法の一例を示す工程図である。なお、以下の全ての図面においては、図面を見やすくするため、各構成要素の膜厚や寸法の比率などは適宜異ならせてある。
ここで、樹脂Rとしては光硬化性樹脂(感光性樹脂)及び熱硬化性樹脂のいずれを用いることもできる。本例では、例えばアクリル等の絶縁性の感光性樹脂(光硬化性樹脂)を用いる。レーザ光源101の出力波長や出力強度はこの樹脂Rの硬化特性(光反応特性、熱反応特性)に応じて最適に設定される。
まず、図3(a)に示すように、マイクロディスペンサ103によって基板上の所定の領域に樹脂層R1を形成し、この樹脂層R1に対して所定の光束径を有するレーザ光束を部分的に照射する。これにより、図3(b)に示すように、樹脂層R1はレーザの照射領域に対応して部分的に硬化され、この硬化された樹脂層によって第2の芯部12bが形成される。
そして、このように下層側から第2の芯部12bと第1の芯部12とを順に形成した後、現像処理により未硬化部分の樹脂層を除去する。これにより、基板10上に3次元形状を有する芯材が形成される。なお、第1の芯部12aの上に第3の芯部12cを形成する場合には、図3(d)の工程の後に、第2の芯部12b及び第1の芯部12aを形成したのと同様の手順を繰り返せばよい。
図3のようにして芯材12が形成されたら、今度はメッキ技術により、この芯材12の表面に導電材料を形成する。具体的には、液相法(ディップ法や液滴吐出法等)により芯材12の表面に塩化パラジウム等の触媒を形成し、無電解メッキにより導電薄膜(導電材料)13を堆積させる(図1(c))。
このように形成された配線1には、図1(d)に示すように、配線端部に形成された端子電極又はランド13aの上に半田バンプ20が形成され、このバンプ20を介して外部素子と電気的に接続されることとなる。
また、本方法によって形成された導電パターンは芯材が樹脂によって形成されるため、衝撃等に強く、信頼性の高いパターンとなる。逆に、このような樹脂の弾性力を積極的に利用することで、パターン自身に応力緩和機能や弾性変形機能(バネ構造を含む)を付与することもできる。このような樹脂の弾性力が有効に発揮される形態としては、以下のものが挙げられる。
なお、樹脂の弾性力が有効に発揮される例としては、この他にも、例えばDMD等で用いられるような可動性のミラーデバイス等を挙げることができる。このような素子を本発明の方法によって形成することで、デバイスの高性能化及び低コスト化を図ることができる。
図6は本発明の回路基板の一実施形態の概略構成を示す斜視図である。図6に示すようにこの実施形態の回路基板5には、前述の再配置配線を備えたICチップを3次元実装してなる半導体装置4が搭載されている。回路基板5は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン(図示せず)が所望の回路となるように形成され、さらにこれら配線パターンに電極パッド(図示せず)が接続されている。そして、この電気パッドに半導体装置4におけるインターポーザ基板のハンダボールが電気的に接続されることにより、半導体装置4は回路基板5上に実装されたものとなっている。なお、回路を構成する配線パターンを本発明の方法により形成することも可能である。
なお、電子機器としては、前記の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)及びエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置等の電子機器に適用することができる。
例えば本実施形態では、本発明の導電パターンの形成方法を電極や配線の形成方法、或いは、電子部品の形成方法に適用した例について説明した。しかし、本発明を半導体装置や回路基板等の、導電パターンを有する種々のデバイスの製造方法に適用可能であることは言うまでもなく、これにより、従来のMEMS技術を用いて形成した3次元構造よりも信頼性の高い構造物を安価に形成することが可能となる。この場合、平面形状のパターンを形成することも可能であるが、3次元形状のパターンを形成する方が本発明の効果をより効果的に発揮することができる。
なお、本方法で得られる導電パターンでは、導電パスはパターンの表面部のみに形成されるため、従来のもの(導電パスがパターン全体で形成されるもの)に比べて抵抗が若干大きくなるが、この導電パターンを例えば高周波伝送等に利用する場合には、電気伝導はパターンの表面部のみで生じる(表皮効果)ため、特に問題にはならない。
Claims (5)
- 導電層の上に該導電層と電気的に接続された導電パターンを形成する方法であって、
光造形技術により、樹脂層を選択的に硬化させて、前記導電層上にパターン本体の形状をなす第1の芯部と、該第1の芯部と前記導電層とを接続するための第2の芯部とを一体に形成する工程と、
現像処理により前記第1の芯部の下層側の未硬化部分の前記樹脂層を除去する工程と、
メッキ技術により、前記第1の芯部と前記第2の芯部とを含む芯材の表面全体に導電材料を形成し、3次元導電パターンを形成する工程と、を有することを特徴とする、導電パターンの形成方法。 - 請求項1に記載の方法により形成された導電パターンを用いて配線を形成することを特徴とする、配線の形成方法。
- 請求項1に記載の方法により形成された導電パターンを用いて半導体装置を製造することを特徴とする、半導体装置の製造方法。
- 請求項1に記載の方法により形成された導電パターンを用いて回路基板を製造することを特徴とする、回路基板の製造方法。
- 請求項1に記載の方法により形成された導電パターンを用いて電子部品を製造することを特徴とする、電子部品の製造方法。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63181450A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 半導体素子用バンプ及びその製造方法 |
JPH01218831A (ja) * | 1988-02-27 | 1989-09-01 | Japan Synthetic Rubber Co Ltd | 立体形状形成法 |
JPH0897399A (ja) * | 1994-09-28 | 1996-04-12 | Fujitsu Ltd | 半導体チップ及びその製造方法、半導体装置及びその製造方法並に半導体装置の実装構造 |
JPH08127073A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 微小機構部品及びその製造方法 |
WO1999065075A1 (fr) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Dispositif semi-conducteur et procede correspondant |
JP2002043364A (ja) * | 2000-07-21 | 2002-02-08 | Matsushita Electric Ind Co Ltd | フリップチップ実装体および実装方法 |
JP2003086531A (ja) * | 2001-09-07 | 2003-03-20 | Seiko Instruments Inc | パターン電極作製法およびその作製法で作製されたパターン電極 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63181450A (ja) * | 1987-01-23 | 1988-07-26 | Matsushita Electric Ind Co Ltd | 半導体素子用バンプ及びその製造方法 |
JPH01218831A (ja) * | 1988-02-27 | 1989-09-01 | Japan Synthetic Rubber Co Ltd | 立体形状形成法 |
JPH0897399A (ja) * | 1994-09-28 | 1996-04-12 | Fujitsu Ltd | 半導体チップ及びその製造方法、半導体装置及びその製造方法並に半導体装置の実装構造 |
JPH08127073A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 微小機構部品及びその製造方法 |
WO1999065075A1 (fr) * | 1998-06-12 | 1999-12-16 | Hitachi, Ltd. | Dispositif semi-conducteur et procede correspondant |
JP2002043364A (ja) * | 2000-07-21 | 2002-02-08 | Matsushita Electric Ind Co Ltd | フリップチップ実装体および実装方法 |
JP2003086531A (ja) * | 2001-09-07 | 2003-03-20 | Seiko Instruments Inc | パターン電極作製法およびその作製法で作製されたパターン電極 |
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