JP2001257290A - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
- Publication number
- JP2001257290A JP2001257290A JP2000067652A JP2000067652A JP2001257290A JP 2001257290 A JP2001257290 A JP 2001257290A JP 2000067652 A JP2000067652 A JP 2000067652A JP 2000067652 A JP2000067652 A JP 2000067652A JP 2001257290 A JP2001257290 A JP 2001257290A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor element
- conductive circuit
- hole
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 厚みを薄くすることで外形形状の小型化を図
るとともに、電子回路内に封止された半導体素子を外部
に接続する際にスルーホールを介在させずに高い信頼性
のパッケージを得ることができる電子部品の製造方法を
提供する。 【解決手段】 銅箔を基板の表面に固着してなる処理対
象基板に対し、当該金属箔の加工を行って導体回路を形
成する工程（工程Ｓ１２）と、形成された導体回路に応
じた基板の所定位置に、基板の裏面から金属箔に至る孔
を形成する工程（工程Ｓ１４）と、処理対象基板の導体
回路が形成された面側に半導体素子を搭載し、導体回路
と電気的に接続する工程（工程Ｓ２０）と、導体回路と
電気的に接続したハンダボールを孔に形成する工程（工
程Ｓ２４）とを有する。
るとともに、電子回路内に封止された半導体素子を外部
に接続する際にスルーホールを介在させずに高い信頼性
のパッケージを得ることができる電子部品の製造方法を
提供する。 【解決手段】 銅箔を基板の表面に固着してなる処理対
象基板に対し、当該金属箔の加工を行って導体回路を形
成する工程（工程Ｓ１２）と、形成された導体回路に応
じた基板の所定位置に、基板の裏面から金属箔に至る孔
を形成する工程（工程Ｓ１４）と、処理対象基板の導体
回路が形成された面側に半導体素子を搭載し、導体回路
と電気的に接続する工程（工程Ｓ２０）と、導体回路と
電気的に接続したハンダボールを孔に形成する工程（工
程Ｓ２４）とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイオード、トラ
ンジスタ、ＩＣ（Integrated Circuit）、ＬＳＩ（Larg
e Scale Integration）等の電子部品の製造方法に係
り、特に携帯電話、パソコン（パーソナルコンピュー
タ）、ノート型パソコン、コンピューターゲーム機、腕
時計、電子オルゴール、ナビゲーションシステム、小型
テレビ、カメラモジュール等の軽薄短小化を求められる
用途に使用される電子部品の製造方法に関する。
ンジスタ、ＩＣ（Integrated Circuit）、ＬＳＩ（Larg
e Scale Integration）等の電子部品の製造方法に係
り、特に携帯電話、パソコン（パーソナルコンピュー
タ）、ノート型パソコン、コンピューターゲーム機、腕
時計、電子オルゴール、ナビゲーションシステム、小型
テレビ、カメラモジュール等の軽薄短小化を求められる
用途に使用される電子部品の製造方法に関する。
【０００２】
【従来の技術】近年、携帯電話等の小型・軽量が求めら
れる電子機器の普及率が高くなっている。このような機
器では、まず筐体のサイズ、重量、デザイン等の仕様が
決められてから、その仕様に収まるように電子回路、ア
ンテナ等のを設計するのが一般化している。このような
用途を有する機器に用いられる電子部品は、その外形寸
法や重量が極めて制限される。
れる電子機器の普及率が高くなっている。このような機
器では、まず筐体のサイズ、重量、デザイン等の仕様が
決められてから、その仕様に収まるように電子回路、ア
ンテナ等のを設計するのが一般化している。このような
用途を有する機器に用いられる電子部品は、その外形寸
法や重量が極めて制限される。
【０００３】かかる制限の下において、電子部品の外形
寸法を小型化するとともに軽量化を図るための技術が進
歩し、例えば、ＢＧＡ（ボール・グリッド・アレイ）や
ＣＳＰ（チップ・スケール・パッケージ）といった技術
が案出されている。ＢＧＡはパッケージ底面にボールバ
ンプを格子状に配置した表面パッケージを総称するもの
であり、ＣＳＰはベアチップとほぼ同じ又は僅かに大き
い寸法のパッケージを総称するものである。これらは何
れも、ハンダボールを使ってマザーボードヘ搭載され
る。
寸法を小型化するとともに軽量化を図るための技術が進
歩し、例えば、ＢＧＡ（ボール・グリッド・アレイ）や
ＣＳＰ（チップ・スケール・パッケージ）といった技術
が案出されている。ＢＧＡはパッケージ底面にボールバ
ンプを格子状に配置した表面パッケージを総称するもの
であり、ＣＳＰはベアチップとほぼ同じ又は僅かに大き
い寸法のパッケージを総称するものである。これらは何
れも、ハンダボールを使ってマザーボードヘ搭載され
る。
【０００４】ＢＧＡやＣＳＰにおいては、封止する半導
体素子そのものの外形寸法が小型化するとともに外部の
電子回路と接続するための配線が高密度化している。よ
って、フリップチップ実装のようにベアチップの配線密
度を保ったままマザーボードに実装できれば小型化及び
軽量化の観点から極めて好ましい。しかしながら、半導
体素子を封止して得られる電子部品が搭載されるマザー
ボード側の細密配線化が技術的に追随しないため、ＢＧ
ＡやＣＳＰでは半導体素子にインターポーザと呼ばれる
基板を取りつけて配線密度をマザーボードの配線密度と
同程度にしている。
体素子そのものの外形寸法が小型化するとともに外部の
電子回路と接続するための配線が高密度化している。よ
って、フリップチップ実装のようにベアチップの配線密
度を保ったままマザーボードに実装できれば小型化及び
軽量化の観点から極めて好ましい。しかしながら、半導
体素子を封止して得られる電子部品が搭載されるマザー
ボード側の細密配線化が技術的に追随しないため、ＢＧ
ＡやＣＳＰでは半導体素子にインターポーザと呼ばれる
基板を取りつけて配線密度をマザーボードの配線密度と
同程度にしている。
【０００５】以下、従来のＢＧＡの構造の一例について
説明する。図１２は、従来のＢＧＡパッケージの構造の
一例を示す断面図である。図１２において、１００は、
基板であり、例えばＦＲ−４（ガラス織布・エポキシ樹
脂基板）又はＢＴ基板（ガラス織布・ビスマレイミドト
リアジン樹脂基板）である。基板１００は基材にガラス
織布を使用しているため、レーザ光を用いた孔形成を行
う際に設計通りの孔が形成するのが困難であり、又織布
のため表面粗度が粗い特性がある。
説明する。図１２は、従来のＢＧＡパッケージの構造の
一例を示す断面図である。図１２において、１００は、
基板であり、例えばＦＲ−４（ガラス織布・エポキシ樹
脂基板）又はＢＴ基板（ガラス織布・ビスマレイミドト
リアジン樹脂基板）である。基板１００は基材にガラス
織布を使用しているため、レーザ光を用いた孔形成を行
う際に設計通りの孔が形成するのが困難であり、又織布
のため表面粗度が粗い特性がある。
【０００６】通常、基板１００はその両面に銅層が形成
され、この銅層に対してエッチング処理を行って表面１
００ａには電気回路のパターン及びボンディングパッド
部等から成る回路を形成し、裏面１００ｂにはハンダボ
ールパッド及び配線等からなる回路が形成される。基板
１００の表面１００ａに形成された回路１０２と裏面１
００ｂに形成された回路１０４とを接続するには、通常
基板１００の表面１００ａと裏面１００ｂとを貫通させ
たスルーホール１０６を形成し、スルーホール１０６の
内壁にメッキ処理を施したり、又は導電性のペーストを
充填することにより行われる。
され、この銅層に対してエッチング処理を行って表面１
００ａには電気回路のパターン及びボンディングパッド
部等から成る回路を形成し、裏面１００ｂにはハンダボ
ールパッド及び配線等からなる回路が形成される。基板
１００の表面１００ａに形成された回路１０２と裏面１
００ｂに形成された回路１０４とを接続するには、通常
基板１００の表面１００ａと裏面１００ｂとを貫通させ
たスルーホール１０６を形成し、スルーホール１０６の
内壁にメッキ処理を施したり、又は導電性のペーストを
充填することにより行われる。
【０００７】基板１００の表面１００ａに形成された回
路１０２上はソルダーレジトで保護され、その上にダイ
ボンド剤１０８が塗布されて半導体素子１１０が搭截さ
れている。この半導体素子１１０は、金線等のワイヤー
１１２によってその周囲に形成されたボンディングパッ
ド部と電気的に接続されている。金線１１２を含めて半
導体素子１１０は樹脂１１４によって封止されている。
半導体素子１１０の封止は、例えばここの半導体素子１
１０に対して封止樹脂を金型成形することにより行われ
る。基板１００の裏面１００ｂに形成されたハンダボー
ルパッドにはハンダボール１１６が搭載される。尚、図
１２に示した電子部品は、基板１００上に単一の半導体
素子１００を搭載して形成する訳ではなく、基板１００
上に複数の半導体素子１１０を搭載し、個々の半導体素
子１１０を封止して基板１００を切断することにより形
成される。
路１０２上はソルダーレジトで保護され、その上にダイ
ボンド剤１０８が塗布されて半導体素子１１０が搭截さ
れている。この半導体素子１１０は、金線等のワイヤー
１１２によってその周囲に形成されたボンディングパッ
ド部と電気的に接続されている。金線１１２を含めて半
導体素子１１０は樹脂１１４によって封止されている。
半導体素子１１０の封止は、例えばここの半導体素子１
１０に対して封止樹脂を金型成形することにより行われ
る。基板１００の裏面１００ｂに形成されたハンダボー
ルパッドにはハンダボール１１６が搭載される。尚、図
１２に示した電子部品は、基板１００上に単一の半導体
素子１００を搭載して形成する訳ではなく、基板１００
上に複数の半導体素子１１０を搭載し、個々の半導体素
子１１０を封止して基板１００を切断することにより形
成される。
【０００８】
【発明が解決しようとする課題】ところで、図１２に示
したように、ＢＧＡにおいては半導体素子１１０の配線
密度をマザーボード（図示省略）に形成された配線の配
線密度と同程度にするために基板１００が設けられてい
る。かかる基板１００を設けることによって、半導体素
子１１０内に形成された電子回路をマザーボードに形成
された回路に対して電気的に接続することができるが、
基板１００がある分、電子部品の厚みが増してしまい、
半導体素子１１０自体を薄く形成したとしても、電子部
品としての厚みがあまり変わらないという問題があっ
た。
したように、ＢＧＡにおいては半導体素子１１０の配線
密度をマザーボード（図示省略）に形成された配線の配
線密度と同程度にするために基板１００が設けられてい
る。かかる基板１００を設けることによって、半導体素
子１１０内に形成された電子回路をマザーボードに形成
された回路に対して電気的に接続することができるが、
基板１００がある分、電子部品の厚みが増してしまい、
半導体素子１１０自体を薄く形成したとしても、電子部
品としての厚みがあまり変わらないという問題があっ
た。
【０００９】また、図１２に示したように、基板１１０
に形成された電子回路は、ワイヤー１１２、回路１０
２、スルーホール１０６、回路１０４、及びハンダボー
ル１１６を介して外部と電気的に接続されている。ここ
で、電気的な接続にスルーホール１０６が介在するた
め、スルーホール１０６に起因する信頼性上の制約を受
けることが問題となっていた。
に形成された電子回路は、ワイヤー１１２、回路１０
２、スルーホール１０６、回路１０４、及びハンダボー
ル１１６を介して外部と電気的に接続されている。ここ
で、電気的な接続にスルーホール１０６が介在するた
め、スルーホール１０６に起因する信頼性上の制約を受
けることが問題となっていた。
【００１０】本発明は、上記事情に鑑みてなされたもの
であり、厚みを薄くすることで外形形状の小型化を図る
とともに、電子回路内に封止された半導体素子を外部に
接続する際にスルーホールを介在させずに高い信頼性の
パッケージを得ることができる電子部品の製造方法を提
供することを目的とする。
であり、厚みを薄くすることで外形形状の小型化を図る
とともに、電子回路内に封止された半導体素子を外部に
接続する際にスルーホールを介在させずに高い信頼性の
パッケージを得ることができる電子部品の製造方法を提
供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の電子部品の製造方法は、金属箔を基板の表
面に固着してなる処理対象基板に対し、当該金属箔の加
工を行って導体回路を形成する工程と、前記導体回路に
応じた前記基板の所定位置に、前記基板の裏面から前記
金属箔に至る孔を形成する工程と、前記処理対象基板の
導体回路が形成された面側に半導体素子を搭載し、前記
導体回路と電気的に接続する工程と、前記導体回路と電
気的に接続したハンダボールを前記孔に形成する工程と
を有することを特徴としている。また、本発明の電子部
品の製造方法は、前記処理対象に搭載された半導体素子
を、封止樹脂によって封止する工程を有することを特徴
としている。また、本発明の電子部品の製造方法は、前
記導体回路に対して前記対象処理基板の表面及び裏面か
らメッキ処理を施す工程を有することを特徴としてい
る。更に、本発明の電子部品の製造方法は、前記半導体
素子が、前記処理対象基板に複数搭載され、前記ハンダ
ボールを形成した後に前記半導体素子間を切断し、個々
の電子部品として製造する工程を有することを特徴とし
ている。
に、本発明の電子部品の製造方法は、金属箔を基板の表
面に固着してなる処理対象基板に対し、当該金属箔の加
工を行って導体回路を形成する工程と、前記導体回路に
応じた前記基板の所定位置に、前記基板の裏面から前記
金属箔に至る孔を形成する工程と、前記処理対象基板の
導体回路が形成された面側に半導体素子を搭載し、前記
導体回路と電気的に接続する工程と、前記導体回路と電
気的に接続したハンダボールを前記孔に形成する工程と
を有することを特徴としている。また、本発明の電子部
品の製造方法は、前記処理対象に搭載された半導体素子
を、封止樹脂によって封止する工程を有することを特徴
としている。また、本発明の電子部品の製造方法は、前
記導体回路に対して前記対象処理基板の表面及び裏面か
らメッキ処理を施す工程を有することを特徴としてい
る。更に、本発明の電子部品の製造方法は、前記半導体
素子が、前記処理対象基板に複数搭載され、前記ハンダ
ボールを形成した後に前記半導体素子間を切断し、個々
の電子部品として製造する工程を有することを特徴とし
ている。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による電子部品の製造方法について詳細に説明
する。図１は、本発明の一実施形態による電子部品の製
造方法の工程手順を示す図である。
実施形態による電子部品の製造方法について詳細に説明
する。図１は、本発明の一実施形態による電子部品の製
造方法の工程手順を示す図である。
【００１３】まず、図２に示したように、基板１０の上
面に銅箔１２を張り合わせた処理対象基板１４を形成す
る工程が行われる（工程Ｓ１０）。図２は処理対象基板
１４の断面の一例を示す断面図である。ここで、基板１
０の材質は、アラミド繊維不織布にエポキシ樹脂を含浸
してなるものであって、レーザ光を用いた孔形成を行う
際に設計通りの孔を形成することができ、且つ表面の平
坦性に優れる他、膨張係数が低く信頼性の高い材質であ
る。また、基板１０の厚みは１０〜２００μｍ程度であ
る。基板１０の厚みが２００μｍを越えて厚くなると、
電子部品の厚みを薄くするという本発明の目的から逸脱
するとともに、後の工程で形成するハンダボールの形状
が必然的に大になるからである。尚、銅箔１２は、表面
及び裏面共にメッキ処理可能であることが必要である。
面に銅箔１２を張り合わせた処理対象基板１４を形成す
る工程が行われる（工程Ｓ１０）。図２は処理対象基板
１４の断面の一例を示す断面図である。ここで、基板１
０の材質は、アラミド繊維不織布にエポキシ樹脂を含浸
してなるものであって、レーザ光を用いた孔形成を行う
際に設計通りの孔を形成することができ、且つ表面の平
坦性に優れる他、膨張係数が低く信頼性の高い材質であ
る。また、基板１０の厚みは１０〜２００μｍ程度であ
る。基板１０の厚みが２００μｍを越えて厚くなると、
電子部品の厚みを薄くするという本発明の目的から逸脱
するとともに、後の工程で形成するハンダボールの形状
が必然的に大になるからである。尚、銅箔１２は、表面
及び裏面共にメッキ処理可能であることが必要である。
【００１４】次に、処理対象基板１４の銅箔１２をエッ
チングして導体回路を形成する工程が行われる（工程Ｓ
１２）。図３は、エッチング処理を行った処理対象基板
１４の断面の一例を示す断面図である。エッチング処理
を行って銅箔１４が除去される箇所は、半導体素子の電
極の位置やマザーボード（図示省略）に形成される回路
の形状に応じて設定される。エッチング処理が終了する
と、形成した導体回路のハンダボールパッド位置に、レ
ーザ光によって基板１０に孔を形成する工程が行われる
（工程Ｓ１４）。尚、ここでいうハンダボールパッド位
置とは、ハンダボールが配置される位置に形成されたラ
ンドパッドの位置をいう。図４は基板１０に孔を形成し
た後の処理対象基板１４の断面の一例を示す断面図であ
る。図４に示したように、孔１６が多数形成される。
チングして導体回路を形成する工程が行われる（工程Ｓ
１２）。図３は、エッチング処理を行った処理対象基板
１４の断面の一例を示す断面図である。エッチング処理
を行って銅箔１４が除去される箇所は、半導体素子の電
極の位置やマザーボード（図示省略）に形成される回路
の形状に応じて設定される。エッチング処理が終了する
と、形成した導体回路のハンダボールパッド位置に、レ
ーザ光によって基板１０に孔を形成する工程が行われる
（工程Ｓ１４）。尚、ここでいうハンダボールパッド位
置とは、ハンダボールが配置される位置に形成されたラ
ンドパッドの位置をいう。図４は基板１０に孔を形成し
た後の処理対象基板１４の断面の一例を示す断面図であ
る。図４に示したように、孔１６が多数形成される。
【００１５】図５は、処理対象基板１４の上面及び底面
の一例を示す図であって、（ａ）は上面図であり、
（ｂ）は下面図である。図５（ａ）に例示した導体回路
は、多数の配線が形成されてなるものであり、図中にお
いて符号１８を付した円形に形成されたランドパッドで
あり、このランドパッド１８が形成された位置がハンダ
ボールパッド位置である。また、図５（ｂ）に示される
ように、ハンダボールパッド位置に応じた位置に孔１６
が形成される。尚、図５（ｃ）は図５（ａ）中のＡ−Ａ
線における断面図である
の一例を示す図であって、（ａ）は上面図であり、
（ｂ）は下面図である。図５（ａ）に例示した導体回路
は、多数の配線が形成されてなるものであり、図中にお
いて符号１８を付した円形に形成されたランドパッドで
あり、このランドパッド１８が形成された位置がハンダ
ボールパッド位置である。また、図５（ｂ）に示される
ように、ハンダボールパッド位置に応じた位置に孔１６
が形成される。尚、図５（ｃ）は図５（ａ）中のＡ−Ａ
線における断面図である
【００１６】基板２０に形成される孔１６は、５０μｍ
程度の直径から搭截されるハンダボールの直径の大きさ
程度の直径のものが適している。図６は、基板２０に形
成される孔１６の径と、孔１６に対応して形成されるラ
ンドパッド１８の直径との関係を説明するための図であ
る。図６（ａ）に示したように、孔１６に対応して形成
されるランドパッド１８が円形である場合には、その直
径φ１を孔１６の径φ２よりも０．４ｍｍ〜１ｍｍ程度
大きくするのが望ましい。
程度の直径から搭截されるハンダボールの直径の大きさ
程度の直径のものが適している。図６は、基板２０に形
成される孔１６の径と、孔１６に対応して形成されるラ
ンドパッド１８の直径との関係を説明するための図であ
る。図６（ａ）に示したように、孔１６に対応して形成
されるランドパッド１８が円形である場合には、その直
径φ１を孔１６の径φ２よりも０．４ｍｍ〜１ｍｍ程度
大きくするのが望ましい。
【００１７】ランドパット１８の直径φ１と孔１６の径
φ２との差が０．４ｍｍより小さくなるように設定する
と、銅箔１２の接着強度が工程中の外部圧力に耐えられ
ないので望ましくない。また、ランドパット１８の直径
φ１と孔１６の径φ２との差が１ｍｍ以上になるように
設定すると高密度に配線を行う上で好ましくない。ま
た、孔１６の形状は図６（ｂ）に示すように底面側の径
が大となるテーパー状に形成されていても良い。
φ２との差が０．４ｍｍより小さくなるように設定する
と、銅箔１２の接着強度が工程中の外部圧力に耐えられ
ないので望ましくない。また、ランドパット１８の直径
φ１と孔１６の径φ２との差が１ｍｍ以上になるように
設定すると高密度に配線を行う上で好ましくない。ま
た、孔１６の形状は図６（ｂ）に示すように底面側の径
が大となるテーパー状に形成されていても良い。
【００１８】基板１０に対して孔１６を形成する工程が
終了すると、次に、銅箔１２の表裏面に対してメッキ処
理を施す工程が行われる（工程Ｓ１６）。銅箔１２の裏
面に対するメッキは、基板１０に形成された孔１６を介
して行う。通常、銅箔を張り合わせた基板においては、
銅箔の引きはがし強度を向上させるため、銅箔の裏面に
対して銅と亜鉛との合金を用いて処理がされており、こ
のような処理がなされているとメッキ処理を行うことは
できない。しかしながら、本実施形態においては、銅箔
１２と基板１０との張り合わせは、銅又は銅とニッケル
との合金による処理が行われているため、メッキ処理を
行うことができる。
終了すると、次に、銅箔１２の表裏面に対してメッキ処
理を施す工程が行われる（工程Ｓ１６）。銅箔１２の裏
面に対するメッキは、基板１０に形成された孔１６を介
して行う。通常、銅箔を張り合わせた基板においては、
銅箔の引きはがし強度を向上させるため、銅箔の裏面に
対して銅と亜鉛との合金を用いて処理がされており、こ
のような処理がなされているとメッキ処理を行うことは
できない。しかしながら、本実施形態においては、銅箔
１２と基板１０との張り合わせは、銅又は銅とニッケル
との合金による処理が行われているため、メッキ処理を
行うことができる。
【００１９】図１中の工程Ｓ１６におけるメッキ処理
は、銅メッキ処理、ニッケルメッキ処理、及び金メッキ
の順で行われる。また、メッキ処理の方法は、電気メッ
キ処理（電解メッキ処理）でも化学メッキ処理（無電解
メッキ処理）のいずれの処理であってもよい。メッキ処
理が終了すると、次に半導体素子が搭載される位置に絶
縁性樹脂を塗布する工程が行われる。図７は、絶縁性樹
脂が塗布された後の処理対象基板の断面の一例を示す図
である。
は、銅メッキ処理、ニッケルメッキ処理、及び金メッキ
の順で行われる。また、メッキ処理の方法は、電気メッ
キ処理（電解メッキ処理）でも化学メッキ処理（無電解
メッキ処理）のいずれの処理であってもよい。メッキ処
理が終了すると、次に半導体素子が搭載される位置に絶
縁性樹脂を塗布する工程が行われる。図７は、絶縁性樹
脂が塗布された後の処理対象基板の断面の一例を示す図
である。
【００２０】処理対象基板１４上に絶縁性樹脂２０を塗
布する場合、ソルダーレジストで保護してからダイボン
ドペーストを塗布するか、又は絶縁性の液状樹脂を塗布
する。液状樹脂を塗布した場合には後述する半導体素子
を載置してから硬化させることも可能である。次に、図
８に示したように、処理対象基板１４上に塗布した絶縁
性樹脂２０上に、半導体素子２０を搭載し、半導体素子
２２と導体回路とに対して金線等のワイヤー２４をボン
ディングし、半導体素子２２と導体回路とを電気的に接
続する。図８は、半導体素子２２を搭載した後の処理対
象基板１４の断面の一例を示す断面図である。
布する場合、ソルダーレジストで保護してからダイボン
ドペーストを塗布するか、又は絶縁性の液状樹脂を塗布
する。液状樹脂を塗布した場合には後述する半導体素子
を載置してから硬化させることも可能である。次に、図
８に示したように、処理対象基板１４上に塗布した絶縁
性樹脂２０上に、半導体素子２０を搭載し、半導体素子
２２と導体回路とに対して金線等のワイヤー２４をボン
ディングし、半導体素子２２と導体回路とを電気的に接
続する。図８は、半導体素子２２を搭載した後の処理対
象基板１４の断面の一例を示す断面図である。
【００２１】尚、本実施形態においては、絶縁性素子２
０を介して半導体素子２２を処理対象基板１４上に搭載
しているが、フリップチップを搭載することも不可能で
はない。この場合は、例えば図６に示したように、ラン
ドパット１８の裏面に孔１６が設けられており、かかる
箇所は銅箔１２のみとなって強度が低下する。よって、
例えば銅箔１２の強度を増す処理を施せば、フリップチ
ップを搭載することも不可能ではない。
０を介して半導体素子２２を処理対象基板１４上に搭載
しているが、フリップチップを搭載することも不可能で
はない。この場合は、例えば図６に示したように、ラン
ドパット１８の裏面に孔１６が設けられており、かかる
箇所は銅箔１２のみとなって強度が低下する。よって、
例えば銅箔１２の強度を増す処理を施せば、フリップチ
ップを搭載することも不可能ではない。
【００２２】次に、半導体素子２２を封止する工程が行
われる（工程Ｓ２２）。半導体素子２２を封止する場合
には、多数個の半導体素子２２を一括して封止すること
ができ、平坦且つ均一な厚みを有するように封止するこ
とができる孔版印刷方法で行うのが適している。この孔
版印刷方法は、半導体素子２２の配置に応じた位置に孔
が形成された印刷孔版を処理対象基板１４の上方に配置
し、印刷孔版上に液状の封止樹脂を滴下し、スキージを
印刷孔版の面に対して摺動させて孔版に形成された孔を
介して封止樹脂を印刷することにより封止を行う方法で
ある。また、大気圧下上述の孔版印刷方法により封止を
行った場合には、印刷される封止樹脂中に気泡が混入す
る可能性があり、この気泡の問題を一掃するために真空
下において孔版印刷方法により半導体素子２２の封止を
行うことが好ましい。
われる（工程Ｓ２２）。半導体素子２２を封止する場合
には、多数個の半導体素子２２を一括して封止すること
ができ、平坦且つ均一な厚みを有するように封止するこ
とができる孔版印刷方法で行うのが適している。この孔
版印刷方法は、半導体素子２２の配置に応じた位置に孔
が形成された印刷孔版を処理対象基板１４の上方に配置
し、印刷孔版上に液状の封止樹脂を滴下し、スキージを
印刷孔版の面に対して摺動させて孔版に形成された孔を
介して封止樹脂を印刷することにより封止を行う方法で
ある。また、大気圧下上述の孔版印刷方法により封止を
行った場合には、印刷される封止樹脂中に気泡が混入す
る可能性があり、この気泡の問題を一掃するために真空
下において孔版印刷方法により半導体素子２２の封止を
行うことが好ましい。
【００２３】図１中の工程Ｓ２２の封止工程が終了する
と、基板に形成した孔１６内にハンダボールを形成する
工程が行われる（工程Ｓ２４）。孔１６内にハンダボー
ルを形成するには、０．１〜０．５ｍｍ程度の直径を有
するハンダボールをハンダボール搭載機を用いて孔１６
内に搭載してもよい。しかしながら、経済性を考慮する
と、クリームハンダを孔１６内に印刷充填してリフロー
を通すことにより形成する方が短時間で形成することが
できるため好ましい。この場合もクリームハンダ中の気
泡を除き、ハンダボールの形状を一定にするために真空
下における孔版印刷により印刷充填を行うことが好まし
い。
と、基板に形成した孔１６内にハンダボールを形成する
工程が行われる（工程Ｓ２４）。孔１６内にハンダボー
ルを形成するには、０．１〜０．５ｍｍ程度の直径を有
するハンダボールをハンダボール搭載機を用いて孔１６
内に搭載してもよい。しかしながら、経済性を考慮する
と、クリームハンダを孔１６内に印刷充填してリフロー
を通すことにより形成する方が短時間で形成することが
できるため好ましい。この場合もクリームハンダ中の気
泡を除き、ハンダボールの形状を一定にするために真空
下における孔版印刷により印刷充填を行うことが好まし
い。
【００２４】図９は、ハンダボールを形成した後の処理
対象基板１４の断面の一例を示す断面図である。図９に
示したように、半導体素子２２は封止樹脂２６によって
封止されている。また、基板１０に形成された孔内には
ハンダボール２８が形成されている。ハンダボール２８
が孔内に形成されることにより、ハンダボール２８は基
板１０に張り合わされた銅箔１２と電気的に接続され
る。
対象基板１４の断面の一例を示す断面図である。図９に
示したように、半導体素子２２は封止樹脂２６によって
封止されている。また、基板１０に形成された孔内には
ハンダボール２８が形成されている。ハンダボール２８
が孔内に形成されることにより、ハンダボール２８は基
板１０に張り合わされた銅箔１２と電気的に接続され
る。
【００２５】基板１０に形成された孔１６内において、
ハンダボール２８の形成が終了すると、処理対象基板１
４をダイシング装置により切断し、個々の電子部品を製
造する工程が行われる（工程Ｓ２６）。図１０は、処理
対象基板１４を切断し、個々の電子部品を製造する様子
を示す断面図である。図１０に示したように、ダイシン
グ装置３０を用いて、封止された半導体素子２２間を切
断することにより電子部品３２が製造される。尚、ダイ
シング装置３０によって処理対象基板１４を切断する理
由は、正確に切断することができて歩留まりが良く、経
済的であるからである。図１１は、製造された電子部品
の断面図である。
ハンダボール２８の形成が終了すると、処理対象基板１
４をダイシング装置により切断し、個々の電子部品を製
造する工程が行われる（工程Ｓ２６）。図１０は、処理
対象基板１４を切断し、個々の電子部品を製造する様子
を示す断面図である。図１０に示したように、ダイシン
グ装置３０を用いて、封止された半導体素子２２間を切
断することにより電子部品３２が製造される。尚、ダイ
シング装置３０によって処理対象基板１４を切断する理
由は、正確に切断することができて歩留まりが良く、経
済的であるからである。図１１は、製造された電子部品
の断面図である。
【００２６】図１１から分かるように、本実施形態によ
って製造された電子部品は、従来の電子部品が備えるス
ルーホールを有するインターポーザと呼ばれる基板を備
えていないために、電子部品の厚みを薄くすることがで
き、よって外形形状の小型化を図ることができる。ま
た、図１１に示したように、ハンダボール２８は基板１
０に設けられた孔１６内に形成され、導体回路をなす銅
箔１２に直接接続されている。このように、ハンダボー
ル２８が基板１０の孔１６内に設けられていることによ
り、実質的に基板そのものの厚みの影響を受けないため
従来よりも電子部品の厚みを薄くすることができるとと
もに図中符号Ｄが付された方向に加わる力の影響を少な
くすることができる。また、従来のようにスルーホール
を用いて電気的接続を行っていないため基板の厚み方向
の膨張、収縮の影響を受けず、信頼性を高めることがで
きる。更に、各々のハンダボール２８間が絶縁されるこ
とによりマザーボードへ搭載する際に、ハンダボール同
士が電気的に接触された状態となることが極めて少ない
ため、信頼性の向上を図ることができる。
って製造された電子部品は、従来の電子部品が備えるス
ルーホールを有するインターポーザと呼ばれる基板を備
えていないために、電子部品の厚みを薄くすることがで
き、よって外形形状の小型化を図ることができる。ま
た、図１１に示したように、ハンダボール２８は基板１
０に設けられた孔１６内に形成され、導体回路をなす銅
箔１２に直接接続されている。このように、ハンダボー
ル２８が基板１０の孔１６内に設けられていることによ
り、実質的に基板そのものの厚みの影響を受けないため
従来よりも電子部品の厚みを薄くすることができるとと
もに図中符号Ｄが付された方向に加わる力の影響を少な
くすることができる。また、従来のようにスルーホール
を用いて電気的接続を行っていないため基板の厚み方向
の膨張、収縮の影響を受けず、信頼性を高めることがで
きる。更に、各々のハンダボール２８間が絶縁されるこ
とによりマザーボードへ搭載する際に、ハンダボール同
士が電気的に接触された状態となることが極めて少ない
ため、信頼性の向上を図ることができる。
【００２７】以上、本発明の一実施形態による電子部品
の製造方法について説明したが、本発明は上記実施形態
に制限されず、本発明の範囲内で自由に変更が可能であ
る。例えば、処理対象基板１４は基板１０に銅箔１２を
張り合わせて形成されるが、張り合わせる金属は銅箔１
２に制限されず、他の金属であっても良い。また、孔１
６を形成する工程においては、レーザ光を用いて形成す
る以外の方法、例えば切削によって孔を形成するように
してもよい。、
の製造方法について説明したが、本発明は上記実施形態
に制限されず、本発明の範囲内で自由に変更が可能であ
る。例えば、処理対象基板１４は基板１０に銅箔１２を
張り合わせて形成されるが、張り合わせる金属は銅箔１
２に制限されず、他の金属であっても良い。また、孔１
６を形成する工程においては、レーザ光を用いて形成す
る以外の方法、例えば切削によって孔を形成するように
してもよい。、
【００２８】
【発明の効果】以上、説明したように、本発明によれ
ば、基板に孔を形成して、この孔にハンダボールを形成
して金属箔と接続しているので、従来用いられていたイ
ンターポーザが不要になるとともに、ハンダボールが孔
に形成されている分、電子部品の厚みを薄くすることが
できるという効果がある。また、従来のようにスルーホ
ールを用いて電気的接続を行っていないため信頼性を高
めることができるという効果がある。更に、ハンダボー
ルを孔に形成することにより各々のハンダボール間が絶
縁され、電子部品をマザーボードへ搭載する際に、ハン
ダボール同士が電気的に接触された状態となることが極
めて少ないため、信頼性の向上を図ることができるとい
う効果がある。
ば、基板に孔を形成して、この孔にハンダボールを形成
して金属箔と接続しているので、従来用いられていたイ
ンターポーザが不要になるとともに、ハンダボールが孔
に形成されている分、電子部品の厚みを薄くすることが
できるという効果がある。また、従来のようにスルーホ
ールを用いて電気的接続を行っていないため信頼性を高
めることができるという効果がある。更に、ハンダボー
ルを孔に形成することにより各々のハンダボール間が絶
縁され、電子部品をマザーボードへ搭載する際に、ハン
ダボール同士が電気的に接触された状態となることが極
めて少ないため、信頼性の向上を図ることができるとい
う効果がある。
【図１】 本発明の一実施形態による電子部品の製造方
法の工程手順を示す図である。
法の工程手順を示す図である。
【図２】 処理対象基板１４の断面の一例を示す断面図
である。
である。
【図３】 エッチング処理を行った処理対象基板１４の
断面の一例を示す断面図である。
断面の一例を示す断面図である。
【図４】 基板１０に孔を形成した後の処理対象基板１
４の断面の一例を示す断面図である。
４の断面の一例を示す断面図である。
【図５】 処理対象基板１４の上面及び底面の一例を示
す図である。
す図である。
【図６】 基板２０に形成される孔１６の径と、孔１６
に対応して形成されるランドパッド１８の直径との関係
を説明するための図である。
に対応して形成されるランドパッド１８の直径との関係
を説明するための図である。
【図７】 絶縁性樹脂が塗布された後の処理対象基板の
断面の一例を示す図である。
断面の一例を示す図である。
【図８】 半導体素子２２を搭載した後の処理対象基板
１４の断面の一例を示す断面図である。
１４の断面の一例を示す断面図である。
【図９】 ハンダボールを形成した後の処理対象基板１
４の断面の一例を示す断面図である。
４の断面の一例を示す断面図である。
【図１０】 処理対象基板１４を切断し、個々の電子部
品を製造する様子を示す断面図である。
品を製造する様子を示す断面図である。
【図１１】 製造された電子部品の断面図である。
【図１２】 従来のＢＧＡパッケージの構造の一例を示
す断面図である。
す断面図である。
１０ 基板 １２ 銅箔（金属箔） １４ 処理対象基板 １６ 孔 ２２ 半導体素子 ２４ ワイヤー ２６ 封止樹脂 ２８ ハンダボール ３０ ダイシング装置 ３２ 電子部品
Claims (4)
- 【請求項１】 金属箔を基板の表面に固着してなる処理
対象基板に対し、当該金属箔の加工を行って導体回路を
形成する工程と、 前記導体回路に応じた前記基板の所定位置に、前記基板
の裏面から前記金属箔に至る孔を形成する工程と、 前記処理対象基板の導体回路が形成された面側に半導体
素子を搭載し、前記導体回路と電気的に接続する工程
と、 前記導体回路と電気的に接続したハンダボールを前記孔
に形成する工程とを有することを特徴とする電子部品の
製造方法。 - 【請求項２】 前記処理対象に搭載された半導体素子
を、封止樹脂によって封止する工程を有することを特徴
とする請求項１記載の電子部品の製造方法。 - 【請求項３】 前記導体回路に対して前記対象処理基板
の表面及び裏面からメッキ処理を施す工程を有すること
を特徴とする請求項２記載の電子部品の製造方法。 - 【請求項４】 前記半導体素子は、前記処理対象基板に
複数搭載され、 前記ハンダボールを形成した後に前記半導体素子間を切
断し、個々の電子部品として製造する工程を有すること
を特徴とする請求項３記載の電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000067652A JP2001257290A (ja) | 2000-03-10 | 2000-03-10 | 電子部品の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000067652A JP2001257290A (ja) | 2000-03-10 | 2000-03-10 | 電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001257290A true JP2001257290A (ja) | 2001-09-21 |
Family
ID=18586808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000067652A Pending JP2001257290A (ja) | 2000-03-10 | 2000-03-10 | 電子部品の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001257290A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303920A (ja) * | 2002-04-10 | 2003-10-24 | Hitachi Cable Ltd | 配線板及びそれを用いた半導体装置の製造方法 |
| JP2016072588A (ja) * | 2014-09-30 | 2016-05-09 | 菱生精密工業股▲分▼有限公司 | Ｑｆｎパッケージ構造体およびｑｆｎパッケージング方法 |
-
2000
- 2000-03-10 JP JP2000067652A patent/JP2001257290A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003303920A (ja) * | 2002-04-10 | 2003-10-24 | Hitachi Cable Ltd | 配線板及びそれを用いた半導体装置の製造方法 |
| JP2016072588A (ja) * | 2014-09-30 | 2016-05-09 | 菱生精密工業股▲分▼有限公司 | Ｑｆｎパッケージ構造体およびｑｆｎパッケージング方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6627998B1 (en) | Wafer scale thin film package | |
| US8115104B2 (en) | Circuit board with buried conductive trace formed thereon and method for manufacturing the same | |
| US7041534B2 (en) | Semiconductor chip package and method for making the same | |
| US8633587B2 (en) | Package structure | |
| US20060121719A1 (en) | Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure | |
| KR20100130555A (ko) | 배선기판 및 그 제조방법 | |
| KR20000029352A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20100133317A (ko) | 배선기판의 제조방법 | |
| KR100449307B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US11532489B2 (en) | Pillared cavity down MIS-SiP | |
| US6544813B1 (en) | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment | |
| US20080150107A1 (en) | Flip chip in package using flexible and removable leadframe | |
| US20230075027A1 (en) | Semiconductor package | |
| JP4494249B2 (ja) | 半導体装置 | |
| KR100699892B1 (ko) | 솔더접합신뢰도 개선을 위한 락킹 구조를 갖는 반도체 소자및 인쇄회로기판 | |
| US20090183906A1 (en) | Substrate for mounting device and method for producing the same, semiconductor module and method for producing the same, and portable apparatus provided with the same | |
| US6436734B1 (en) | Method of making a support circuit for a semiconductor chip assembly | |
| US11640952B2 (en) | Electronic component embedded substrate | |
| JP2001257290A (ja) | 電子部品の製造方法 | |
| US11335630B2 (en) | Semiconductor package substrate, electronic package and methods for fabricating the same | |
| US8198739B2 (en) | Semi-conductor chip with compressible contact structure and electronic package utilizing same | |
| KR100891652B1 (ko) | 반도체 칩 실장용 기판 | |
| US20070200252A1 (en) | Circuit board apparatus, circuit component reinforcing method and electronic device | |
| JPH11121528A (ja) | 半導体装置 | |
| US20080303150A1 (en) | High-Density Fine Line Structure And Method Of Manufacturing The Same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020604 |