KR101116283B1 - 연성 회로 기판, 그 제조 방법 및 그를 포함한 반도체 패키지 및 그 제조 방법 - Google Patents

연성 회로 기판, 그 제조 방법 및 그를 포함한 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

연성 회로 기판이 제공된다. 연성 회로 기판은 베이스 필름의 일면 또는 양면에 도전 패턴이 형성되고, 도전 패턴 상에 도금층이 형성되어 있는 연성 회로 기판에 있어서, 도전 패턴은 테스트 패드 영역을 포함하고, 도금층은 도전 패턴 성분과 도금 성분이 혼합된 도금합금층 및 도금 성분으로만 형성된 순도금층을 포함하되, 테스트 패드 영역 상에는 순도금층이 미형성된다.
도금합금층, 순도금층, 연성 회로 기판

Description

연성 회로 기판, 그 제조 방법 및 그를 포함한 반도체 패키지 및 그 제조 방법{Flexible circuit board and method for fabricating the board and semiconductor package comprising the board and method for fabricating the package}
본 발명은 연성 회로 기판에 관한 것이다.
최근 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Display Panel; PDP) 등과 같은 평판 표시 장치(Flat Panel Display; FPD)가 각광받고 있다.
이러한 평판 표시 장치는 화상을 표시하는 화면 표시부와 화면 표시부에 전기적 신호를 전달하는 구동용 인쇄회로기판이 요구된다.
한편, 구동용 인쇄회로기판과 화면 표시부는 연성 회로 기판에 의해 연결될 수 있다. 이러한 연성 회로 기판은 도전 패턴과, 상기 도전 패턴 상에 실장된 구동집적회로(driver IC)을 포함할 수 있다.
일반적으로 도전 패턴 상에는 회로 배선의 부식을 방지하고, 반도체 칩(구동집적회로) 실장 시 범프와 회로 배선의 접합력을 향상시키기 위해 주석 도금이 수행된다.
한편, 상기 주석 도금의 경우 표면측에는 순수 주석 도금 층이 형성되는데 이 순수 주석 도금층은 회로배선보다 강도가 약하여 제조 과정이나 테스트 과정에서 물리적인 영향이 주어지면 파손이 일어날 수 있으며, 특히, 도전 패턴의 테스트 패드 영역은 반도체 칩이 실장된 후 기판을 테스트하는데 이용되는데, 이 테스트 패드 영역 상에 순수 주석 도금 층이 형성될 경우 더욱 쉽게 파손될 수 있다. 그리고, 이러한 파손에 의해 파티클이 발생할 경우 이는 제품 전체의 불량을 야기할 수 있어 제품 신뢰성이 저하될 수 있다.
또한, 이를 방지하고자 도금 층을 형성하지 않을 경우 도전 패턴의 테스트 패드 영역이 부식되거나 산화되어 역시 제품 신뢰성을 저하시킬 수 있다.
본 발명이 해결하고자 하는 과제는 제품 신뢰성이 향상된 연성 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 제품 신뢰성이 향상된 연성 회로 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 제품 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 제품 신뢰성이 향상된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 연성 회로 기판의 일 태양(aspect)은, 베이스 필름의 일면 또는 양면에 도전 패턴이 형성되고, 도전 패턴 상에 도금층이 형성되어 있는 연성 회로 기판에 있어서, 도전 패턴은 테스트 패드 영역을 포함하고, 도금층은 도전 패턴 성분과 도금 성분이 혼합된 도금합금층 및 도금 성분으로만 형성된 순도금층을 포함하되, 테스트 패드 영역 상에는 순도금층이 미형성된다.
상기 다른 과제를 달성하기 위한 본 발명의 연성 회로 기판의 제조 방법의 일 태양은, 베이스 필름의 일면 또는 양면에 테스트 패드 영역, 아우터리드 영역, 리드 영역 및 이너리드 영역을 포함하는 도전 패턴을 형성하고, 도전 패턴 상에 도금합금층 및 순도금층을 포함하는 도금층을 형성하고, 도전 패턴의 일부 영역에 에칭 레지스트를 형성하고, 에칭 레지스트가 미형성된 나머지 영역의 순도금층을 식각하고, 에칭 레지스트를 제거하는 것을 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 연성 회로 기판의 제조 방법의 다른 태양은, 베이스 필름의 일면 또는 양면에 테스트 패드 영역, 아우터리드 영역, 리드 영역 및 이너리드 영역을 포함하는 도전 패턴을 형성하고, 도전 패턴 상 에 도금합금층을 형성하고, 도전 패턴의 일부 영역에 도금 레지스트를 형성하고, 도금 레지스트가 미형성된 나머지 영역의 도금합금층 상에 순도금층을 형성하고, 도금 레지스트를 제거하는 것을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 반도체 패키지의 일 태양은, 상기 연성 회로기판, 및 연성 회로 기판 상에 실장된 반도체 칩을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 반도체 패키지의 제조 방법의 일 태양은, 상기 제조 방법에 따른 연성 회로 기판을 준비하고, 연성 회로 기판의 이너리드 영역에 반도체 칩을 실장하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 "A 또는 B"로 표현되는 것은 "A" 또는 "B" 또는 "A 및 B"인 경우를 모두 포함한다.
이하 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 연성 회로 기판에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ′선을 따라 절단한 단면도이다. 도 1 및 도 2에는 COF(Chip On Film)용 연성 회로 기판이 도시되어 있으나, 이는 하나의 예시에 불과하며 본 발명이 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하면 본 발명의 일 실시예에 따른 연성 회로 기판은 베이스 필름(10), 도전 패턴(20), 도금합금층(50), 순도금층(60) 및 보호층(70)을 포함한다.
베이스 필름(10)은 예를 들어, 20 내지 100㎛의 두께를 가지는 절연성 물질로 이루어질 수 있다. 베이스 필름(10)은 예를 들어 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리에틸렌테레프탈레이트(PET: Polyethylene Terephthalate)와 같은 고분자 수지로 이루어질 수 있다.
도전 패턴(20)은 전도성이 큰 물질, 예를 들어 금, 은, 알루미늄, 구리와 같은 금속으로 이루어질 수 있다. 특히, 본 발명의 일 실시예에 따른 연성 회로 기판의 도전 패턴(20)은 5 내지 15㎛의 두께를 가지는 구리(Cu)로 이루어진 금속층일 수 있다.
도 2에는 베이스 필름(10)의 일면에 형성된 도전 패턴(20)이 도시되어 있으나, 도전 패턴(20)은 베이스 필름(10)의 타면에도 형성될 수 있다. 즉, 도전 패턴(20)은 베이스 필름(10)의 양면에 형성될 수 있다.
도전 패턴(20)은 배선 영역(30)과 테스트 패드 영역(40)을 포함할 수 있다. 구체적으로 도전 패턴(20)은 이너리드 영역(32), 아우터리드 영역(34), 리드 영 역(36)을 포함하는 배선 영역(30)과 테스트 패드 영역(40)을 포함할 수 있다.
배선 영역(30)은 향후 이너리드 영역(32)에 실장될 반도체 칩(도 9의 100)과 아우터리드 영역(34)에 실장될 구동용 인쇄회로기판(미도시) 및 화면 표시부(미도시)를 연결하는 역할을 할 수 있다. 구체적으로, 인쇄회로기판(미도시)으로부터 입력되는 신호, 예를 들어 구동/제어 신호를 반도체 칩(도 9의 100)에서 처리하고, 상기 처리된 신호를 화면 표시부(미도시)로 전달하여, 화면 표시부(미도시)가 화상을 표시할 수 있도록 할 수 있다.
테스트 패드 영역(40)은 도전 패턴(20)의 양 단에 위치하여, 연성 회로 기판 제조 후 연성 회로 기판의 양품 여부를 테스트 하는데 사용되거나, 이너리드 영역(32)에 반도체 칩(도 9의 100) 실장 후 반도체 패키지의 양품 테스트에 사용되는 영역일 수 있다.
도금합금층(50)은 도전 패턴(20) 상에 형성되며, 도전 패턴(20)을 이루는 금속 성분과 다른 금속 성분을 포함하는 합금이 도금 공정에 의해 형성된 층일 수 있다. 구체적으로 본 발명의 일 실시예에 따른 연성 회로 기판의 도금합금층(50)은 도전 패턴(20)의 재료로 사용되는 구리(Cu) 층에 주석(Sn) 도금을 수행하면서 형성되는 구리와 주석의 도금합금층(50)일 수 있다. 또한 이러한 도금합금층(50)의 두께(t1)는 0.05 내지 0.4㎛일 수 있다.
이러한 도금합금층(50)은 순도금층(60)에 비해 상대적으로 강도가 강하기 때문에, 도전 패턴(20)과 순도금층(60) 사이에서 완충 기능을 수행할 수 있다. 즉, 도금합금 패턴은 기능적으로 버퍼(buffer) 기능을 수행하는 패턴일 수 있다.
순도금층(60)은 도금합금층(50) 상에 형성되며, 도금 성분으로만 형성된 층일 수 있다. 구체적으로 본 발명의 일 실시예에 따른 연성 회로 기판의 순도금층(60)은 주석 도금층일 수 있으나 본 발명이 이에 제한되는 것은 아니며 니켈, 금 등의 다른 순도금층일 수 있다. 이러한 순도금층(60)(예를 들어 주석 도금층)은 도전 패턴(20)의 산화 및 부식을 방지하고, 이너리드 영역(32)에 실장될 반도체 칩(도 9의 100)의 범프와 도전 패턴(20)의 접합력을 향상시키기 위해 형성될 수 있다. 이 때, 순도금층(60)의 두께(t2)는 0.05 내지 0.3㎛일 수 있다.
특히 본 발명의 일 실시예에 따른 연성 회로 기판의 순도금층(60)은 도 2에 도시된 바와 같이 도전 패턴(20)의 테스트 패드 영역(40) 및 아우터리드 영역(34)상에 형성된 도금합금층(50)을 노출시키도록 형성될 수 있다. 따라서, 도전 패턴(20)의 테스트 패드 영역(40) 및 아우터리드 영역(34)상에는 도금합금층(50)만 형성되게 되어 순도금층(60)이 더 형성될 때에 비해 도금층 파손에 의한 결함을 예방할 수 있다. 또한, 도전 패턴(20)의 테스트 패드 영역(40) 및 아우터리드 영역(34)상에 아무런 도금층이 형성되지 않을 때에 비해서도 도전 패턴(20)의 산화 및 부식 등을 방지할 수 있어 신뢰성 향상이 가능하다.
보호층(70)은 도전 패턴(20)의 배선 영역(30) 중 리드 영역(36) 상에 형성될 수 있다. 구체적으로 보호층(70)은 도전 패턴(20)의 배선 영역(30) 중 리드 영역(36) 상에 형성된 순도금층(60) 상에 형성될 수 있다. 이러한 보호층(70)은 외부 충격이나 부식 물질로부터 도전 패턴(20)을 보호하고, 도전 패턴(20)의 절연 상태를 확보하는 역할을 할 수 있다. 보호층(70)으로는 솔더 레지스트(solder resist) 를 예로 들 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
다음 도 3을 참조하여 본 발명의 다른 실시예에 따른 연성 회로 기판에 대해 설명한다.
도 3은 본 발명의 다른 실시예에 따른 연성 회로 기판의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 연성 회로 기판은 베이스 필름(10), 도전 패턴(20), 도금합금층(50), 순도금층(60) 및 보호층(70)을 포함한다.
본 발명의 다른 실시예에 따른 연성 회로 기판의 순도금층(60)은 도 3에 도시된 바와 같이 도전 패턴(20)의 테스트 패드 영역(40)상에 형성된 도금합금층(50)을 노출시키도록 형성될 수 있다. 즉, 본 발명의 일 실시예에 따른 연성 회로 기판과 달리, 본 발명의 다른 실시예에 따른 연성 회로 기판의 도전 패턴(20)의 아우터리드 영역(34)상에는 순도금층(60)이 형성되어 있다.
이처럼, 본 발명의 다른 실시예에 따를 경우, 도전 패턴(20)의 테스트 패드 영역(40)상에는 도금합금층(50)만 형성되게 된다. 따라서 도전 패턴(20)의 테스트 패드 영역(40)상에 순도금층(60)이 더 형성될 때에 비해 제품 테스트 과정 등에서 발생할 수 있는 도금층 파손에 의한 결함을 예방할 수 있다. 또한, 도전 패턴(20)의 테스트 패드 영역(40)상에 아무런 도금층이 형성되지 않을 때에 비해서도 도전 패턴(20)의 산화 및 부식 등을 방지할 수 있어 신뢰성 향상이 가능하다.
순도금층(60)에 관한 다른 설명 및 기타 다른 구성요소에 대한 설명은 앞서 설명한 본 발명의 일 실시예에 따른 연성 회로 기판과 동일한바 중복된 설명은 생 략한다.
다음 도 4 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 순서도이다. 도 5 내지 도 7은 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 4 및 도 5를 참조하면, 베이스 필름의 일면에 도전 패턴을 형성하고(S100), 도전 패턴 상에 도금합금층 및 순도금층을 형성한다(S110).
도 5에는 베이스 필름(10) 일면에 도전 패턴(20)이 형성된 것이 도시되어 있으나, 도전 패턴(20)은 베이스 필름(10)의 타면에도 형성할 수 있다. 즉, 본 발명은 베이스 필름(10) 양면에 도전 패턴(20)을 형성하는 것을 포함할 수 있다.
도금합금층(50) 및 순도금층(60)은 도전 패턴(20)에 순금속을 도금함으로써 형성될 수 있다. 구체적으로 예를 들어 도금합금층(50) 및 순도금층(60)은 구리로 구성된 도전 패턴(20)에 주석 무전해 도금을 수행함으로써 형성된 구리와 주석으로 구성된 도금합금층(50) 및 주석으로 구성된 순도금층(60)일 수 있다. 더욱 구체적으로 예를 들어 도금합금층(50) 및 순도금층(60)은 주석 도금액에 구리 도전 패턴(20)을 침적시켜 무전해 도금을 수행하고 열처리를 통해 도금 두께 방향으로 합금비율을 확산시켜서 형성된 구리와 주석으로 구성된 도금합금층(50) 및 주석으로 구성된 순도금층(60)일 수 있다.
다음 도 4, 도 6 및 도 7을 참조하면, 순도금층 상에 레지스트를 형성하고, 이를 이용하여 순도금층을 식각한다(S120).
레지스트(80)는 형성된 순도금층(60)의 식각에 이용되는 것일 수 있다. 구체적으로 레지스트(80)는 형성된 순도금층(60)을 식각하여 순도금층 패턴을 형성하는데 이용되는 것으로 예를 들어, 부틸, 에폭시, 우레탄, 비닐, 에스테르 및 페놀 등의 합성수지를 선택적으로 합성한 잉크(ink) 또는 페이스트(paste)일 수 있다. 이러한 레지스트(80)는 스크린(screen) 인쇄 후 경화시키는 방법으로 형성될 수 있다.
순도금층(60)을 식각하여 순도금층 패턴을 형성하는 것은 예를 들어, 순도금층(60)을 염산계 또는 황산계를 포함하는 산성액을 이용하여 소프트 애칭(soft etching)함으로써 순도금층 패턴을 형성하는 것일 수 있다. 이 때, 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법에 의할 경우, 도 7에 도시된 바와 같이 도전 패턴(20)의 테스트 패드 영역(40) 및 아우터리드 영역(34)상에 형성된 도금합금층(50)이 노출되도록 순도금층(60)을 소프트 에칭하는 것일 수 있다.
식각 공정이 수행된 후, 레지스트(80)를 제거(예를 들어, 약 40℃ 내지 70℃ 온도의 온수로 레지스트를 제거)하고 보호층(70)을 형성하면, 도 2에 도시된 것과 같은 연성 회로 기판을 제조할 수 있다.
본 실시예에서 레지스트(80)는 에칭 레지스트로 사용된 것이 예시되어 있으나, 레지스트(80)는 도금 레지스트일 수 있다. 즉, 레지스트(80)가 도금 레지스트일 경우 도전 패턴(20) 상에 도금합금층(50)을 형성하고, 도전 패턴(20)의 아우터리드 영역(34) 및 테스트 패드 영역(40) 상에 레지스트(80)를 형성하고, 레지스 트(80)가 미형성된 도전 패턴(20)의 이너리드 영역(32) 및 리드 영역(36)상에 순도금층(60)을 형성한 후, 레지스트(80)를 제거하는 것일 수 있다.
다음 도 4 및 도 8을 참조하여 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법에 대해 설명한다.
도 8은 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법의 경우 베이스 필름의 일면에 도전 패턴을 형성하고(S100), 도전 패턴 상에 도금합금층 및 순도금층을 형성하는 것(S110)은 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법과 동일하다.
다음 도 8을 참조하면, 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법은 순도금층상에 먼저 보호층을 형성하고, 도전 패턴의 이너리드 영역 상에 레지스트를 형성한다. 그리고, 형성된 보호층 및 레지스트를 이용하여 순도금층을 식각한다(S120).
즉, 본 발명의 일 실시예에 따른 제조 방법의 경우, 순도금층(60)상에 레지스트(80)를 먼저 형성하고 이를 이용하여 순도금층(60)을 식각한 뒤 보호층(70)을 형성하나, 본 발명의 다른 실시예에 따른 제조 방법의 경우 보호층(70)을 먼저 형성하고 뒤 이어 레지스트(80)를 형성한 후, 이 둘을 이용하여 순도금층(60)을 식각하는데 차이가 있다.
기타 다른 부분에 대한 설명은 본 발명의 일 실시예에 따른 연성 회로 기판 의 제조 방법과 동일한 바 중복된 설명은 생략한다.
한편, 본 발명의 또 다른 실시예로서, 도전 패턴을 형성한 후 도전 패턴상에 먼저 보호층을 형성하고 도금을 실시하여 이너리드, 아우터리드 및 테스트패드의 도전 패턴상에 도금합금층 및 순도금층을 형성한 후 순도금층 패턴을 형성할 수 있다. 즉, 본 발명의 또 다른 실시예에서는 보호층 아래에 형성되는 도금층을 생략할 수 있다.
앞에서는 도 2에 도시된 본 발명의 일 실시예에 따른 연성 회로 기판을 제조하기위한 방법들을 설명하였으나, 도 3에 도시된 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조방법들 역시 앞서 설명한 방법으로 당업자가 충분히 유추가능한바 그에 대한 자세한 설명을 생략한다.
다음 도 9를 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지에 대해 설명한다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 9를 참조하면 반도체 패키지는 본 발명의 일 실시예에 따른 연성 회로 기판 및 반도체 칩(100)을 포함한다.
반도체 칩(100)은 순도금층(60)이 형성된 도전 패턴(20)의 이너리드 영역(32) 상에 실장될 수 있다. 도 9에서는 반도체 칩(100)을 플립칩(flip chip)방식으로 실장한 것을 도시하였으나, 본 발명의 권리범위는 이에 한정되지 않는다.
도 9에 도시된 도전 패턴(20)의 테스트 패드 영역(40)은 반도체 칩(100)을 실장한 후, 반도체 칩(100)을 포함한 제품 테스트 수행이 완료되면 절단되어 제거 될 수 있다. 또한, 앞서 설명한 바와 같이 도전 패턴(20)의 아우터리드 영역(34) 상에는 구동용 인쇄회로기판(미도시) 및 화면 표시부(미도시)가 실장될 수 있다.
이와 같이 도전 패턴(20)의 테스트 패드 영역(40)상에 순도금층(60)이 형성되지 않을 경우 반도체 칩(100)을 포함한 제품 테스트 과정 등에서 발생할 수 있는 도금층 파손에 의한 결함을 예방할 수 있다.
도 9에는 본 발명의 일 실시예에 따른 연성 회로 기판 상에 반도체 칩(100)이 실장된 것이 도시되어 있으나, 반도체 칩(100)은 도 3에 도시된 것과 같은 본 발명의 다른 실시예에 따른 연성 회로 기판 상에 실장될 수도 있다. 즉, 본 발명의 다른 실시예에 다른 반도체 패키지의 경우 본 발명의 다른 실시예에 따른 연성 회로 기판 및 반도체 칩(100)을 포함할 수 있다.
다음 도 7 및 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 설명한다.
먼저 도 7과 같이 본 발명의 실시예들에 따른 연성 회로 기판을 준비한다.
그리고 도 9와 같이 연성 회로 기판 상에 형성된 레지스트(80)를 제거한 후, 도전 패턴(20)의 이너리드 영역(32)에 반도체 칩(100)을 실장한다.
도 7에는 본 발명의 일 실시예에 따른 연성 회로 기판이 도시되어 있으나, 앞서 설명한 모든 연성 회로 기판의 제조 방법 실시예들로부터 동일한 본 발명의 반도체 패키지의 제조 방법 실시예들을 유추할 수 있음은 본 기술분야의 당업자에게 당연한바 자세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 연성 회로 기판의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ′선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 연성 회로 기판의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 순서도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 8은 본 발명의 다른 실시예에 따른 연성 회로 기판의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 베이스 필름 20: 도전 패턴
30: 배선 영역 32: 이너리드 영역
34: 아우터리드 영역 40: 테스트 패드 영역
50: 도금합금층 60: 순도금층
70: 보호층 80: 레지스트
100: 반도체 칩 36: 리드 영역
S100~S120: 연성 회로 기판의 제조 방법

Claims (12)

  1. 베이스 필름의 일면 또는 양면에 도전 패턴이 형성되고, 상기 도전 패턴 전면 상에 도금층이 형성되어 있는 연성 회로 기판에 있어서,
    상기 도전 패턴은 테스트 패드 영역을 포함하고,
    상기 도금층은 상기 도전 패턴 성분과 도금 성분이 혼합된 도금합금층 및 도금 성분으로만 형성된 순도금층을 포함하되,
    상기 테스트 패드 영역 상에는 상기 순도금층이 미형성된 연성 회로 기판.
  2. 제 1항에 있어서,
    상기 도금합금층의 두께는 0.05㎛ ~ 0.4㎛이고, 상기 순도금층의 두께는 0.05㎛ ~ 0.3㎛인 연성 회로 기판.
  3. 제 2항에 있어서,
    상기 도전 패턴은 구리를 포함하고, 도금합금층은 구리(Cu)와 주석(Sn)으로 구성된 도금합금층을 포함하고, 상기 순도금층은 순수 주석으로 구성된 순도금층을 포함하는 연성 회로 기판.
  4. 제 1항 내지 제 3항 중 어느 한 항의 연성 회로기판; 및
    상기 연성 회로 기판 상에 실장된 반도체 칩을 포함하는 반도체 패키지.
  5. 베이스 필름의 일면 또는 양면에 테스트 패드 영역, 아우터리드 영역, 리드 영역 및 이너리드 영역을 포함하는 도전 패턴을 형성하고,
    상기 도전 패턴 상에 도금합금층 및 순도금층을 포함하는 도금층을 형성하고,
    상기 도전 패턴의 일부 영역에 에칭 레지스트를 형성하고,
    상기 에칭 레지스트가 미형성된 나머지 영역의 상기 순도금층을 식각하고,
    상기 에칭 레지스트를 제거하는 것을 포함하는 연성 회로 기판의 제조 방법.
  6. 제 5항에 있어서,
    상기 순도금층을 식각하는 것은 염산계 또는 황산계를 포함하는 산성액을 분사하여 식각하는 것을 포함하는 연성 회로 기판의 제조 방법.
  7. 베이스 필름의 일면 또는 양면에 테스트 패드 영역, 아우터리드 영역, 리드 영역 및 이너리드 영역을 포함하는 도전 패턴을 형성하고,
    상기 도전 패턴 상에 도금합금층을 형성하고,
    상기 도전 패턴의 일부 영역에 도금 레지스트를 형성하고,
    상기 도금 레지스트가 미형성된 나머지 영역의 도금합금층 상에 순도금층을 형성하고,
    상기 도금 레지스트를 제거하는 것을 포함하는 연성 회로 기판의 제조 방법.
  8. 제 5항 또는 제 7항에 있어서,
    상기 도금합금층은 상기 도전 패턴에 도금을 실시한 후 열처리를 통해 형성하는 연성 회로 기판의 제조 방법.
  9. 제 5항 또는 제 7항에 있어서,
    상기 에칭 레지스트 또는 도금 레지스트를 형성하는 것은 상기 에칭 레지스트 또는 도금 레지스트를 형성하기 전에 상기 리드 영역에 솔더 레지스트를 형성하고,
    상기 솔더레지스트 상에는 상기 에칭레지스트 또는 도금 레지스트를 미형성하는 것을 포함하는 연성 회로 기판의 제조 방법.
  10. 제 5항 또는 제 7항에 있어서,
    상기 레지스트는 부틸, 에폭시, 페놀, 비닐, 에스테르 중 적어도 하나의 물질을 포함하며,
    상기 에칭 레지스트 또는 도금 레지스트를 형성하는 것은 인쇄방식으로 형성하는 것을 포함하는 연성 회로 기판의 제조 방법.
  11. 제 5항 또는 제 7항에 있어서,
    상기 에칭 레지스트 또는 도금 레지스트를 제거하는 것은 40℃ 내지 100℃의 온수를 상기 레지스트에 분사하여 제거하는 것을 포함하는 연성 회로 기판의 제조 방법.
  12. 제 5항 내지 제 7항 중 어느 한 항의 제조 방법에 따른 연성 회로 기판을 준비하고,
    상기 연성 회로 기판의 상기 이너리드 영역에 반도체 칩을 실장하는 것을 포함하는 반도체 패키지의 제조 방법.
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