KR20040026257A - 반도체용 회로기판 - Google Patents

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    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors

Abstract

본 발명에 따른 반도체용 회로기판은, 베이스 기판과; 상기 베이스 기판 상에 형성되어 반도체 칩이 접속되어지는 소정 패턴으로 형성된 인너 리이드; 및 상기 인너 리이드와 접속되고, 각 단부에 패드가 형성되며, 상기 패드들 중에는 적어도 하나의 전기적 검사가 수행될 수 있는 테스트 패드를 구비하는 아우터 리이드;를 포함하며, 상기 테스트 패드는 상기 아우트 리드로부터 연장되어 형성된다.

Description

반도체용 회로기판{Circuit substrate for semiconductor}
본 발명은 반도체용 회로기판에 관한 것으로서, 보다 상세하게는 전기적 검사를 위해 테스트 패드의 식별이 용이한 반도체용 회로기판에 관한 것이다.
최근 휴대폰, 노트북, PDA와 같은 휴대용 제품 등에 사용되는 LCD 관련 분야에서는 점차 고성능화, 소형화, 고밀도의 반도체 패키지가 요구되고 있다. 즉, 더욱 미세한 피치를 갖는 회로기판에 대한 요구가 증가하여, COF(Chip On Film)와 같은 패키지가 그 대안으로 떠오르고 있다. COF란 반도체 칩을 직접 장착할 수 있는얇은 필름형태의 회로기판에 칩을 직접 실장한 것으로, 기존의 TCP(Tape Carrier Package)보다 더욱 얇은 필름을 사용할 수 있고 리드간 피치를 더욱 조밀하게 설계할 수 있는 것이 특징이다.
상기한 회로기판에는 반도체 칩이 장착되는데, 반도체 칩이 장착된 이후에는 전기적 검사, 예컨대 오프/쇼트 검사, 접속저항 검사 등이 필요하다. 그러나, 회로 패턴이 미세해지면서 전기적 특성을 검사하기가 점점 복잡하고 난해해지고 있다.
도 1에는 종래의 반도체용 회로기판의 일예에 대한 평면도가 도시되어 있다.
도면을 참조하면, 반도체용 회로기판(10)은 베이스 기판(11) 상에 반도체 칩(미도시)이 접속될 수 있도록 소정 패턴으로 인너 리이드(13, inner lead)가 형성되어 있고, 상기 베이스 기판(11)의 외측에는 소정 패턴으로 단부에 패드를 가지는 아우터 리이드(14, outer lead)가 형성되어 있다. 상기 인너 리이드(13)와 아우터 리이드(14)는 상호 접속되어 있으며, 상기 인너 리이드(13)는 범프 등을 매개로 반도체 칩과 접속됨으로써, 반도체 칩으로부터 아우터 리이드(14)로 연속적인 연결이 이루어질 수 있다. 상기 아우터 리이드(14)의 각 단부에 형성된 패드(15)는 LCD 또는 인쇄회로기판(PCB)등과 접속되어진다. 그리고, 상기 아우터 리이드(14)의 패드(15)들 중에는 전기적 검사, 예컨대 오프/쇼트 검사, 접속저항 검사를 위한 테스트 패드(16)들이 포함되어 있다.
그런데, 도시된 바와 같이, 아우터 리이드의 패드(15)들은 각각 유사한 형태를 가지므로 테스트 패드(16)들을 식별하기가 힘든 점이 있다. 따라서, 반도체 칩이 장착된 회로기판(10)에 대한 전기적 검사를 위해 많은 시간과 비용이 소모되므로 비효율적인 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위한 것으로서, 아우터 리이드의 패드들중 테스트 패드들을 식별할 수 있는 식별 수단을 구비함으로써, 전기적 검사를 용이하게 할 수 있는 반도체용 회로기판을 제공하는데 그 목적이 있다.
도 1은 종래에 있어서, 반도체용 회로기판의 일예를 도시한 평면도.
도 2는 본 발명의 일 실시예에 따른 반도체용 회로기판을 도시한 평면도.
도 3은 본 발명의 다른 실시예에 따른 반도체용 회로기판을 도시한 평면도.
〈도면의 주요 부호에 대한 간단한 설명〉
21..베이스 기판23..인너 리이드
24..아우터 리이드25..아우터 리이드의 패드
26..테스트 패드27,31..식별 수단
상기의 목적을 달성하기 위한 본 발명의 일 특징에 따른 반도체용 회로기판은, 베이스 기판과; 상기 베이스 기판 상에 형성되어 반도체 칩이 접속되어지는 소정 패턴으로 형성된 인너 리이드; 및 상기 인너 리이드와 접속되고, 각 단부에 패드가 형성되며, 상기 패드들 중에는 적어도 하나의 전기적 검사가 수행될 수 있는 테스트 패드를 구비하는 아우터 리이드;를 포함하며, 상기 테스트 패드는 상기 아우트 리드로부터 연장되어 형성된다.
본 발명의 다른 특징에 따른 반도체용 회로기판은, 베이스 기판과; 상기 베이스 기판 상에 형성되어 반도체 칩이 접속되어지는 소정 패턴으로 형성된 인너 리이드와; 상기 인너 리이드와 접속되고, 각 단부에 패드가 형성되며, 상기 패드들 중에는 적어도 하나의 전기적 검사가 수행될 수 있는 테스트 패드가 구비된 아우터 리이드; 및 상기 테스트 패드측에 마련되어 상기 테스트 패드를 용이하게 식별할 수 있게 하는 식별 수단;을 포함한다.
이하 첨부된 도면을 참조하여, 바람직한 실시예에 따른 본 발명을 상세히 설명하기로 한다.
도 2에는 본 발명의 일 실시예에 따른 반도체용 회로기판에 대한 평면도가 도시되어 있다.
도면을 참조하면, 반도체용 회로기판(20)은 베이스 기판(21)을 구비한다. 상기 베이스 기판(21)은 폴리머 소재인 얇은 필름으로 이루어질 수 있다.
상기 베이스 기판(21) 상에는 미도시된 반도체 칩이 접속될 수 있는 소정 피치로 형성된 인너 리이드(23)가 형성되어 있다. 상기 인너 리이드(23)는 범프 등을 매개로 반도체 칩과 접속되어진다.
그리고, 상기 베이스 기판(21)의 외측에는 아우터 리이드(24)가 소정 패턴으로 형성되어 있다. 상기 아우터 리이드(24)의 단부에는 LCD 또는 인쇄회로기판 등과 접속되는 패드(25)가 각각 형성되어 있다. 상기 아우터 리이드의 패드(25)들은 크기가 다른 여러 가지 형태를 이루고 있으며, 각 열을 따라서는 동일한 크기의 형상을 가지고 있다. 상기 인너 리이드(23)와 아우터 리이드(24)는 상호 접속이 되어 있으므로, 궁극적으로 반도체 칩으로부터 아우터 리이드(24)로 연속적인 연결이 이루어지게 된다.
상기 아우터 리이드의 패드(25)들 중에는 전기적 검사, 예컨대 오프/쇼트 검사, 접속저항 검사를 위한 테스트 패드(26)들이 포함되어 있다.
본 발명의 특징에 따르면, 테스트 패드(26)들에는 식별 수단(27)이 마련되어 있다.
상기 식별 수단(27)은 테스트 패드(26)들로부터 외측으로 연장되어 베이스 기판(21)의 가장자리에 소정 형상으로 형성된 연장부(28)로 이루어져 있다. 상기연장부(28)를 통하여 상기 테스트 패드(26)들의 위치가 쉽게 식별될 수 있다. 상기한 연장부(28)의 형상은 도시된 것에 한정되지 않고, 여러 가지 형상이 가능하다.
상기한 식별 수단(27)에 통하여, 탐침 등에 의해 수작업이나 자동으로 테스트 패드(26)에 대한 검사를 용이하게 수행할 수 있게 된다. 한편, 상기 식별 수단(27)이 구비된 상기 테스트 패드(26)들의 위치는 예시적인 것으로서, 여기에 반드시 한정되지는 않고, 제품에 따라 달라질 수 있다.
상기 베이스 기판(21) 상에 인너 리이드(23), 아우터 리이드(24), 아우터 리이드의 패드(25)들, 및 식별수단(27)인 연장부(28)가 형성되는 과정을 살펴보면 다음과 같다. 먼저, 베이스 기판(21)의 상부에 구리층을 형성하고, 형성된 구리층에 대해 소정의 패턴을 가지는 마스크(미도시)를 씌운 상태에서 에칭액을 분사함으로써, 인너 리이드(23), 아우터 리이드(24), 및 아우터 리이드의 패드(25)들이 소정의 패턴으로 형성될 수 있다.
또한, 상기 식별 수단(27)의 패턴도, 마스크의 패턴 설계시 포함시킴으로써, 인너 리이드(23), 아우터 리이드(24), 및 아우터 리이드의 패드(25)들과 함께 형성시킬 수 있다. 이에 따라 추가적인 공정이 요구되지 않게 되어 보다 효율적인 장점이 있다.
한편, 상기의 형성과정은 전술한 바에 한정되지 않는데, 통상의 에칭방법인 포토레지스터를 도포하고 이를 노광 및 현상하여 에칭액을 분사함으로써 소정의 패턴으로 형성시킬 수도 있다.
도 3에는 본 발명의 다른 실시예에 따른 반도체용 회로기판에 대한 평면도가도시되어 있다. 앞서 도시한 도면에서와 동일한 참조번호는 동일한 기능을 하는 동일한 부재를 나타낸다.
도면을 참조하면, 본 실시예에 따른 반도체 회로기판(30)은 전술한 실시예에서의 반도체 회로기판(20)과 마찬가지로, 베이스 기판(21)상에 반도체 칩이 접속될 수 있는 소정 피치로 형성된 인너 리이드(23)가 형성되어 있고, 상기 베이스 기판(21)의 외측에는 아우터 리이드(24)가 소정 패턴으로 형성되어 있다. 상기 아우터 리이드(24)의 단부에는 LCD 또는 인쇄회로기판 등과 접속되는 패드(25)가 각각 형성되어 있다. 상기 아우터 리이드의 패드(25)들 중에는 전기적 검사를 위한 테스트 패드(26)들이 포함되어 있으며, 상기 테스트 패드(26)들에는 본 발명의 특징에 따른 식별 수단(31)이 구비되어 있다.
상기 식별 수단(31)은 테스트 패드(26)들을 표시하기 위하여 ㄷ 자 형상을 가지는 표식(32)이 테스트 패드(26)들의 범위를 나타내며 베이스 기판(21)의 가장자리에 형성되어 있다.
상기와 같이 형성된 식별 수단(31)에 의해 테스트 패드(26)들의 위치를 쉽게 알 수 있게 된다. 한편, 상기 테스트 패드(26)들의 위치는 예시적인 것으로서, 여기에 반드시 한정되지는 않는다.
그리고, 상기 식별 수단(31)은 전술한 표식(32)에 한정되지 않고, ◀ ▶, ◁ ▷, 〔 〕, 〈 〉, 《 》, ││, ← → 같은 표식들 중 어느 하나로 이루어질 수 있다.
상기한 식별 수단(31)은 테스트 패드(26)들의 범위를 설정함으로써, 테스트패드(26)들의 위치를 용이하게 식별할 수 있게 하며, 이를 통하여 탐침 등에 의해 수작업이나 자동으로 테스트 패드(26)들에 대한 검사를 용이하게 수행할 수 있다.
상기 식별 수단(31)의 형성은 전술한 실시예에서와 마찬가지로, 인너 리이드(23), 아우터 리이드(24), 및 아우터 리이드의 패드(25)들을 형성할 때 함께 이루어지거나, 별도로 이루어질 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체용 회로기판은, 테스트 패드들에 식별 수단을 구비함으로써, 테스트 패드들을 용이하게 식별할 수 있어 전기적 검사의 효율을 높일 수 있는 효과가 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (2)

  1. 베이스 기판과;
    상기 베이스 기판 상에 형성되어 반도체 칩이 접속되어지는 소정 패턴으로 형성된 인너 리이드; 및
    상기 인너 리이드와 접속되고, 각 단부에 패드가 형성되며, 상기 패드들 중에는 적어도 하나의 전기적 검사가 수행될 수 있는 테스트 패드를 구비하는 아우터 리이드;를 포함하며,
    상기 테스트 패드는 상기 아우트 리드로부터 연장되어 형성된 것을 특징으로 하는 반도체용 회로기판.
  2. 베이스 기판과;
    상기 베이스 기판 상에 형성되어 반도체 칩이 접속되어지는 소정 패턴으로 형성된 인너 리이드와;
    상기 인너 리이드와 접속되고, 각 단부에 패드가 형성되며, 상기 패드들 중에는 적어도 하나의 전기적 검사가 수행될 수 있는 테스트 패드가 구비된 아우터 리이드; 및
    상기 테스트 패드측에 마련되어 상기 테스트 패드를 용이하게 식별할 수 있게 하는 식별 수단;을 포함하여 된 것을 특징으로 하는 반도체용 회로기판.
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