KR20040110531A - 도금 인입선이 단축된 패키지 기판 및 그 제조방법 - Google Patents

Abstract

본 발명은 도금 인입선이 단축된 패키지 기판 및 그 제조방법에 관한 것으로, a) 베이스 기판 상에 형성된 회로 패턴; b) 상기 회로 패턴으로 인출되며, 그 인출되는 길이가 최소가 되도록 하는 상기 베이스 기판 상의 지점으로부터 상기 베이스 기판의 외측으로 인출되는 도금 인입선; 및 c) 상기 도금 인입선에 도금용 전원을 인가하기 위한 도금용 단자를 포함하며, 상기 패키지 기판은, 동도금층 상부에 드라이필름을 적층하는 단계; 상기 드라이 필름을 현상하는 단계; 상기 드라이필름이 적층된 부분 이외의 부분의 동박을 식각에 의해 제거하여 도금 인입선이 동도금층을 포함하는 패키지 기판 내부로부터 기판 외부로 인출되도록 회로 패턴을 형성하는 단계; 상기 회로 패턴된 기판 상부에 솔더 레지스트를 도포하는 단계; 상기 도포된 솔더 레지스트를 노광, 현상 및 건조시키는 단계; 상기 솔더 레지스트가 도포된 부분 이외의 부분에 상기 도금 인입선을 통해 전해 금도금하는 단계; 및 상기 도금 인입선을 절단하는 단계를 포함한다.

Description

도금 인입선이 단축된 패키지 기판 및 그 제조방법{A package substrate for reducing the plating lead line, and its manufacturing method}

본 발명은 도금 인입선이 단축된 패키지 기판 및 그 제조방법에 관한 것으로, 보다 구체적으로, 볼 그리드 어레이(Ball Grad Array, 이하 'BGA'이라고 함) 및 CSP(Chip Scale Package) 등의 패키지 기판(Package Substrate)의 전해 금도금에 있어서, 패키지 기판의 반도체칩이 실장되는 와이어 본딩 패드와 솔더볼 패드(solder ball pad)를 형성시, 도금 인입선을 단축시킨 패키지 기판 및 그 제조방법에 관한 것이다.

최근 집적회로가 경박단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)수는 오히려 증가되고 있다. 소형 패키지용 캐리어 상에 많은 리드를 설치하는 문제를 해결하는 방법 중 하나가 핀 그리드 어레이(Pin Grid Array; PGA)로 이루어진 캐리어를 갖도록 하는 것이다. 그러나, PGA 캐리어는 소형 캐리어상의 많은 리드를 설치할 수 있지만 핀 또는 리드가 취약하여 쉽게 부러지거나 혹은 고밀도 집적에 한계가 있다.

이러한 PGA에 따른 결점을 보완하기 위해 최근 BGA 패키지 기판의 사용이 일반화되고 있는데, 이와 같은 BGA 패키지 기판이 사용되는 것은 핀(pin)보다 미세한 솔더볼(solder ball)을 사용함으로써 기판의 고밀도화가 용이하기 때문이며, 대부분 반도체칩을 실장하는 패키지 기판으로서 사용되고 있다.

이와 같은 종래 BGA 패키지 기판을 간략하게 설명하면, 도 1에 도시된 바와 같이, 종래의 핀(pin) 대신 솔더볼(solder ball)(8)이 형성되는 구조를 갖는다. 즉 CCL(Copper Clad Laminate; 동박적층판)(4)에 통상의 사진식각 공정을 통하여 내층회로를 형성하고, 다수 CCL(4)을 가압하여 적층하며, 내층회로를 도통시키기 위한 비아홀(2)을 가공하여 동도금(3) 작업으로 비아홀(2)을 도통하며, 이후, 상기 적층된 외측 CCL(4)에 반도체칩이 접속되는 본드 핑거(bond finger)(1)를 갖는 외층회로(6)를 사진식각 공정을 통하여 형성하며, 상기 외층회로(6)와 함께 솔더볼 패드(7)를 형성하고, 다음에 솔더볼(8) 접속 및 솔더마스크(solder mask)(5)를 형성하게 된다.

이때, 상기 반도체칩이 접속되는 본드 핑거(1)와 솔더볼(8)이 접속되는 패드(7)의 전기적인 접속상태를 향상시키기 위한 도금작업을 수행할 경우 금도금 인입선(Plating Lead Line)을 형성하는데, 각각의 솔더볼(8)이 접속되는 패드(7)에 개별적인 각각의 금도금 인입선(미도시)을 연결하고 동시에, 상기 패드(7)와 접속되고 비아홀(2)을 통하여 본드 핑거(1)에 연결하게 된다.

도 2는 종래 기술에 따라 도금된 패키지 기판의 평면도로서, 솔더볼 패드(8)에 도금 인입선(9)이 형성되어 있다. 여기서, 도금 인입선(9)이 형성되는 부분은 도 1의 A에 해당한다. 실질적으로, 이러한 도금 인입선에 의해 회로의 고밀도화가 제한을 받게 된다.

한편, 상기 외층회로(6)가 구성된 CCL(4)에는 집적회로 칩이 실장되어 도선으로서 상기 외층회로(6)와 연결되고, 그 상측으로 충진재가 도포되어 외부 환경으로부터 보호되며, 따라서 BGA 패키지 기판(10)의 경우에는 PGA 기판과 달리 핀에 의해 주회로 기판과 연결되는 것이 아니라 CCL(4)의 패드(7)에 솔더볼(8)이 형성되어 주회로 기판과 도통되며, 이런 이유로 BGA는 PGA보다 소형화가 용이하고, 결국 기판(10)의 고밀도화가 가능해진다.

그러나, 이와 같은 종래 패키지 기판(10)에 있어서는, 현재 회로의 고밀도화 및 이를 사용하는 장치의 소형화로 상기 BGA 패키지 기판의 솔더볼(solder ball)(8) 피치(pitch)(솔더볼 간의 간격)가 극히 미세하게 되고, 동시에 반도체칩이 실장되는 본드 핑거(1) 주변의 회로 고밀도화로 본드 핑거(1)와 패드(7)의 금도금 작업을 수행하기 위한 금도금 인입선의 고밀도화가 어렵다는 문제가 제기되고 있다.

이러한 도금 인입선을 제거 또는 최소화하려는 노력은 오래전부터 시도되어 왔으며, 즉, 무전해 공법을 적용하여 도금 인입선없이 표면처리를 시도하였으나, 약품상의 문제로 인하여 상용화되지 못하고 있다. 또한, 무전해 공법 다음에 나온 공법으로 에치백(ETCHBACK) 공법이 일부 제품에서 상용화되어 사용중이다.

이하, 도 3a 내지 3j를 참조하여 종래 에치백 공정에 따른 패키지 기판의 제조방법에 대해 설명한다.

먼저, 베이스 기판인 CCL(11+12)에 복수의 도통홀(13)을 가공하고(도 3a 참조), 이후, 상기 베이스 기판의 표면과 상기 도통홀 내벽을 동도금(14)한다(도 3b 참조). 여기서, 상기 CCL(11+12)은 절연재(11) 및 이 절연재(11)의 상부 및 하부면에 형성된 동박(12)을 포함한다. 실질적으로는, 상기 CCL에 기계적 드릴을 사용하여 다수의 비아홀(13)을 형성한 후에 동도금(14)을 실시한다.

이후, 패키지 기판 제품에 회로를 형성하기 위해 베이스 기판인 CCL에 제1 드라이필름(15)을 코팅, 노광 및 현상하여 회로를 형성(Patterning)한다(도 3c 참조).

다음에, 상기 제1 드라이필름(15)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성한다(Pattern Etching). 이때 향후의 금도금이 진행될 시에 사용되는 도금 인입선이 동일 방법으로 동시에 형성된다. 여기서 도면부호 16은 노출된 동이 식각된 부위를 나타낸다(도 3d 참조).

다음에, 상기와 같은 식각 이후에 식각 레지스트로 사용한 제1 드라이필름(15)을 박리액을 사용하여 제거한다(도 3e 참조).

다음에, 솔더 레지스트(PSR)(17)를 도포하고, 이를 노광 및 현상시킨 후에, 이를 건조시킨다(도 3f 참조).

다음에, 제거되어야할 도금 인입선에 금도금되는 것을 방지하기 위하여 제2 드라이필름(18)을 코팅, 노광 및 현상 후(도 3g 참조), 기형성된 도금 인입선을 통해 전류를 인가하면서, 상기 도금 인입선을 통해 와이어 본딩 패드와 솔더볼 패드에 금도금(19)을 한다. 이때의 도금은 전해 금도금(Ni-Au Plating)으로서, 도금되는 금의 두께는 통상적으로 0.01∼1.5㎛ 정도이다(도 3h 참조).

다음에, 금도금 레지스트로 사용된 제2 드라이필름(18)을 박리한 후(도 3i 참조), 노출된 도금 인입선을 알카리 에칭액을 사용하여 에칭시켜 도금 인입선을제거한다(도 3j 참조).

또한, 도 4a 내지 도 4h를 참조하여 종래 기술에 따라 도금 인입선에 의해 금도금되는 패키지 기판의 또 다른 제조방법에 대해 설명한다.

도 4a 내지 도 4f는 전술한 도 3a 내지 도 3f와 동일한 공정으로 진행되므로, 도 4g의 이전 단계는 전술한 도 3a 내지 도 3f를 참조하기로 하고, 상세한 설명은 생략한다.

도 4g에서, 기형성된 도금 인입선을 통해 전류를 인가하면서, 상기 도금 인입선을 통해 와이어 본딩 패드와 솔더볼 패드에 금도금(19)을 한다. 이때의 도금은 전해 금도금(Ni-Au Plating)으로서, 도금되는 금의 두께는 통상적으로 0.01∼1.5㎛ 정도이다.

이후, 펀칭 또는 라우팅(Punching or Routing Process)을 사용하여 상기 도금 인입선을 절단하게 된다(도 4h 참조). 여기서, 도면부호 20은 펀칭 또는 라우팅이 진행되는 부분이다. 즉, 상기 전해 금도금 완료 후에 도금 인입선을 절단하게 된다.

그러나 이러한 상기 종래 에치백 공정은 공정이 복잡하고 공정 단가가 높으며, 금도금 표면을 알카리 에칭액으로 공격하여 와이어 본딩성이 떨어지는 단점을 갖고 있다. 또한, 종래 도금 인입선 절단 공정에서 보는 바와 같이 이러한 제품은 도금 인입선을 한곳에 집중시켜 절단함으로 인하여 도금 인입선이 패키지 기판에 잔류하게 되어 전기신호 전달시 노이즈(Noise)를 유발하게 되어 제품의 전기적 특성(Electrical Performance)을 저하시키는 문제를 갖고 있다.

이에 본 발명에서는 전술한 문제점들을 해결하고자, 패키지 기판 제품의 회로배선 밀집도를 향상시킬 수 있도록 도금 인입선을 와이어 본딩 패드에서 바로 앞으로 인출함으로써 제품 설계의 자유도를 향상시키는 패키지 기판 및 그 제조방법을 제공하기 위한 것이다.

본 발명의 다른 목적은 전기적인 특성을 향상시키기 위하여 도금 인입선을 최단거리로 인출하여 도금 후 전체적으로 절단하기 때문에 노이즈 발생을 억제할 수 있는 패키지 기판 및 그 제조방법을 제공하기 위한 것이다.

본 발명의 또 다른 목적은 마스킹 공정 등의 추가적인 공정을 포함하기 때문에 일반적으로 공정 단가가 높은 인입선 절단 공정을 생략함으로써, 비용 절감 및 기판의 신뢰성을 향상시킬 수 있는 패키지 기판 및 그 제조방법을 제공하기 위한 것이다.

도 1은 종래 기술에 따른 BGA 패키지 기판을 예시하는 도면이고,

도 2는 종래 기술에 따른 도금 인입선에 의해 도금된 패키지 기판의 평면도이며,

도 3a 내지 도 3j는 각각 종래 기술에 따른 도금 인입선에 의해 도금되는 패키지 기판의 제조 공정을 나타내는 도면들이고,

도 4a 내지 도 4h는 각각 종래 기술에 따른 도금 인입선에 의해 도금되는 패키지 기판의 또 다른 제조 공정을 나타내는 도면들이며,

도 5는 본 발명에 따른 도금 인입선이 단축한 패키지 기판의 평면도이고,

도 6a 내지 도 6h는 본 발명의 일실시예에 따른 도금 인입선이 단축된 패키지 기판의 제조 공정을 나타낸다.

※ 도면의 주요부분에 대한 부호의 설명 ※

11, 31: CCL의 절연재 12, 32: CCL의 동박

13, 33: 비아홀 14, 34: 제1 도금층(동도금층)

15, 35: 제1 드라이필름 17, 37: 솔더 레지스트

18: 제2 드라이필름 19, 39: 금도금층

21: 도금 인입선 22: 와이어 본딩 패드

23: 솔더볼 패드 24: 도금용 단자

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 도금 인입선이 단축된 패키지 기판은, a) 베이스 기판 상에 형성된 회로 패턴; b) 상기 회로 패턴으로 인출되며, 그 인출되는 길이가 최소가 되도록 하는 상기 베이스 기판 상의 지점으로부터 상기 베이스 기판의 외측으로 인출되는 도금 인입선; 및 c) 상기 도금 인입선에 도금용 전원을 인가하기 위한 도금용 단자를 포함하는 것을 특징으로 한다.

여기서, 회로간의 전기적인 접속을 위하여 상기 베이스 기판 상의 소정 부분에 도금되어 있는 동도금층을 포함하는 것을 특징으로 한다.

여기서, 상기 동도금층 상부의 소정 부분에 도금 인입선에 의해 전해 도금된 와이어 본딩 패드가 형성된 것을 특징으로 한다.

또한, 상기 동도금층 상부의 소정 부분에 도금 인입선에 의해 전해 도금된 솔더볼 패드가 형성된 것을 특징으로 한다.

한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 도금 인입선이 단축된 패키지 기판의 제조방법은, 도금 인입선이 동도금층을 포함하는 패키지 기판 내부로부터 기판 외부로 인출되도록 회로 패턴을 형성하는 단계; 상기 도금 인입선에 의해 상기 동도금층을 전해 금도금하는 단계; 및 상기 도금 인입선을 절단하는 단계를 포함하여 이루어진다.

여기서, 상기 회로 패턴을 형성하는 단계는, 상기 동도금층 상부에 드라이필름을 적층하는 단계; 상기 드라이 필름을 현상하는 단계; 및 상기 드라이필름이 적층된 부분 이외의 부분의 동박을 식각에 의해 제거하여 회로 및 도금 인입선을 형성하는 단계를 포함하는 것을 특징으로 한다.

여기서, 상기 전해 금도금하는 단계는, 상기 회로 패턴된 기판 상부에 솔더 레지스트를 도포하는 단계; 상기 도포된 솔더 레지스트를 노광, 현상 및 건조시키는 단계; 및 상기 솔더 레지스트가 도포된 부분 이외의 부분에 전해 금도금하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 전해 금도금 층의 두께는 0.01∼1.5㎛인 것이 바람직하다.

결국, 본 발명에 따르면, 도금 인입선을 최단거리로 인출하도록 소정의 위치에 도금 인입선을 설계하여 전해 도금 후, 상기 도금 인입선 부분을 전체적으로 절단함으로써, 패키지 기판 제품의 회로배선 밀집도 및 전기적인 신뢰성을 향상시킬 수 있고, 도금 인입선을 최소화시킴으로써 노이즈의 발생을 억제할 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 도금 인입선이 단축된 패키지 기판 및 그 제조방법에 대해 구체적으로 설명한다.

기판 제조 공정시 도금 인입선은 절단해 주어야 한다. 도금 인입선이 그대로 방치되면, 제품 전체가 쇼트 상태로 유지되기 때문에 제품의 전기검사가 불가능하게 된다. 이러한 도금 인입선 절단 방법의 하나로 기판 제작 과정 중에서 펀칭 또는 라우팅 공정(Punching or Routing Process)을 사용하여 도금 인입선을 삭제하게 되는데, 이러한 방법은 공정이 간단하며 전기적인 신뢰성도 높일 수 있는 방법이다.

도 5는 본 발명의 일실시예에 따라 도금 인입선이 설계된 패키지 기판을 도시하고 있다. 도시된 바와 같이, 중심부에 설계된 도금 인입선(21)에 도금용 전원을 인가하기 위한 도금용 단자(24)가 형성되어 있고, 상기 도금 인입선(21)으로부터 와이어 본딩 패드(22) 및 솔더볼 패드(23)로 도금 인입선(21)이 인출되어 전해 도금한 후, 상기 도금 인입선 "B" 부분을 전체적으로 절단하게 된다. 와이어 본딩 패드(22)와 솔더볼 패드(23)가 전기적 연결상태를 유지하며 중앙부의 도금 인입선 "B"은 절단됨으로서, 잔류하게 되는 도금 인입선을 현저하게 감소시킬 수 있다. 이하, 상세한 설명은 도 6a 내지 도 6h를 참조하여 설명한다.

도 6a 내지 도 6h는 본 발명의 일실시예에 따른 도금 인입선이 단축된 패키지 기판의 제조 공정을 나타내는 도면들로서, 본 발명에 따른 도금 인입선이 단축된 패키지 기판 및 그 제조방법은 다음과 같다.

먼저, 도 6a 및 도 6b를 참조하면, 동 적층판(31+32)인 베이스 기판 상에 복수의 도통홀을 가공하고(33), 상기 베이스 기판의 표면과 상기 도통홀 내벽을 동도금(34)한다.

구체적으로, 패키지 기판은 다수의 CCL(31+32)이 적층되는 다층 기판으로 구성되는데, 상기 CCL(31+32)은 에폭시로 된 기판에 도전성 접착제로서 동박이 일체로 접합되어 보통 동박 적층판이라 하며, 도면부호 31은 절연재이며, 도면부호 32는 상기 절연재(31)의 상부 및 하부에 적층된 동박이다. 상기 CCL(31+32)에는 필름 식각 공정을 통하여 내층회로를 형성하고, 이때 상기 내층회로는 대개 접지 패턴 또는 신호처리 패턴으로 구성된다. 상기 비아홀(33)은 회로를 전기적으로 통하도록 형성되며, 비아홀(33)이 형성되면, 회로를 전기적으로 연결하기 위해 동도금 작업을 통하여 비아홀(33)의 내부를 도통시키는 동도금층(34)을 형성하게 된다.

다음으로, 도 6c 및 도 6d를 참조하면, 패키지 기판 제품에 회로를 형성하기 위해 베이스 기판에 드라이필름(35)을 코팅, 노광 및 현상하여 회로를 형성(Patterning)한다. 이후, 상기 드라이필름(35)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성한다. 여기서 도면부호 36은 상기 동박이 제거된 상태를 나타내고 있다.

상기 식각 공정은, 크게 식각 레지스트로 사용되는 드라이필름을 동박 위에 도포하는 필름 접합(코팅) 단계, 상기 식각 레지스트의 일부 영역을 블로킹한 상태에서 광을 조사(노광)하여 경화하는 단계, 상기 식각 레지스트에 현상액을 작용하여 미경화된 식각 레지스트를 제거(현상)하는 단계로 회로를 형성한 후, 첨가제를 작용하여 식각 레지스트가 제거된 영역의 동박을 식각하는 박리작업으로 이루어진다.

이때 향후의 금도금이 진행될 시에 사용되는 도금 인입선이 동일 방법으로 동시에 형성된다. 기호 "B"로 표시된 부분이 도금 인입선이 형성되는 부분으로 이는 와이어 본딩 패드에서 최단거리로 인출하여 전해 금도금 후 상기 도금 인입선 "B"를 전체적으로 절단하게 된다.

즉, 도금 인입선의 설계는 와이어 본딩 패드에서 바로 앞으로 인출함으로써, 종래의 제품의 도금 인입선 설계시 제품의 유닛 밖으로 도금 인입선을 인출하려면 동일한 볼 패드 내에 지나갈 수 있는 회로의 한계를 극복할 수 있는 것으로, 제품 설계의 자유도를 향상시킬 수 있다.

도 6e를 참조하면, 상기와 같은 식각 이후 식각 레지스트로 사용한 상기 드라이필름(35)을 박리액을 사용하여 제거한다.

이후, 도 6f를 참조하면, 전해 금도금해야 할 와이어 본딩 패드, 솔더볼 패드 부위만 노출되도록 기판에 솔더 레지스트(37)를 도포하고, 이를 노광 및 현상시킨 후에, 이를 건조시킨다.

다음에, 도 6g를 참조하면, 기형성된 도금 인입선을 통해 전류를 인가하면서, 상기 도금 인입선을 통해 와이어 본딩 패드와 솔더볼 패드에 금도금(39)을 한다. 이때의 도금은 전해 금도금(Ni-Au Plating)으로서, 도금되는 금의 두께는 통상적으로 0.01∼1.5㎛ 정도이다.

구체적으로, 반도체칩 등이 실장되는 패키지 기판을 표면 처리(Metal Finishing)하기 위해서 전해 금도금(Electrolytic Au Plating)이 주로 적용되고 있다. 그 이유는 신뢰성(Reliability)적인 측면에서 전해 금도금이 무전해 금도금(Electroless Au Plating)에 비해 우수하기 때문이다. 하지만, 종래에는 전해 금도금을 하기 위해서 전술한 바와 같이 도금 인입선을 제품에 삽입하여 설계한 후, 잔존한 도금 인입선으로 인해 회로 밀집도(Line Density)가 떨어져 고밀집도의 회로 제품 제조시에는 문제가 되었다.

이후, 도 6h를 참조하면, 펀칭 또는 라우팅 공정을 통해 상기 도금 인입선 "B"를 절단하여 삭제한다. 종래의 도금 인입선 절단 공정은 전체 도금 인입선의 약 10%만은 제거할 수 있었기 때문에, 제품에 남아 있는 잔여 도금 인입선으로 인해 노이즈에 대해 취약한 구조를 가지고 있었다. 그러나, 본 발명에 따른 도금 인입선 절단은 전체 도금 인입선의 약 80%를 제거할 수 있기 때문에 제품의 전기적인 신뢰성을 상당 부분 개선할 수 있게 된다.

이와 같이, 본 발명은 경박단소 및 고밀도의 집적회로 형태로 급속적인 기술 개발이 이루어지고 있는 BGA 및 CSP 등의 패키지 기판의 전해 금도금 시에, 도금 인입선을 와이어 본딩 패드 바로 앞에서 인출하여, 도금 후 도금 인입선을 전체적으로 절단해 내기 때문에 회로 설계 자유도가 향상되며, 제품에 치명적인 손상을 가져오는 신호 노이즈를 발생을 방지함으로써 패키지 기판의 전기적인 특성을 향상시킬 수 있다.

이상에서 설명한 것은 본 발명에 따른 도금 인입선이 단축된 패키지 기판 및그 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.

상술한 바와 같이, 본 발명에 따르면, 도금 인입선을 최단거리로 인출함으로써, 회로 설계 자유도(유연성)를 향상시킬 수 있다.

또한, 본 발명에 따르면, 도금 인입선을 최단거리로 인출한 후 전체적으로 절단해 냄으로써, 신호 노이즈 발생을 방지하여 패키지 기판의 전기적 특성을 향상시킬 수 있다.

또한, 본 발명에 따르면, 공정 단가가 높은 도금 인입선 절단 공정을 줄임으로써 코스트 절감 효과를 가져올 수 있다.

Claims (8)

1. a) 베이스 기판 상에 형성된 회로 패턴;

   b) 상기 회로 패턴으로 인출되며, 그 인출되는 길이가 최소가 되도록 하는 상기 베이스 기판 상의 지점으로부터 상기 베이스 기판의 외측으로 인출되는 도금 인입선; 및

   c) 상기 도금 인입선에 도금용 전원을 인가하기 위한 도금용 단자;

   를 포함하는 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판.
2. 제1항에 있어서,

   회로간의 전기적인 접속을 위하여 상기 베이스 기판 상의 소정 부분에 도금되어 있는 동도금층을 포함하는 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판.
3. 제2항에 있어서,

   상기 동도금층 상부의 소정 부분에 도금 인입선에 의해 전해 도금된 와이어 본딩 패드가 형성된 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판.
4. 제2항에 있어서,

   상기 동도금층 상부의 소정 부분에 도금 인입선에 의해 전해 도금된 솔더볼패드가 형성된 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판.
5. 도금 인입선이 동도금층을 포함하는 패키지 기판 내부로부터 기판 외부로 인출되도록 회로 패턴을 형성하는 단계;

   상기 도금 인입선에 의해 상기 동도금층을 전해 금도금하는 단계; 및

   상기 도금 인입선을 절단하는 단계를 포함하는 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판의 제조방법.
6. 제5항에 있어서,

   상기 회로 패턴을 형성하는 단계는,

   상기 동도금층 상부에 드라이필름을 적층하는 단계;

   상기 드라이 필름을 현상하는 단계; 및

   상기 드라이필름이 적층된 부분 이외의 부분의 동박을 식각에 의해 제거하여 회로 및 도금 인입선을 형성하는 단계를 포함하는 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판의 제조방법.
7. 제5항에 있어서,

   상기 전해 금도금하는 단계는,

   상기 회로 패턴된 기판 상부에 솔더 레지스트를 도포하는 단계;

   상기 도포된 솔더 레지스트를 노광, 현상 및 건조시키는 단계; 및

   상기 솔더 레지스트가 도포된 부분 이외의 부분에 전해 금도금하는 단계를 포함하는 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판의 제조방법.
8. 제5항에 있어서,

   상기 전해 금도금 층의 두께는 0.01∼1.5㎛인 것을 특징으로 하는 도금 인입선이 단축된 패키지 기판의 제조방법.