KR20200025543A - 패키지 볼을 갖는 반도체 패키지를 포함하는 전자 소자 - Google Patents

패키지 볼을 갖는 반도체 패키지를 포함하는 전자 소자 Download PDF

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KR20200025543A
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Abstract

본 발명의 전자 소자는 상면 및 하면을 포함하고, 상기 상면에 형성된 상면 패드를 포함하는 보드 기판; 상기 보드 기판의 상기 상면 패드에 패키지 볼의 일단부가 전기적으로 연결되고, 상기 패키지 볼을 통해 목표 임피던스를 갖는 전기 신호가 전달되는 반도체 패키지; 및 상기 보드 기판 내에 상기 상면 패드와 전기적으로 연결되고, 상기 패키지 볼로 인한 상기 목표 임피던스의 미스매치를 보상하는 임피던스 매칭용 회로 요소를 포함한다.

Description

패키지 볼을 갖는 반도체 패키지를 포함하는 전자 소자{electronic device including semiconductor package having package ball}
본 발명의 기술적 사상은 반도체 패키지를 포함하는 전자 소자에 관한 것으로서, 보다 상세하게는 패키지 볼을 갖는 반도체 패키지를 포함하는 전자 소자에 관한 것이다.
고속 통신은 전기 신호가 빠르기 때문에 임피던스 미스매칭(mis matching)에 민감하게 반응한다. 고속 통신은 임피던스 미스매칭에 의해 전기 신호의 손실이 크게 발생함과 아울러 전기 신호 품질(signal integrity)도 낮아지고 있다. 고속 통신에 대비하여, 보드 기판에 실장된 반도체 패키지를 포함하는 전자 소자의 회로 설계를 전체적으로 변경할 필요가 있다.
본 발명의 기술적 사상이 해결하려는 과제는 임피던스 미스매칭을 최소화하거나 채널들간의 신호 지연을 감소시켜 전기 신호 품질을 향상시킬 수 있는 반도체 패키지를 포함하는 전자 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자는 상면 및 하면을 포함하고, 상기 상면에 형성된 상면 패드를 포함하는 보드 기판; 상기 보드 기판의 상기 상면 패드에 패키지 볼의 일단부가 전기적으로 연결되고, 상기 패키지 볼을 통해 목표 임피던스를 갖는 전기 신호가 전달되는 반도체 패키지; 및 상기 보드 기판 내에 상기 상면 패드와 전기적으로 연결되고, 상기 패키지 볼로 인한 상기 목표 임피던스의 미스매치를 보상하는 임피던스 매칭용 회로 요소를 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 소자는 상면 및 하면을 포함하고, 상기 상면에 형성된 상면 패드를 포함하는 보드 기판; 상기 보드 기판의 상기 상면 패드의 일단부에 패키지 볼의 일단부가 전기적으로 연결되고, 상기 패키지 볼의 타단부는 패키지 기판에 형성된 패키지 도전 라인에 연결되고, 상기 패키지 볼을 통해 목표 임피던스를 갖는 전기 신호가 전달되는 반도체 패키지; 상기 패키지 볼의 하부의 상기 보드 기판 내에 상기 상면 패드의 일단부와 전기적으로 연결되고, 상기 패키지 볼로 인한 상기 목표 임피던스의 미스매치를 보상하는 임피던스 매칭용 보드 비아; 및 상기 보드 기판 내에 형성되고 상기 임피던스 매칭용 보드 비아와 전기적으로 연결된 보드 도전 라인을 포함한다.
본 발명의 기술적 사상의 일 실시예에 의한 전자 소자는 상면 및 하면을 포함하고, 상기 상면에 형성된 상면 패드를 포함하는 보드 기판; 상기 보드 기판의 상기 상면 패드의 일단부에 패키지 볼의 일단부가 전기적으로 연결되고, 상기 패키지 볼의 타단부는 패키지 기판에 형성된 패키지 도전 라인에 연결되고, 상기 패키지 볼을 통해 목표 임피던스를 갖는 전기 신호가 전달되는 반도체 패키지; 상기 패키지 볼의 하부의 상기 보드 기판 내에 상기 상면 패드의 일단부와 전기적으로 연결 연결되고, 상기 패키지 볼로 인한 상기 목표 임피던스의 미스매치를 보상하는 임피던스 매칭용 나선형 인덕터; 및 상기 보드 기판 내에 형성되고 상기 임피던스 매칭용 나선형 인덕터와 전기적으로 연결된 보드 도전 라인을 포함한다.
본 발명의 전자 소자는 보드 기판 내에 패키지 볼로 인한 전기 신호의 임피던스를 보상하기 위한 임피던스 매칭용 회로 요소, 예컨대 보드 비아나 나선형 인덕터를 포함한다. 이에 따라, 본 발명의 전자 소자는 보드 기판 상에 탑재된 반도체 패키지의 패키지 볼로 인한 임피던스 미스매칭을 감소시켜 신호 손실을 줄일 수 있다.
결과적으로, 본 발명의 전자 소자는 패키지 볼을 통과하는 전기 신호 품질을 향상시킬 수 있다. 아울러서, 임피던스 매칭용 회로 요소, 예컨대 보드 비아나 나선형 인덕터는 채널들간의 신호 지연도 줄일 수 있어 전기 신호 품질을 더욱 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
도 2는 도 1의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
도 3은 도 2와의 비교를 위한 비교예의 패키지 볼의 상하에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
도 4 및 도 5는 도 1의 전자 소자의 임피던스 매칭을 설명하기 위한 도면들일 수 있다.
도 6은 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 평면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
도 8은 도 7의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
도 10은 도 9의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
도 11은 도 10의 중간 패드의 둘레에 형성된 나선형 인덕터를 도시한 평면도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
도 13은 도 12의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 평면도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
도 16a 내지 도 16d는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 특성 파라미터를 설명하기 위하여 도시한 도면들이다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 S 파라미터를 도시한 도면들이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 임피던스 변화량을 설명하기 위하여 도시한 도면이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 TDR 결과를 도시한 도면이다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 적용 예로써 솔리드 스테이트 드라이브 장치를 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 본 발명의 실시예들은 어느 하나로만 구현될 수도 있고, 또한, 이하의 실시예들은 하나 이상을 조합하여 구현될 수도 있다. 따라서, 본 발명의 기술적 사상을 하나의 실시예에 국한하여 해석되지는 않는다. 첨부 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물중 적어도 일부의 비례는 과장될 수도 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
구체적으로, 전자 소자(10)는 보드 기판(102), 패키지 볼(108, 208)을 포함하는 반도체 패키지(100, 200) 및 패키지 볼(108, 208)로 인한 임피던스 미스매칭을 보상하기 위한 임피던스 매칭용 회로 요소(IM1, IM1-1)를 포함할 수 있다.
도 1에서는 편의상 보드 기판(102) 상에 두개의 반도체 패키지(100, 200)가 도시되어 있으나, 이는 편의상 제시한 것이다. 보드 기판(102) 상에는 2개 이상의 복수개의 반도체 패키지(100, 200)가 탑재될 수 있으며, 반도체 패키지(100, 200) 이외에 다양한 소자, 예컨대 수동 소자나 능동 소자들이 더 탑재될 수도 있다.
반도체 패키지(100, 200)는 볼 그리드 어레이형(ball grid array) 패키지일 수 있다. 본 발명은 볼 그리드 어레이형(ball grid array) 패키지뿐만 아니라 패키지 볼(108, 208)을 포함하는 다양한 형태의 패키지에도 적용할 수 있다.
보드 기판(102)은 상면(102a) 및 하면(102b)을 포함할 수 있다. 보드 기판(102)은 인쇄 회로 기판(Printed circuit Board)일 수 있다. 보드 기판(102)은 일면 인쇄 회로 기판(one-sided Printed Circuit Board) 또는 양면 인쇄 회로 기판(double-sided Printed Circuit Board)일 수 있다. 보드 기판(102)은 멀티 레이어 인쇄 회로 기판(multi-layer Printed Circuit Board)일 수 있다.
보드 기판(102)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 보드 기판(102)은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
보드 기판(102)의 상면(102a) 및 하면(102b)에는 각각 상면 패드(104, 106) 및 하면 패드(116, 120)가 형성될 수 있다. 보드 기판(102)의 상면 패드(104, 106)에는 각각 패키지 볼(108, 208)의 일단부가 전기적으로 연결된 반도체 패키지(100, 200)가 연결될 수 있다. 패키지 볼(108, 208)을 통하여 목표 임피던스(target impedance), 예컨대 50옴(Ohm)을 갖는 전기 신호가 전달될 수 있다. 반도체 패키지(100, 200)은 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)로 분류할 수 있다.
제1 반도체 패키지(100) 및 제2 반도체 패키지(200)는 각각 패키지 기판(110, 210) 상에 형성된 제1 반도체 칩(112) 및 제2 반도체 칩(212)을 포함할 수 있다. 패키지 기판(110, 210)은 제1 패키지 기판(110) 및 제2 패키지 기판(210)을 포함할 수 있다. 패키지 기판(110, 210)은 보드 기판(102)과 같은 물질로 구성할 수 있다. 패키지 기판(110, 210)은 보드 기판(102)보다 두께가 낮을 수 있다.
패키지 기판(110, 210)의 하면에 형성된 패키지 볼(108, 208)은 패키지 기판(110, 210)의 중앙부나 외각부에 복수개 배열되어 형성될 수 있다. 패키지 기판(110, 210)의 하면 상에서 패키지 볼(108, 208)의 배열 형태는 다양할 수 있다. 패키지 볼(108, 208)은 패키지 범프나 패키지 접속 수단일 수 있다.
제1 반도체 칩(112) 및 제2 반도체 칩(212)은 서로 다른 기능을 하는 칩일 수 있다. 제1 반도체 패키지(100)는 메모리 칩을 제어하는 제어 칩을 포함할 수 있다. 제2 반도체 패키지(200)는 프로세서 칩이나 어플리케이션 프로세서 칩을 포함할 수 있다.
제1 반도체 패키지(100) 및 제2 반도체 패키지(200)의 패키지 기판 패드(109, 209)는 각각 보드 기판(102)의 패키지 볼(108, 208)에 부착될 수 있다. 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)는 각각 패키지 기판(110, 210)의 하부에 형성된 패키지 기판 패드(109, 209)를 통하여 보드 기판(102)의 패키지 볼(108, 208)과 전기적으로 연결될 수 있다.
보드 기판(102) 내에는 상면 패드(104, 106)와 전기적으로 연결되고 패키지 볼(108, 208)로 인한 임피던스 미스매칭을 보상하기 위한 임피던스 매칭용 회로 요소(IM1, IM1-1)가 형성되어 있다. 임피던스 매칭용 회로 요소(IM1, IM1-1)는 보드 비아(114, 122)일 수 있다. 보드 비아((114, 122)는 보드 기판(102) 내의 상면 패드(104, 106) 및 하면 패드(116, 120) 사이를 관통하는 관통 비아일 수 있다.
도 1에서는 편의상 임피던스 매칭용 회로 요소(IM1, IM1-1) 및 보드 비아(114, 122)를 두개의 패키지 볼(108, 208)의 하부에 형성한 것으로 도시하나, 2개 이상이나 모두의 패키지 볼(108, 208)에 임피던스 매칭용 회로 요소(IM1, IM1-1) 및 보드 비아(114, 122)를 형성할 수 도 있다.
보드 비아(114, 122)는 하면 패드(116, 120)의 일단부와 연결될 수 있다. 하면 패드 하면 패드(116, 120)의 타단부는 보드 기판에 형성된 보드 도전 라인(118)에 연결될 수 있다. 보드 도전 라인(118)을 통하여 보드 비아(114, 122) 및 하면 패드(116, 120)는 서로 연결될 수 있다. 보드 도전 라인(118)은 보드 트레이스(trace) 라인일 수 있다.
임피던스 매칭용 회로 요소(IM1, IM1-1)는 패키지 볼(108, 208)을 통과하는 전송 라인의 임피던스를 매칭하는 역할을 수행할 수 있다. 임피던스 매칭용 회로 요소(IM1, IM1-1)는 패키지 볼(108, 208)로 인한 목표 임피던스의 미스매치를 보상하는 역할을 수행할 수 있다. 임피던스 매칭은 전송 라인의 입력단과 출력단을 연결할 때 서로 다른 두 연결단의 임피던스차에 의한 반사를 줄이려는 수단일 수 있다. 임피던스 매칭용 회로 요소(IM1, IM1-1)는 전송 라인에 형성되는 임피던스 매칭 요소일 수 있다.
반도체 패키지(100, 200)에서, 패키지 볼(108, 208)을 통과하는 전기 신호는 커패시턴스를 줄이는데 한계가 있어 고속 통신에서는 임피던스가 낮아져 전기 신호 품질이 낮아질 수 있다. 임피던스 매칭용 회로 요소(IM1, IM1-1)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)의 패키지 기판 패드(109, 209)로부터 패키지 볼(108, 208), 보드 비아(114, 122) 및 하면 패드(116, 120)를 거쳐 전기 신호가 전송될 때, 패키지 볼(108, 208)로 인한 임피던스 저하를 보상하는 역할을 수행할 수 있다.
전자 소자(10)는 임피던스 매칭용 회로 요소(IM1, IM1-1)로써 보드 비아(114, 122)를 이용한다. 보드 비아(114, 122)의 길이는 크게 할 경우 임피던스를 증가시킬 수 있다. 보드 비아(114, 122)의 길이는 전자 소자(10)로부터 얻어지는 전기 신호 파형의 상승 시간(rising time)을 이용하여 조절될 수 있다. 임피던스 매칭 및 임피던스 보상에 대하여는 후에 보다더 자세히 설명한다.
전자 소자(10)에서 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)간에는 전기 신호를 주고 받을 수 있다. 도 1에서, 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)의 패키지 볼(108, 208)의 하부에 모두 임피던스 매칭용 회로 요소(IM1, IM1-1)를 도시하였다. 그러나, 전자 소자(10)의 패키지 설계상 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)중 어느 하나의 패키지의 하부에만 임피던스 매칭용 회로 요소((IM1, IM1-1)를 포함할 수도 있다.
또한, 이하의 설명에서 제1 반도체 패키지(100)의 패키지 볼(108)의 하부에 임피던스 매칭용 회로 요소(IM1)를 설명하더라도 제2 반도체 패키지(200)의 패키지 볼(208)의 하부에 임피던스 매칭용 회로 요소(IM1-1)에도 모두다 적용할 수 있다.
도 2는 도 1의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이고, 도 3은 도 2와의 비교를 위한 비교예의 패키지 볼의 상하에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
구체적으로, 도 2는 제1 반도체 패키지(도 1의 100)의 패키지 볼(108)의 상하부에 형성된 구성 요소들의 연결 관계를 설명하기 위한 도면이다. 도 2에서는 편의상 2개의 패키지 볼(108)을 도시하며, 패키지 볼(108)의 형태도 이상적으로 원통형으로 도시한다. 앞서 설명한 바와 같이 제2 반도체 패키지(도 1의 200)의 패키지 볼(도 1의 208)도 도 2와 동일하게 상하부에 구성 요소들이 형성될 수 있다.
도 2에 도시한 바와 같이 패키지 볼(108)의 상면에는 패키지 기판 패드(109)가 위치할 수 있다. 패키지 기판 패드(109)는 패키지 도전 라인(124)에 연결될 수 있다. 패키지 도전 라인(124)은 패키지 트레이스(trace)일 수 있다. 패키지 볼(108)의 하면에는 상면 패드(104)가 위치할 수 있다. 상면 패드(104)는 보드 기판(도 1의 202) 내에 위치하는 보드 비아(114)와 연결될 수 있다.
보드 비아(114)는 패키지 볼(108)을 통해 전달되는 전기 신호의 목표 임피던스, 예컨대 50옴의 미스매치를 보상하는 임피던스 매칭용 회로 요소(IM1)일 수 있다. 임피던스 매칭용 회로 요소(IM1)는 패키지 볼(108)을 중심으로 패키지 기판 패드(109)와 하면 패드(116) 사이의 전송 라인의 임피던스 매칭을 위한 구성 요소일 수 있다. 보드 비아(114)는 하면 패드(116)를 통하여 보드 도전 라인(118)에 연결될 수 있다.
도 3에 도시한 바와 같이 비교예에서는 패키지 볼(108)의 하부에 보드 비아(114) 및 임피던스 매칭용 회로 요소(IM1)가 위치하지 않는 것을 제외하고는 도 2와 동일할 수 있다. 도 3의 비교예는 패키지 볼(108)의 상하부에 위치하는 전송 라인에 패키지 볼(108)로 인한 전기 신호의 임피던스 매칭을 위한 구성 요소를 포함하지 않는 경우일 수 있다.
도 4 및 도 5는 도 1의 전자 소자의 임피던스 매칭을 설명하기 위한 도면들일 수 있다.
구체적으로, 도 4는 기판(ST) 상에 형성된 전송 라인(CL1, 또는 도전 패턴)의 특성 임피던스(Z0)를 설명하기 위하여 제시한 도면일 수 있다. 기판(ST)은 앞서 설명한 패키지 기판이나 보드 기판일 수 있다. 기판(ST)의 하부에는 그라운드 라인(CL2)이 위치할 수 있다. 기판(ST)은 비유전율(εr,상대 유전율)을 가질 수 있다. 전송 라인(CL1)의 폭 및 두께는 각각 w 및 t일 수 있다. 기판(ST)의 두께는 h일 수 있다.
도 4와 같은 구조의 전송 라인(CL1)은 각각 수학식 1 및 2와 같이 인덕턴스(L) 및 커패시턴스(C)를 가질 수 있다.
수학식 1: L(nH)
Figure pat00001
2 x ln(5.98h/(0.8w + t))
수학식 2: C(pF)
Figure pat00002
(0.264 x (εr +1.41))/ln(5.98h/(0.8w + t))
아울러서, 도 4와 같은 구조의 전송 라인(CL1)은 각각 수학식 3에 의해 특성 임피던스(Z0)를 가질 수 있다.
수학식 4: Z0 =31.6 x √L(nh)/C(pF))
수학식 4를 통해 전송 라인(CL1)의 특성 임피던스(Z0)는 인덕턴스에 비례하고, 커패시턴스에는 반비례하는 것을 알 수 있다.
아울러서, 전송 라인(CL1)의 인덕턴스(L)는 수학식 5를 가질 수 있다.
수학식 5: L = μ x ((h x trle)/(w)), 여기서 μ 는 투자율이고, trle는 전송 라인(CL1)의 길이일 수 있다.
수학식 5를 통해 전송 라인(CL1)의 특성 임피던스는 전송 라인의 길이에 비례함을 알 수 있다.
도 5는 두개의 도전 패턴(또는 도전 라인, CL3, CL4) 사이의 커패시턴스를 설명하기 위한 도면일 수 있다. 두개의 도전 패턴(CL3, CL4)에는 각각 Q+ 및 Q-의 전하가 인가될 수 있고, 두개의 도전 패턴(CL3, CL4)에는 전압(V)이 인가될 수 있다.
두개의 도전 패턴(CL3, CL4) 사이의 간격은 d이고, 도전 패턴(CL3, CL4)의 폭은 w일 수 있고, 도전 패턴(CL3, CL4)의 표면적은 A일 수 있다. 두개의 도전 패턴(CL3, CL4) 사이에는 진공 유전율(ε0 )을 가질 수 있다.
두개의 도전 패턴(CL3, CL4) 사이의 커패시턴스(C)는 수학식 6을 가질 수 있다.
수학식 6: C = ε0 x (A/d)
수학식 6을 통해 커패시턴스는 도전 패턴(CL3, CL4)의 면적에 비례하고, 도전 패턴들(CL3, CL4) 사이의 간격에 반비례함을 알 수 있다.
앞서 설명한 도 1의 전자 소자(10)는 반도체 패키지들(100, 200)로부터 패키지 볼(108, 208)로 전기 신호가 통과할 때, 패키지 볼(108, 208)로 인해 임피던스 미스매치가 발생한다. 이를 해결하기 위해서는 패키지 볼(108, 208)의 커패시턴스를 줄이거나 인덕턴스를 증가시켜야 한다. 패키지 볼(108, 208)의 커패시턴스를 줄이기는 패키지 설계상 어려우므로 인덕턴스를 증가시켜야 한다.
인덕턴스를 증가시키기 위해서는 전송 라인(CL1)의 길이를 증가시킬 필요가 있다. 이를 위해, 본 발명에서는 패키지 볼(108, 208)의 하부에 패키지 볼(108, 208)로 인한 전기 신호의 임피던스 미스매칭을 보상하기 위한 임피던스 매칭용 회로 요소(도 1의 IM1, IM1-11), 예컨대 보드 비아를 형성한다. 임피던스 매칭용 회로 요소로써 앞서 보드 비아(114, 122)를 설명하였지만 후술하는 바와 같이 인덕턴스를 증가시키기 위해 나선형 인덕터를 이용할 수도 있다.
도 6은 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 평면도이다.
구체적으로, 전자 소자(10)는 보드 기판(102) 상에 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)가 탑재되어 있다. 제1 반도체 패키지(100)는 제1 패키지 기판(110) 상에 제1 반도체 칩(112)이 탑재될 수 있다. 제2 반도체 패키지(200)는 제2 패키지 기판(210) 상에 제2 반도체 칩(212)이 탑재될 수 있다.
제1 반도체 패키지(100)와 제2 반도체 패키지(200) 사이는 호스트 인터페이스(HIF)를 통해 연결될 수 있다. 호스트 인터페이스(HIF)는 다양한 표준, 예컨대 PATA(parallel advanced technology attachment) 표준, SATA(serial advanced technology attachment) 표준, SCSI 표준, PCIe(PCI Express) 표준, UFS(Universal Frame System) 표준, USB(Universal Serial Bus) 표준, 또는 Thunderbolt 표준이 이용될 수 있다.
상기 SATA 표준은 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. 상기 PCIe 표준은 PCIe 1.0뿐만 아니라, PCIe 2.0, PCIe 2.1, PCIe 3.0, PCIe 4.0 등 모든 PCIe 계열 표준을 포괄한다. SCSI 표준은 병렬 SCSI, 시리얼 결합 SA-SCSI(SAS), iSCSI 등 모든 SCSI 계열 표준을 포괄한다.
앞서 설명한 전자 소자(10)의 패키지 볼(108, 208), 임피던스 매칭용 회로 요소(IM1, IM1-1)로써의 보드 비아(114, 122), 보드 도전 라인(118) 등은 호스트 인터페이스(HIF)에 포함되는 구성 요소일 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
구체적으로, 전자 소자(20)는 도 1의 전자 소자(10)와 비교할 때 임피던스 매칭용 회로 요소(IM2, IM2-1)로써 보드 비아(114a, 122a)를 제외하고는 동일할 수 있다. 도 7에서, 도 1과 동일한 내용은 간단히 설명하거나 생략한다.
전자 소자(20)는 보드 기판(102)의 중간에 중간 패드(116a, 120a)가 형성되어 있다. 중간 패드(116a, 120a)는 보드 기판(102)의 상면(102a)으로부터 하면(102b) 방향으로 일정한 깊이로 형성되어 있다. 상면 패드(104, 106)와 중간 패드(116a, 120a) 사이에는 임피던스 매칭용 회로 요소(IM2, IM2-1)로써 보드 비아(114a, 122a)가 형성되어 있다.
중간 패드(116a, 120a)의 일단부는 보드 비아(114a, 122a)와 연결되어 있다. 중간 패드(116a, 120a)의 타단부는 보드 기판(102)에 형성된 보드 도전 라인(118a)에 연결되어 있다. 보드 비아(114a, 122a)는 보드 기판(102)의 내부에 형성된 내부 비아일 수 있다. 보드 도전 라인(118a)은 보드 기판(102)의 내부에 형성된 내부 보드 도전 라인일 수 있다. 보드 비아(114a, 122a)의 길이는 전자 소자(20)로부터 얻어지는 전기 신호 파형의 상승 시간을 이용하여 조절될 수 있다.
도 8은 도 7의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
구체적으로, 도 8은 도 7의 제1 반도체 패키지(도 7의 100)의 패키지 볼(108)의 상하부에 형성된 구성 요소들의 연결 관계를 설명하기 위한 도면이다.
도 8에 도시한 바와 같이 패키지 볼(108)의 상면에는 패키지 기판 패드(109)가 위치할 수 있다. 패키지 기판 패드(109)는 패키지 도전 라인(124)에 연결될 수 있다. 패키지 도전 라인(124)은 패키지 트레이스(trace)일 수 있다. 패키지 볼(108)의 하면에는 상면 패드(104)가 위치할 수 있다. 상면 패드(104)는 보드 기판(도 7의 202) 내에 위치하는 보드 비아(114a)와 연결될 수 있다.
보드 비아(114a)는 패키지 볼(108)을 통해 전달되는 전기 신호의 임피던스를 보상하는 임피던스 매칭용 회로 요소(IM2)일 수 있다. 임피던스 매칭용 회로 요소(IM2)는 패키지 볼(108)을 중심으로 패키지 기판 패드(109)와 중간 패드(116a) 사이의 전송 라인의 임피던스 매칭을 위한 구성 요소일 수 있다. 보드 비아(114a)는 중간 패드(116a)를 통하여 보드 도전 라인(118a)에 연결될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
구체적으로, 전자 소자(30)는 도 1의 전자 소자(10)와 비교할 때 임피던스 매칭용 회로 요소(IM3, IM3-1)로써 나선형 인덕터(126, 128)를 형성한 것을 제외하고는 동일할 수 있다. 도 9에서, 도 1과 동일한 내용은 간단히 설명하거나 생략한다.
전자 소자(30)는 보드 기판(102)의 중간에 중간 패드(116b, 120b)가 형성되어 있다. 중간 패드(116b, 120b)는 보드 기판(102)의 상면(102a)으로부터 하면(102b) 방향으로 일정한 깊이로 형성되어 있다. 상면 패드(104, 106)와 중간 패드(116b, 120b) 사이에는 보드 비아(114b, 122b)가 형성되어 있다. 중간 패드(116b, 120b)의 둘레에는 임피던스 매칭용 회로 요소(IM3, IM3-1)로써 나선형 인덕터(126, 128)가 형성되어 있다.
중간 패드(116b, 120b)의 일단부는 보드 비아(114b, 122b)와 연결되어 있다. 중간 패드(116b, 120b)의 타단부는 보드 기판(102)에 형성된 보드 도전 라인(118b)에 연결되어 있다. 보드 비아(114b, 122b)는 보드 기판(102)의 내부에 형성된 내부 비아일 수 있다. 보드 도전 라인(118b)은 보드 기판(102)의 내부에 형성된 내부 보드 도전 라인일 수 있다. 나선형 인덕터(126, 128)의 권선수는 전자 소자(30)로부터 얻어지는 전기 신호 파형의 상승 시간(rising time)을 이용하여 조절될 수 있다.
도 10은 도 9의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이고, 도 11은 도 10의 중간 패드의 둘레에 형성된 나선형 인덕터를 도시한 평면도이다.
구체적으로, 도 10 및 도 11은 도 9의 제1 반도체 패키지(도 9의 100)의 패키지 볼(108)의 상하부에 형성된 구성 요소들의 연결 관계를 설명하기 위한 도면이다.
도 10에 도시한 바와 같이 패키지 볼(108)의 상면에는 패키지 기판 패드(109)가 위치할 수 있다. 패키지 기판 패드(109)는 패키지 도전 라인(124)에 연결될 수 있다. 패키지 도전 라인(124)은 패키지 트레이스(trace)일 수 있다. 패키지 볼(108)의 하면에는 상면 패드(104)가 위치할 수 있다. 상면 패드(104)는 보드 기판(도 9의 102) 내에 위치하는 보드 비아(114b)와 연결될 수 있다.
보드 비아(114b)의 하부에는 중간 패드(116b)가 형성될 수 있다. 중간 패드(116b)의 둘레에는 나선형 인덕터(126)가 형성될 수 있다. 나선형 인덕터(126)는 중간 패드(116b)의 둘레에 형성되는 나선형 도전층(126L)을 포함할 수 있다. 나선형 인덕터(126)를 구성하는 나선형 도전층(126L)의 권선수는 전자 소자(30)로부터 얻어지는 전기 신호 파형의 상승 시간(rising time)을 이용하여 조절될 수 있다.
나선형 인덕터(126)는 패키지 볼(108)을 통해 전달되는 전기 신호의 임피던스 미스매치를 보상하는 임피던스 매칭용 회로 요소(IM3)일 수 있다. 임피던스 매칭용 회로 요소(IM3)는 패키지 볼(108)을 중심으로 패키지 기판 패드(109)와 중간 패드(116b) 사이의 전송 라인의 임피던스 매칭을 위한 구성 요소일 수 있다. 나선형 인덕터(126)는 보드 도전 라인(118b)에 연결될 수 있다. 나선형 도전층(126L)의 일단부는 중간 패드(116b)에 연결되고, 타단부는 보드 도전 라인(118b)에 연결되어 있다,
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
구체적으로, 전자 소자(40)는 도 1의 전자 소자(10)와 비교할 때 임피던스 매칭용 회로 요소(IM4, IM4-1)로써 나선형 인덕터(126a, 128a)를 더 형성한 것을 제외하고는 동일할 수 있다. 도 12에서, 도 1과 동일한 내용은 간단히 설명하거나 생략한다.
전자 소자(40)는 보드 기판(102)의 하부에 하면 패드(116, 120)가 형성되어 있다. 상면 패드(104, 106)와 하면 패드(116, 120) 사이에는 임피던스 매칭용 회로 요소(IM1, IM1-1)로써 보드 비아(114, 122)가 형성되어 있다. 하면 패드(116, 120)의 둘레에는 임피던스 매칭용 회로 요소(IM4, IM4-1)로써 나선형 인덕터(126a, 128a)가 형성되어 있다.
하면 패드(116, 120)의 일단부는 보드 비아(114, 122)와 연결되어 있다. 하면 패드(116, 120)의 타단부는 보드 기판(102)에 형성된 보드 도전 라인(118)에 연결되어 있다. 보드 비아(114, 122)는 보드 기판(102)에 형성된 관통 비아일 수 있다. 나선형 인덕터(126a, 128a)의 권선수는 전자 소자(40)로부터 얻어지는 전기 신호 파형의 상승 시간(rising time)을 이용하여 조절될 수 있다.
도 13은 도 12의 전자 소자의 패키지 볼의 상하부에 형성된 구성 요소들의 연결 관계를 도시한 사시도이다.
구체적으로, 도 13은 도 12의 제1 반도체 패키지(100)의 패키지 볼(108)의 상하부에 형성된 구성 요소들의 연결 관계를 설명하기 위한 도면이다. 도 13에 도시한 바와 같이 패키지 볼(108)의 상면에는 패키지 기판 패드(109)가 위치할 수 있다. 패키지 기판 패드(109)는 패키지 도전 라인(124)에 연결될 수 있다. 상면 패드(104)는 보드 기판(도 12의 102) 내에 위치하는 보드 비아(114)와 연결될 수 있다.
보드 비아(114)의 하부에는 하면 패드(116)가 형성될 수 있다. 하면 패드(116)의 둘레에는 나선형 인덕터(126)가 설치될 수 있다. 나선형 인덕터(126)는 하면 패드(116)의 둘레에 형성되는 나선형 도전층(126L)을 포함할 수 있다. 나선형 인덕터(126)를 구성하는 나선형 도전층(126L)의 권선수는 전자 소자(40)로부터 얻어지는 전기 신호 파형의 상승 시간(rising time)을 이용하여 조절될 수 있다.
나선형 인덕터(126)는 패키지 볼(108)을 통해 전달되는 전기 신호의 임피던스 매스매치를 보상하기 위한 임피던스 매칭용 회로 요소(IM4)일 수 있다. 임피던스 매칭용 회로 요소(IM4)는 패키지 볼(108)을 중심으로 패키지 기판 패드(109)와 하면 패드(116) 사이의 전송 라인의 임피던스 매칭을 위한 구성 요소일 수 있다. 나선형 인덕터(126)는 보드 도전 라인(118)에 연결될 수 있다. 나선형 도전층(126L)의 일단부는 하면 패드(116)에 연결되고, 타단부는 보드 도전 라인(118)에 연결되어 있다,
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 평면도이다.
구체적으로, 전자 소자(60)는 보드 기판(102) 상에 제1 반도체 패키지(100a) 및 제2 반도체 패키지(200a)가 탑재되어 있다. 제1 반도체 패키지(100a)는 제1 패키지 기판(110a) 상에 제1 메모리 반도체 칩(112a), 제2 메모리 반도체 칩(112b) 및 제1 메모리 반도체 칩(112a)과 제2 메모리 반도체 칩(112b)을 제어하는 메모리 제어칩(112c)이 탑재될 수 있다.
제1 반도체 패키지(100a)는 패키지 모듈일 수 있다. 제2 반도체 패키지(200a)도 메인 제어칩(212a) 이외에 다른 칩이 실장된 패키지 모듈일 수 있다. 제2 반도체 패키지(200a)는 제2 패키지 기판(210a) 상에 메인 제어칩(212a)이 탑재될 수 있다.
제1 반도체 패키지(100a)의 메모리 제어칩(112c)과 제2 반도체 패키지(200a) 의 메인 제어칩(212a) 사이는 호스트 인터페이스(HIF)를 통해 연결될 수 있다. 호스트 인터 페이스(HIF)는 표준 방식에 대하여는 도 6에서 설명한 바와 같을 수 있다.
전자 소자(60)는 앞서 설명한 패키지 볼(108, 208), 임피던스 매칭용 회로 요소(IM1, IM2, IM3, IM4, IM1-1, IM1-1, IM2-1, IM3-1, IM4-1)로써의 도전 비아(114, 114a, 114b), 나선형 인덕터(126, 126a), 보드 도전 라인(118, 118a, 118b) 등은 호스트 인터페이스(HIF)에 연결되는 구성 요소일 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자를 도시한 요부 단면도이다.
구체적으로, 전자 소자(70)는 도 1의 전자 소자와 비교할 때 반도체 패키지들(100, 200) 사이의 채널들간의 신호 지연을 감소시킬 수 있게 서로 다른 길이의 보드 비아(14a, 114b, 114c, 114d)를 갖는 것을 제외하고는 동일할 수 있다. 도 15에서, 도 1과 동일한 내용은 간단히 설명하거나 생략한다.
제1 반도체 패키지(100)에서 서로 다른 길이의 보드 비아(114c, 114d)가 형성되어 있다. 보드 비아(114c, 114d)는 각각 상면 패드(104)와 중간 패드(116c, 116d)간을 연결하는 비아일 수 있다. 제2 반도체 패키지(200)에서 서로 다른 길이의 보드 비아(122c, 122d)가 형성될 수 있다. 보드 비아(122c, 122d)는 각각 상면 패드(104)와 중간 패드(120c, 120d)간을 연결하는 비아일 수 있다.
보드 도전 라인(118c)은 중간 패드(116c, 120c)를 연결할 수 있다. 보드 도전 라인(118d)은 중간 패드(116d, 120d)를 연결할 수 있다. 보드 비아(114c, 114d, 122c, 122d)는 서로 다른 길이로 구성함으로써 채널들간의 신호 지연을 감소시킬 수 있는 신호 지연 감소용 회로 요소일 수 있다.
다시 말해, 반도체 패키지들(100, 200)에서 패키지 볼(108)을 통하여 보드 비아(114c), 보드 도전 라인(118c) 및 보드 비아(122c) 간의 전달되는 신호 채널과, 패키지 볼(108)을 통하여 보드 비아(114d), 보드 도전 라인(118d) 및 보드 비아(122d) 간의 신호 채널간의 신호 지연을 감소시킬 수 있다.
물론, 보드 비아(114c, 114d, 122c, 122d)는 임피던스 매칭용 회로 요소(IM1, IM1-1)로써 이용될 수도 있다. 도 15에서는 신호 지연 감소용 회로 요소로써 보드 비아를 설명하였으나, 보드 비아 대신에 나선형 인덕터를 이용할 수도 있다.
도 16a 내지 도 16d는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 특성 파라미터를 설명하기 위하여 도시한 도면들이다.
구체적으로, 도 16a 내지 도 16d는 본 발명의 전자 소자에서 입출력되는 신호, 즉 전기 신호의 특성을 평가하기 위한 S(scattering) 파라미터를 설명하기 위하여 제공된다. 도 16a 내지 도 16d에서, 포트(P1-P4)가 도시되어 있으며 각 포트는 신호가 입출력되는 입력단 또는 출력단일 수 있다.
도 16a는 반사 손실을 나타내는 S11 파라미터를 설명하기 위하여 제공된다. S11 파라미터는 특정 입력단, 예컨대 P1 포트로 신호가 전송 라인에 입력되어 동일 라인의 입력단, 즉 P1 포트로 반사되어 되돌아오는 신호의 크기를 측정하는 파라미터일 수 있다. S11 파라미터는 전송 라인이 목표 임피던스, 예컨대 50ohm에 얼마나 잘 매칭 되었는지를 나타내주는 파라미터일 수 있다.
도 16b는 삽입 손실(또는 전달 손실)을 나타내는 S21 파라미터를 설명하기 위하여 제공된다. S21 파라미터는 특정 입력단, 예컨대 P1 포트로 신호가 전송 라인에 입력되어 동일 라인의 출력단, 즉 P2 포트로 통과하는 신호의 크기를 측정하는 파라미터일 수 있다. 삽입 손실은 전송 라인의 신호 통과 능력을 의미할 수 있다. 삽입 손실은 전달된 신호의 품질과 접속부 자체의 대역폭을 보여줄 수 있다.
도 16c는 근접 크로스 토크 손실을 나타내는 S31 파라미터를 설명하기 위하여 제공된다. S31 파라미터는 특정 입력단, 예컨대 P1 포트로 신호가 입력될 때 신호가 근접한 입력단, 즉 P3 채널에 주는 영향을 나타내는 파라미터일 수 있다.
도 16d는 원거리 크로스 토크 손실을 나타내는 S41 파라미터를 설명하기 위하여 제공된다. S41 파라미터는 특정 입력단, 예컨대 P1 포트로 신호가 입력될 때 신호가 먼 출력단, 즉 P4 채널에 주는 영향을 나타내는 파라미터일 수 있다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 S 파라미터를 도시한 도면들이다.
구체적으로, 도 17 및 도 18은 본 발명의 전자 소자에서 패키지 기판 패드(도 1의 109, 209)에서 중간 패드(도 7의 116a, 도 9의 116b)나 하면 패드(도 1의 116)로의 전송로에서 입출력되는 신호의 S 파리미터를 시뮬레이션하여 얻은 도면들이다.
도 17은 삽입 손실(또는 전달 손실)을 나타내는 S21 파라미터를 도시한 것이고, 도 18은 반사 손실을 나타내는 S11 파라미터를 도시한 것이다. 도 17 및 도 18에서, R은 도 3에서 도시한 바와 같이 패키지 볼(108)만을 포함하는 비교예의 경우이다. THV은 도 2에서 도시한 바와 같이 패키지 볼(108)에 임피던스 매칭용 회로 요소로써 보드 비아가 연결된 경우이다. RDI은 도 10에서 도시한 바와 같이 패키지 볼(108)에 임피던스 매칭용 회로 요소로써 나선형 인덕터가 연결된 경우이다.
도 17에 도시한 바와 같이, 주파수 m1, m2, m3 지점에서 THV 및 RDI로 표시한 임피던스 매칭용 회로 요소로써 보드 비아 및 나선형 인덕터가 연결된 본 발명의 전자 소자의 삽입 손실은 R로 표시한 비교예의 전자 소자의 삽입 손실보다 작음을 알 수 있다.
또한, 도 18에 도시한 바와 같이, 주파수 m1, m2, m3 지점에서 THV 및 RDI로 표시한 임피던스 매칭용 회로 요소로써 보드 비아 및 나선형 인덕터가 연결된 본 발명의 전자 소자의 반사량은 R로 표시한 비교예의 반사량보다 작음을 알 수 있다.
이와 같은 결과를 바탕으로, 본 발명의 전자 소자는 패키지 기판 패드(도 1의 109, 209)에서 중간 패드(도 7의 116a, 도 9의 116b)나 하면 패드(도 1의 116)로의 전송로에서 입출력되는 신호의 임피던스 매칭이 잘됨을 알 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 임피던스 변화량을 설명하기 위하여 도시한 도면이다.
구체적으로, 전자 소자에서 입출력되는 신호의 임피던스 변화량은 TDR(Time domain Reflectrometry) 장비(500)를 이용하여 얻을 수 있다. TDR 장비(500)는 TDR 모듈(300) 및 측정 소자(400)를 포함할 수 있다. TDR 모듈(300)은 스텝 펄스를 인가할 수 있는 펄스 발생기(step generator)가 포함되어 있고, 특성 임피던스(Zs)는 50 오옴으로 세팅되어 있다. 측정 소자(500)는 전송로의 특성 임피던스(Z0)로 세팅되어 있고, 부하 임피던스(ZLoad)도 50 오옴으로 세팅되어 잇다.
TDR 장비(500)는 입사되는 전압파의 양과 반사되는 전압파의 양의 비교하여 임피던스의 변화량을 트랙킹할 수 있다. TDR 장비(500)는 임의의 전송매질에 송신부로부터 에너지가 입사되면 임피던스의 변화를 겪게 되고, 반사된 에너지는 원래의 송신부로 되돌아오게 된다. 따라서, 반사된 에너지의 양은 전송된 에너지의 양과 임피던스의 변화량에 비례하게 된다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 전자 소자에서 입출력되는 신호의 TDR 결과를 도시한 도면이다.
구체적으로, 도 20은 본 발명의 전자 소자에서 패키지 기판 패드(도 1의 109, 209)에서 중간 패드(도 7의 116a, 도 9의 116b)나 하면 패드(도 1의 116)로의 전송로에서 입출력되는 신호를 TDR 장비를 이용하여 얻은 도면이다.
도 20에 도시한 바와 같이, 주파수 m1, m2 지점에서 THV 및 RDI로 표시한 임피던스 매칭용 회로 요소로써 보드 비아 및 나선형 인덕터가 연결된 본 발명의 전자 소자의 임피던스가 R로 표시한 비교예의 전자 소자의 임피던스보다 커짐을 알 수 있다. 이와 같은 결과를 바탕으로, 본 발명의 전자 소자는 패키지 기판 패드(도 1의 109, 209)에서 중간 패드(도 7의 116a, 도 9의 116b)나 하면 패드(도 1의 116)로의 전송로에서 입출력되는 신호의 임피던스 매칭이 보다 더 잘 됨을 알 수 있다.
도 21은 본 발명의 기술적 사상의 일 실시예에 따른 전자 소자의 적용 예로써 솔리드 스테이트 드라이브 장치를 나타내는 구성도이다.
구체적으로, 솔리드 스테이트 드라이브 장치(1100)는 보드 기판에 탑재된 복수의 비휘발성 메모리(1110), 제어 소자(1120) 및 인터페이스(1130)을 포함한다. 비휘발성 메모리 (1110)은 데이터를 저장할 수 있고, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 메모리(1110) 및 제어 소자(1120)간의 접속 관계에 앞서 패키지 볼로 인한 임피던스 미스매칭을 보상하는 임피던스 매칭용 회로 요소가 채용될 수 있다.
제어 소자(1120)는 호스트(HOST)의 읽기/쓰기 요청에 응답하여 비휘발성 메모리(1110)에 저장된 데이터를 읽거나, 비휘발성 메모리(1110)의 데이터를 저장할 수 있다. 인터페이스(1130)는 호스트(HOST)에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트(HOST)로부터 수신하고, 명령 및 어드레스 신호를 다시 제어 소자(1120)을 통하여 비휘발성 메모리(1110)에 전송하거나, 이들 신호를 비휘발성 메모리(1110)으로부터 수신할 수 있다.
솔리드 스테이트 드라이브 장치(1100)는 저항, 커패시터, 인덕턴스, 스위치, 온도 센서, DC-DC 컨버터, 클럭 발생을 위한 쿼츠(quartz) 또는 전압 레굴레이터 등의 능동 소자 또는 수동 소자를 더 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 또한, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200: 반도체 패키지, 108, 208: 패키지 볼, 114, 122: 보드 비아, 126: 나선형 인덕터

Claims (10)

  1. 상면 및 하면을 포함하고, 상기 상면에 형성된 상면 패드를 포함하는 보드 기판;
    상기 보드 기판의 상기 상면 패드에 패키지 볼의 일단부가 전기적으로 연결되고, 상기 패키지 볼을 통해 목표 임피던스를 갖는 전기 신호가 전달되는 반도체 패키지; 및
    상기 보드 기판 내에 상기 상면 패드와 전기적으로 연결되고, 상기 패키지 볼로 인한 상기 목표 임피던스의 미스매치를 보상하는 임피던스 매칭용 회로 요소를 포함하는 것을 특징으로 하는 전자 소자.
  2. 제1항에 있어서, 상기 임피던스 매칭용 회로 요소는 상기 보드 기판 내에 형성된 보드 비아 및 나선형 인덕터중 적어도 어느 하나로 구성되는 것을 특징으로 하는 전자 소자.
  3. 제2항에 있어서, 상기 임피던스 매칭용 회로 요소는 신호 지연 감소용 회로 요소로써 기능하는 것을 특징으로 하는 전자 소자.
  4. 제1항에 있어서, 상기 임피던스 매칭용 회로 요소는 상기 보드 기판 내에 형성된 보드 비아이고, 상기 보드 기판의 하면에는 하면 패드가 형성되어 있고,
    상기 하면 패드의 일단부는 상기 보드 비아와 연결되어 구성되고,
    상기 보드 비아는 관통 비아이고,
    상기 하면 패드의 타단부는 상기 보드 기판에 형성된 보드 도전 라인에 연결되어 있는 것을 특징으로 하는 전자 소자.
  5. 제1항에 있어서, 상기 임피던스 매칭용 회로 요소는 상기 보드 기판 내에 형성된 나선형 인덕터인 것을 특징으로 하는 전자 소자.
  6. 상면 및 하면을 포함하고, 상기 상면에 형성된 상면 패드를 포함하는 보드 기판;
    상기 보드 기판의 상기 상면 패드의 일단부에 패키지 볼의 일단부가 전기적으로 연결되고, 상기 패키지 볼의 타단부는 패키지 기판에 형성된 패키지 도전 라인에 연결되고, 상기 패키지 볼을 통해 목표 임피던스를 갖는 전기 신호가 전달되는 반도체 패키지;
    상기 패키지 볼의 하부의 상기 보드 기판 내에 상기 상면 패드의 일단부와 전기적으로 연결되고, 상기 패키지 볼로 인한 상기 목표 임피던스의 미스매치를 보상하는 임피던스 매칭용 보드 비아; 및
    상기 보드 기판 내에 형성되고 상기 임피던스 매칭용 보드 비아와 전기적으로 연결된 보드 도전 라인을 포함하는 것을 특징으로 하는 전자 소자.
  7. 제6항에 있어서, 상기 보드 기판의 하면에는 하면 패드가 형성되어 있고, 상기 하면 패드의 일단부는 상기 임피던스 매칭용 보드 비아와 연결되어 있는 것을 특징으로 하는 전자 소자.
  8. 제6항에 있어서, 상기 보드 기판의 중간에는 중간 패드가 형성되어 있고, 상기 중간 패드의 일단부는 상기 임피던스 매칭용 보드 비아와 연결되어 있는 것을 특징으로 하는 전자 소자.
  9. 상면 및 하면을 포함하고, 상기 상면에 형성된 상면 패드를 포함하는 보드 기판;
    상기 보드 기판의 상기 상면 패드의 일단부에 패키지 볼의 일단부가 전기적으로 연결되고, 상기 패키지 볼의 타단부는 패키지 기판에 형성된 패키지 도전 라인에 연결되고, 상기 패키지 볼을 통해 목표 임피던스를 갖는 전기 신호가 전달되는 반도체 패키지;
    상기 패키지 볼의 하부의 상기 보드 기판 내에 상기 상면 패드의 일단부와 전기적으로 연결 연결되고, 상기 패키지 볼로 인한 상기 목표 임피던스의 미스매치를 보상하는 임피던스 매칭용 나선형 인덕터; 및
    상기 보드 기판 내에 형성되고 상기 임피던스 매칭용 나선형 인덕터와 전기적으로 연결된 보드 도전 라인을 포함하는 것을 특징으로 하는 전자 소자.
  10. 제9항에 있어서, 상기 임피던스 매칭용 나선형 인덕터는 상기 보드 기판 내에 형성된 보드 비아와 연결된 패드를 둘러싸는 나선형 도전층을 포함하고, 상기 패드는 상기 보드 기판의 중간 또는 하부에 형성된 중간 패드 또는 하면 패드인 것을 특징으로 하는 전자 소자.
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